基板结构及基板制程的制作方法

本发明的实施例涉及基板结构及基板制程。

背景技术：

随着智能型行动装置的发展与需求，功能越来越多样，相应地，集成电路(ic)整合便更加重要，为了缩小封装件的尺寸，将主动元件、被动元件埋入基板中是一种主要的做法，埋入基板可以有效减少电传输路径，进一步将功耗降低，以利于将各种功能的ic整合成一颗小型的封装件。

现行的将主动、被动元件埋入基板后，需要借由镭射开孔以连接至芯片上的接垫，除了镭射开孔定位的精度与能量的问题之外，因为线路层热膨胀系数(cte)不匹配的问题，其翘曲程度相较于芯片明显大出许多，会进一步增加结合的困难度。另一方面，仅靠金属至金属的接合力，会发生剥离的问题，降低整体产品的良率。

技术实现要素：

针对相关技术中存在的问题，本发明的目的在于提供一种基板结构及基板制程，以提高基板结构的良率。

为实现上述目的，本发明的实施例提供了一种基板结构，包括：第一线路层，具有第一导电层；第二线路层，具有第二导电层；第一介电层，被第一导电层与第二导电层包覆。

在一些实施例中，第一介电层包括第一氧化物。

在一些实施例中，第一导电层和二导电层为具有凹槽的通孔。

在一些实施例中，还包括：第一钝化层，围绕第一导电层；第二钝化层，围绕第二导电层，第一钝化层与第二钝化层接合。

在一些实施例中，第一钝化层和第二钝化层分别包括第二氧化物和第三氧化物。

在一些实施例中，第一导电层的和第二导电层相接合的界面、与第一钝化层和第二钝化层相接合的界面共平面。

在一些实施例中，第一介电层位于第一导电层的第一凹槽结构中，第一介电层和第一钝化层包括相同的材料。

在一些实施例中，还包括：第二介电层，被第一导电层与第二导电层包覆。

在一些实施例中，第二介电层包括第四氧化物。

在一些实施例中，第一介电层与第二介电层接合。

在一些实施例中，第一介电层位于第一导电层的第一凹槽结构中，第二介电层位于第二导电层的第二凹槽结构中，第一导电层的和第二导电层相接合的界面、与第一介电层和第二介电层相接合的界面共平面。

在一些实施例中，还包括：管芯，与第一导电层位于同一层级，管芯通过第一导电层电连接至第二导电层。

本申请的实施例还提供一种基板制程，其特征在于，包括：在第一线路层上设置第一导电层与第一介电层；在第二线路层上设置第二导电层与第二介电层；将第一导电层与第二导电层接触，同时第一介电层与第二介电层接触；对第一导电层、第二导电层、第一介电层和第二介电层进行回流，以形成混合接合。

在一些实施例中，将第一导电层与第二导电层接触，以及将第一介电层与第二介电层接触之前，对第一导电层和第一介电层进行平坦化工艺，并对第二导电层和第二介电层进行平坦化工艺。

在一些实施例中，平坦化工艺包括研磨。

在一些实施例中，在第一线路层上设置第一导电层与第一介电层之前，还包括将管芯设置在第一线路层上。

在一些实施例中，在设置第一介电层和第二介电层时，还包括将第一介电层和第二介电层分别填入第一导电层和第二导电层的第一凹槽结构和第二凹槽结构内。

在一些实施例中，在设置第一介电层和第二介电层时，第一缝隙和第二缝隙分别形成在位于第一凹槽结构和第二凹槽结构内的第一导电层和第二导电层中。

在一些实施例中，在混合接合后，第一缝隙和第二缝隙组合形成由第一介电层和第二介电层包围的气隙。

在一些实施例中，第一导电层和第二导电层均具有水平延伸的部分，在混合接合时，第一导电层和第二导电层的水平延伸的部分对齐。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1至图12示出了根据本申请实施例的线路层的形成过程。

图13至图27示出了根据本申请实施例的另一线路层的形成过程。

图28至图33示出了根据本申请实施例的基板结构的形成过程。

图34至图37示出了根据本申请实施例的基板结构的后续制程。

图38至图42示出了本申请不同实施例的基板结构。

具体实施方式

为更好的理解本申请实施例的精神，以下结合本申请的部分优选实施例对其作进一步说明。

本申请的实施例将会被详细的描示在下文中。在本申请说明书全文中，将相同或相似的组件以及具有相同或相似的功能的组件通过类似附图标记来表示。在此所描述的有关附图的实施例为说明性质的、图解性质的且用于提供对本申请的基本理解。本申请的实施例不应该被解释为对本申请的限制。

如本文中所使用，术语“大致”、“大体上”、“实质”及“约”用以描述及说明小的变化。当与事件或情形结合使用时，所述术语可指代其中事件或情形精确发生的例子以及其中事件或情形极近似地发生的例子。举例来说，当结合数值使用时，术语可指代小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，如果两个数值之间的差值小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％)，那么可认为所述两个数值“大体上”相同。

在本说明书中，除非经特别指定或限定之外，相对性的用词例如：“中央的”、“纵向的”、“侧向的”、“前方的”、“后方的”、“右方的”、“左方的”、“内部的”、“外部的”、“较低的”、“较高的”、“水平的”、“垂直的”、“高于”、“低于”、“上方的”、“下方的”、“顶部的”、“底部的”以及其衍生性的用词(例如“水平地”、“向下地”、“向上地”等等)应该解释成引用在讨论中所描述或在附图中所描示的方向。这些相对性的用词仅用于描述上的方便，且并不要求将本申请以特定的方向建构或操作。

另外，有时在本文中以范围格式呈现量、比率和其它数值。应理解，此类范围格式是用于便利及简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值及子范围一般。

再者，为便于描述，“第一”、“第二”、“第三”等等可在本文中用于区分一个图或一系列图的不同组件。“第一”、“第二”、“第三”等等不意欲描述对应组件。

目前前段黄光制程(fab)或微凸块工艺具备结构薄型化与线路微小化优势，薄型化有利于微小线路(例如，线宽/间距，即l/s>2μm/2μm)的制作与产品厚度的降低，线路微小化则有利于减少线路层的层数、降低制作成本并提升良率。然而，当线路越细微时，大量运用于传统的焊锡焊接方法会因可适用的间距(pitch)受到限制而无法再使用，使得高阶封装产品(例如2.5d/3d等)必须增加线路层数而成本居高不下，主要是封装结构必须使用全基板(substrate)所致，通常单基板价格占了全数的50％以上；价格如此高是因其无法制作较细线路(例如l/s>10μm/10μm)，以致于必须以多层重布线结构处理。事实上，越多层的结构可提供的输入/输出(i/o)可更多，然而其成本与良率损耗相对也更高，前段黄光相关制程却因线路微小化而必须高成本，并且开发时程较长。倘若可结合基板技术加上可运用扇出结构与混合接合(hybridbonding)技术，则线路微小化优势势必将在显现。

下面参照附图，对本申请的内埋式衬底作具体解释。

参照图1，在第一载体10上形成第一种子层12。在实施例中，可以通过物理气相沉积(pvd)工艺形成第一种子层12。在第一种子层12上形成第一掩模层14，第一掩模层14可以包括光致抗蚀剂(pr)材料，并实施第一曝光工艺11固化第一掩模层14。本申请的实施例中的种子层的厚度在0.1μm至0.3μm的范围内。

参照图2，图案化第一掩模层14并在图案化的第一掩模层14中形成第一金属层20。本申请的实施例中的金属层的厚度在0.5μm至2μm的范围内。

参照图3，去除图案化的第一掩模层14，并使用第一金属层20作为掩模蚀刻第一种子层12以使得第一种子层12具有与第一金属层20相同的图案。

参照图4，形成覆盖第一金属层20和第一种子层12的第三介电层40。在实施例中，第三介电层40可以包括聚酰胺(polyamide，pa)材料，并对第三介电层40实施第二曝光工艺41以进行固化。本申请的实施例中的介电层的可选实施例包括半固化树脂(prepreg，pp)、味之素堆积膜(ajinomotobuild-upfilm，abf)或聚酰亚胺(polyimide，pi)，其厚度在5μm至20μm的范围内。

然后，如图5所示，在第三介电层40中和第三介电层40上形成接触第一金属层20的第二种子层50，并形成位于第二种子层50上的第二金属层52。形成覆盖第二种子层50及第二金属层52的第四介电层54。在实施例中，第四介电层54可以包括聚酰胺(polyamide，pa)材料，并对第四介电层54实施第三曝光工艺51以进行固化。

参见图6，在第四介电层54中形成开口以暴露第二金属层52，并在开口中以及四介电层54上形成第三种子层60。

参见图7，在第三种子层60上形成第二掩模层70。第二掩模层70可以包括光致抗蚀剂(pr)材料，并实施第四曝光工艺71固化第二掩模层70。

参见图8，图案化第二掩模层70以暴露第三种子层60。并在暴露的第三种子层60上形成第三金属层80。

参见图9，去除图案化的第二掩模层70，通过气体蚀刻工艺91并使用第三金属层80作为掩模蚀刻第三种子层60以使得第三种子层60具有与第三金属层80相同的图案。第三种子层60和第三金属层80构成第二导电层90，第二导电层90为具有第二凹槽结构92的通孔。

参见图10，在第四介电层54及第三种子层60和第三金属层80上形成第二介电层100，第二介电层100填充在第二凹槽结构92内。第二介电层100包括氧化物，通过物理气相沉积(pvd)工艺101形成第二介电层100。在其他的实施例中，第二凹槽结构92内填充有金属材料，或是不填充任何材料。在实施例中，第二介电层100的未填充在第二凹槽结构92内的部分包围第二导电层90，并且也称作第二钝化层。在实施例中，第二钝化层也可与第二介电层100的材料不同。

参见图11，使用平坦化工艺111来平坦化第二介电层100的上表面。平坦化工艺111包括研磨工艺。

参见图12，平坦化工艺111将第二介电层100的上表面形成为与第二导电层90的上表面齐平。通过活性气体对第二介电层100的上表面执行活性化(activation)工艺121。至此，形成本申请的第二线路层120。其中，第二缝隙122保留在第二介电层100中。

参照图13，在第二载体130上形成第四种子层132。在实施例中，可以通过物理气相沉积(pvd)工艺形成第四种子层132。在第四种子层132上形成第三掩模层134，第三掩模层134可以包括光致抗蚀剂(pr)材料，并实施第五曝光工艺131固化第三掩模层134。

参照图14，图案化第三掩模层134并在图案化的第三掩模层134中形成第四金属层140。

参照图15，去除图案化的第三掩模层134，并使用第四金属层140作为掩模蚀刻第四种子层132以使得第四种子层132具有与第四金属层140相同的图案。

参照图16，形成覆盖第四种子层132和第四金属层140的第五介电层160。在实施例中，第五介电层160可以包括聚酰胺(polyamide，pa)材料，并对第五介电层160实施第六曝光工艺161以进行固化。

然后，如图17所示，在第五介电层160中和第五介电层160上形成接触第四金属层140的第五种子层170，并形成位于第五种子层170上的第五金属层172。

参见图18，形成覆盖第五种子层170和第五金属层172的第六介电层180。在实施例中，第六介电层180可以包括聚酰胺(polyamide，pa)材料。

参见图19，将芯片190通过粘合层192附接至第六介电层180，芯片190包括导电柱194。

参见图20，形成覆盖第六介电层180和芯片190的第七介电层200，第七介电层200暴露芯片190的导电柱194。在实施例中，第七介电层200可以包括聚酰胺(polyamide，pa)材料，并对第七介电层200实施第七曝光工艺201以进行固化。

参见图21，形成穿过第六介电层180和第七介电层200以暴露第五金属层172的开口，并在开口中和第七介电层200上形成第六种子层210。

参见图22，在第六种子层210上形成第四掩模层220，第四掩模层220可以包括光致抗蚀剂(pr)材料，并实施第八曝光工艺221固化第四掩模层220。

参照图23，图案化第四掩模层220并在图案化的第四掩模层220中形成第六金属层230。

参见图24，去除图案化的第四掩模层220，通过第二气体蚀刻工艺241并使用第六金属层230作为掩模蚀刻第六种子层210以使得第六种子层210具有与第六金属层230相同的图案。第六种子层210和第六金属层230构成第一导电层240，第一导电层240为具有第一凹槽结构242的通孔。

参见图25，在第七介电层200及第六种子层210与第六金属层230上形成第一介电层250，第一介电层250填充在第一凹槽结构242内。第一介电层250包括氧化物，通过第二物理气相沉积(pvd)工艺251形成第一介电层250。在其他的实施例中，第一凹槽结构242内填充有金属材料，或是不填充任何材料。在实施例中，第一介电层250的未填充在第一凹槽结构242内的部分包围第一导电层240，并且也称作第一钝化层。在实施例中，第一钝化层也可与第一介电层250的材料不同。

参见图26，使用第二平坦化工艺261来平坦化第一介电层250的上表面。第二平坦化工艺261包括研磨工艺。其中，第一缝隙262保留在第一介电层250中。

参见图27，第二平坦化工艺261将第一介电层250的上表面形成为与第一导电层240的上表面齐平。通过活性气体对第一介电层250的上表面执行第二活性化(activation)工艺271。至此，形成本申请的第一线路层270。

参见图28，将第一线路层270和第二线路层120组装起来，其中第一介电层250朝向第二介电层100，通过压合工艺280将第一线路层270和第二线路层120接合。

参见图29a，将第一载体10去除。第一线路层270通过混合接合和第二线路层120相互接合。在实施例中，通过回流工艺实现混合接合。其中，第一介电层250接合至第二介电层100并且彼此对准，第一导电层240接合至第二导电层90并且彼此对准。其中第二导电层90还接合至导电柱194并与导电柱194彼此对准。其中，与第一导电层240接合的第二导电层90为贯通孔，其直径范围在80μm至250μm内，与导电柱194接合的第二导电层90为贯通孔，其直径范围在20μm至100μm内。其中，第一缝隙122和第二缝隙262组合形成气隙296。

参见图29b，示出了第二导电层90与导电柱194相互接合的放大图，其中，导电柱194的示例性实施例包括铜；导电柱194上的接垫195的示例性实施例包括铝；第七介电层200的示例性实施例包括半固化树脂(prepreg，pp)、味之素堆积膜(ajinomotobuild-upfilm，abf)或聚酰亚胺(polyimide，pi)；第一介电层250的示例性实施例包括氧化物；第二导电层90的第三金属层80与导电柱194接合形成第二接垫291，其示例性实施例包括铜；第二导电层90的第三种子层60的示例性实施例包括钛，第三种子层60作用为促进其接触的两层之间的接合；第四介电层54的示例性实施例包括半固化树脂(prepreg，pp)、味之素堆积膜(ajinomotobuild-upfilm，abf)或聚酰亚胺(polyimide，pi)；第二介电层100的示例性实施例包括氧化物，例如二氧化硅；第二金属层52形成为迹线，其示例性实施例包括铜或钛。

参见图29c，示出了第二导电层90与第一导电层240相互接合的放大图，其中，第一介电层250的示例性实施例包括氧化物，例如二氧化硅；第六金属层230的示例性实施例包括铜；第六种子层210的示例性实施例包括钛，第六种子层210作用为促进其接触的两层之间的接合；第七介电层200的示例性实施例包括半固化树脂(prepreg，pp)、味之素堆积膜(ajinomotobuild-upfilm，abf)或聚酰亚胺(polyimide，pi)；第二导电层90的第三金属层80与第一导电层240的第六金属层230接合形成第三接垫292，其示例性实施例包括铜；第二介电层100的示例性实施例包括氧化物，例如二氧化硅；第四介电层54的示例性实施例包括半固化树脂(prepreg，pp)、味之素堆积膜(ajinomotobuild-upfilm，abf)或聚酰亚胺(polyimide，pi)；第二导电层90的第三种子层60的示例性实施例包括钛，第三种子层60作用为促进其接触的两层之间的接合；第二导电层90的第三金属层80的示例性实施例包括铜。

参见图30，在第二线路层120上形成第二焊接掩模(soldermask，s/m)300，第二焊接掩模(s/m)300暴露第二线路层120的第一种子层12。通过第一蚀刻工艺301将暴露的第一种子层12去除。

参见图31，将结构翻转，并去除第二载体130。

参见图32，在第一线路层270上形成第一焊接掩模(s/m)320，第一焊接掩模(s/m)320暴露第一线路层270的第四种子层132。通过第二蚀刻工艺321将暴露的第四种子层132去除，以形成如图33所示的本申请的基板结构330。其中，本申请的介电层可以使用有机物：例如聚酰胺(polyamide，pa)材料、聚酰亚胺(polyimide，pi)、环氧树脂(epoxy)、聚苯并恶唑(pbo)、阻燃4级材料(fr4)、半固化树脂(prepreg，pp)、味之素堆积膜(ajinomotobuild-upfilm，abf)等或/和无机物：例如硅、玻璃、陶瓷、氧化物(例如，siox、taox)等。介电层还可以为具有粘合力的材料，例如使用液体或/和膜状有机物，例如非导电膜(ncf)、非导电膏(ncp)、适应耦合电浆(adaptivelycoupledplasma，acp)、各向异性导电膜(anisotropicconductivefilm，acf)、聚酰亚胺(polyimide，pi)、环氧树脂(epoxy)、树脂、半固化树脂(prepreg，pp)、味之素堆积膜(ajinomotobuild-upfilm，abf)、胶层等。在实施例中，使用印刷、层压、灌封、涂层等工艺进行隔离制造介电层。在实施例中，本文中的金属层包括例如cu、ag、au、ni、pd等，种子层包括例如ti、w、ni等。在实施例中，使用溅射、电镀、无电镀和/或印刷、层压和/或灌封工艺形成种子层和金属层。

参见图34，在基板结构330的第二焊接掩模(s/m)300上接合第二芯片340。

参见图35，还在基板结构330的第二焊接掩模(s/m)300上接合第三芯片350。

参见图36，使用封装化合物360包封第二芯片340和第三芯片350。

参见图37，在基板结构330的第一焊接掩模(s/m)320上形成电连接至第四金属层140的焊球370。

参见图38，与图33相比，第一导电层240接合至第二导电层90并且彼此错开。其中第二导电层90还接合至导电柱194并与导电柱194彼此错来。

参见图39，与图33相比，第七介电层200中还填充有有机物390。

参见图40，与图33相比，第一介电层250和第二介电层100在第一导电层240和第二导电层90的周围只填充部分。在对应于芯片190的位置处未填充有第一介电层250和第二介电层100。

参见图41，与图33相比，形成有上下一对第一线路层270。

参见图42，与图33相比，还形成有与芯片190相邻的有源/无源器件420。

本发明运用混合接合的技术，有效改善了两层线路层结合的稳定，其cte的匹配度也有所提升。本发明借由导电层中的氧化物相互接合，强化了两层线路层之间的接合力，避免因cte不匹配导致的剥离现象。此外，由于氧化物结构的强度相较于线路层更硬，可有效抵抗线路层的翘曲，以利于后续制程上的控制。线路层上的通孔大多具有凹槽结构，借由将氧化物填入该凹槽结构中，除了可以增加氧化物的接合面积与能力之外，还可以排除或缩小凹槽结构中的气隙，避免后续过高温制程导致的爆米花效应。

本申请的实施例在两层线路层之间不需要设置额外的粘合层，并且，通过导电层实现两层线路层之间的电连接，避免了传统所需要进行的穿透两层线路层进行镭射钻孔的工艺，减少了器件整体所需要的空间。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。