集成电路装置的制作方法
本公开涉及一种集成电路(ic)装置，特别涉及一种用于ic装置的基于鳍片的带单元结构。
背景技术：
静态随机存取存储器(staticrandomaccessmemory,sram)通常是指仅在有电源供应时才能保留所存储的数据的任何存储器或存储器。因为sram单元的性能大幅度地取决于布局(举例来说，已经观察到sram阵列的内部sram单元的表现不同于sram阵列的边缘sram单元)，因此井带单元(wellstrapcell)已被实施来稳定井位势(wellpotential)以促使整个sram阵列中的电荷均匀分布，进而促使sram阵列的sram单元之间的性能一致。随着集成电路(integratedcircuit,ic)技术朝着更小的技术节点发展，sram通常将基于鳍片(fin-based)的结构(例如：鳍式场效晶体管(fin-likefieldeffecttransistor,finfet)及/或栅极全环(gate-all-around,gaa)晶体管)导入到sram单元中以增强性能。然而，随着鳍片尺寸的微缩，已经观察到基于鳍片的井带单元会增加sram阵列的引脚(pick-up)电阻及/或降低sram阵列的闩锁(latch-up)性能。因此，尽管现行的sram阵列通常已足以满足其预期目的，但它们并非在所有方面都是完全令人满意的。
技术实现要素：
本公开实施例提供一种集成电路装置，包括位于基板上方的存储器单元及井带单元。存储器单元包括栅极全环(gaa)晶体管；而井带单元包括虚拟鳍式场效晶体管(finfet)。栅极全环晶体管包括在基板上沿着第一方向延伸的第一鳍片，而虚拟鳍式场效晶体管包括在基板上沿着第一方向延伸的第二鳍片。栅极全环晶体管包括位于第一鳍片上方的多个第一源极/漏极特征，以及包括位于第一源极/漏极特征之间的多个悬挂通道层。第一源极/漏极特征包括第一类型掺杂物。悬挂通道层具有沿着第二方向的第一通道宽度，其中第二方向不同于第一方向。虚拟鳍式场效晶体管包括位于第二鳍片上方的多个第二源极/漏极特征，以及包括位于第二源极/漏极特征之间的鳍片通道层。第二源极/漏极特征包括第二类型掺杂物，而鳍片通道层具有沿着第二方向的第二通道宽度。第二通道宽度大于上述第一通道宽度。
本公开实施例提供一种集成电路装置，包括位于基板上方的存储器单元。存储器单元具有第一晶体管类型的第一栅极全环(gaa)晶体管、第二晶体管类型的第二栅极全环晶体管、以及第一晶体管类型的第三栅极全环晶体管。第一栅极全环晶体管所具有的第一悬挂通道层拥有第一通道宽度。第二栅极全环晶体管所具有的第二悬挂通道层拥有第二通道宽度。且第三栅极全环晶体管所具有的第三悬挂通道层拥有第一通道宽度。上述集成电路装置包括亦包括位于基板上方的井带单元。井带单元具有第二晶体管类型的第一虚拟鳍式场效晶体管(finfet)，以及第一晶体管类型的第二虚拟鳍式场效晶体管。第一虚拟鳍式场效晶体管所具有的第一鳍片通道层拥有第三通道宽度。第二虚拟鳍式场效晶体管所具有的第二鳍片通道层拥有第四通道宽度。第三通道宽度大于第一通道宽度，且第四通道宽度大于第二通道宽度。
本公开实施例提供一种集成电路装置的形成方法。上述集成电路装置的形成方法包括接收一基板。在基板上方形成第一鳍片、第二鳍片、第三鳍片及第四鳍片。第一鳍片、第二鳍片、第三鳍片及第四鳍片中的每一者沿着第一方向纵向延伸。自第一鳍片形成第一栅极全环(gaa)晶体管。自第二鳍片形成第一虚拟鳍式场效晶体管(finfet)。自第三鳍片形成第二栅极全环晶体管。并且自第四鳍片形成第二虚拟鳍式场效晶体管。第一栅极全环晶体管为第一晶体管类型。第一虚拟鳍式场效晶体管为第二晶体管类型。第二栅极全环晶体管为第二晶体管类型。且第二虚拟鳍式场效晶体管为第一晶体管类型。第一栅极全环晶体管包括第一悬挂通道层。第一悬挂通道层具有沿着第二方向的第一通道宽度，其中第二方向实质上垂直于第一方向。第一悬挂通道层更具有沿着第三方向的第一通道厚度，其中第三方向实质上垂直于第一方向与第二方向所定义的平面。第二栅极全环晶体管包括第二悬挂通道层。第二悬挂通道层具有沿着第二方向的第二通道宽度。第二悬挂通道层更具有沿着第三方向的第二通道厚度。第一虚拟鳍式场效晶体管包括第一鳍片通道，第一鳍片通道具有沿着第二方向的第三通道宽度，以及沿着第三方向的第三通道厚度。第三通道宽度大于第一通道宽度；且第三通道厚度大于第一通道厚度。第二虚拟鳍式场效晶体管包括第二鳍片通道，第二鳍片通道具有沿着第二方向的第四通道宽度，以及沿着第三方向的第四通道厚度。第四通道宽度大于第二通道宽度；且第四通道厚度大于第二通道厚度。形成第一层间介电质(ild)。形成将第一虚拟鳍式场效晶体管连接至第一电压的第一接点特征，以及形成将第二虚拟鳍式场效晶体管连接至第二电压的第二接点特征。
附图说明
本公开自后续实施方式及附图可更佳理解。须强调的是，依据产业的标准作法，各种特征并未按比例绘制，并仅用于说明的目的。事实上，各种特征的尺寸可能任意增加或减少以清楚论述。
图1a至图1c是根据本公开各种实施方式所示，存储器芯片的部分或整体的示意平面图。
图2是根据本公开各种实施方式所示，可被实施于存储器芯片中的存储器区域的部分或整体的示意平面图。
图3a至图3e是根据本公开各种实施方式所示，图2的存储器区域的一部分的局部示意图，显示一sram单元。
图4a至图4e是根据本公开各种实施方式所示，图2的存储器区域的一部分的局部示意图，显示一井带单元的n型井带部分。
图5a至图5e是根据本公开各种实施方式所示，图2的存储器区域的一部分的局部示意图，显示一井带单元的p型井带部分。
图6是根据本公开各种实施方式所示，可被实施于存储器芯片中的存储器区域的部分或整体的示意平面图。
图7a至图7e是根据本公开各种实施方式所示，图6的存储器区域的一部分的局部示意图，显示一井带单元的n型井带部分。
图8a至图8e是根据本公开各种实施方式所示，图6的存储器区域的一部分的局部示意图，显示一井带单元的p型井带部分。
图9是根据本公开各种实施方式所示，集成电路装置的部分或整体的示意平面图。
图10a及图10b是根据本公开各种实施方式所示，用于形成集成电路装置的方法的流程图。
图11a及图11b是根据本公开各种实施方式所示，用于执行图10a及图10b的方法的操作的两个方法的流程图。
其中，附图标记说明如下：
10：存储器芯片
10a：存储器阵列
101：存储器单元
103：控制器
105a：边缘虚拟单元
105b：边缘虚拟单元
107a：井带单元
107b：井带单元
200a：存储器区域
bl：位元线
blb：位元线
10b：存储器阵列
12a：存储器阵列
12b：存储器阵列
109：井带单元
200b：存储器区域
10c：存储器阵列
113：控制器
200c：存储器区域
200：存储器区域
212：基板
214：n型掺杂区域
216a：p型掺杂区域
216b：p型掺杂区域
290：sram单元区域
292：虚拟区域
294：n型井带区域
296：p型井带区域
300：sram单元
400：井带单元
494：n型井带部分
496：p型井带部分
pu-1：上拉晶体管
pu-2：上拉晶体管
pd-1：下拉晶体管
pd-2：下拉晶体管
pg-1：传输闸晶体管
pg-2：传输闸晶体管
320a～320d：鳍片结构
330a～330f：栅极电极
340a～340f：栅极间隔物
350a～350f：栅极结构
360a～360j：装置层级接点
362a～362h：通孔
380a～380g：导线
390a～390d：通孔
395a～395c：导线
b-b：线段
c-c：线段
d-d：线段
e-e：线段
vdd：电源供应电压
vss：电源供应电压
wl：字元线
wln1：字元线节点
wln2：字元线节点
bln：位元线节点
blnb：位元线节点
vddn1：电压节点
vddn2：电压节点
vssn1：电压节点
vssn2：电压节点
sn：存储节点
snb：存储节点
420a～420d：鳍片结构
430a～430i：栅极电极
440a～440i：栅极间隔物
450a～450i：栅极结构
460a：装置层级接点
460b：装置层级接点
462a：通孔
462b：通孔
dt-1：虚拟晶体管
dt-2：虚拟晶体管
ws-1：井带
ws-2：井带
520a～520d：鳍片结构
530a～530i：栅极电极
540a～540i：栅极间隔物
550a～550i：栅极结构
560a～560d：装置层级接点
562a～562d：通孔
321a～321d：基底鳍片
322a～322d：悬挂通道层
324：隔离特征
325a～325f：栅极介电质
352：ild层
354：ild层
356：ild层
800a：横向宽度
810a：横向宽度
ta-300～td-300：通道厚度
wa-300～wd-300：通道宽度
421a～421d：下方部分
422a～422d：鳍片通道层
424：隔离特征
425a～425i：栅极介电质
452：ild
454：ild
820a：横向宽度
830a：横向宽度
ta-400～td-400：通道厚度
wa-400～wd-400：通道宽度
521a～521d：下方部分
522a～522d：鳍片通道层
524：隔离特征
525a～525i：栅极介电质
552：ild
840a：横向宽度
850a：横向宽度
ta-500～td-500：通道厚度
wa-500～wd-500：通道宽度
326a～326d：源极/漏极特征
wa-900～wd-900：横向宽度
426a～426d：源极/漏极特征
456：ild层
wa-940～wd-940：横向宽度
526a～526d：外延源极/漏极特征
328：侧表面
342a～342d：内部间隔物
370a～370f：硬遮罩
372：硅化层
428：侧表面
470a～470i：硬遮罩
570a～570i：硬遮罩
20：存储器芯片
22：存储器阵列
24：i/o区域
700：方法
702：方框
710～742：方框
710a：方法
810a～822a：方框
710b：方法
810b～824b：方框
具体实施方式
本公开涉及一种集成电路(ic)装置，特别涉及一种用于ic装置的基于鳍片(fin-based)的带单元(strapcell)结构。
以下的公开提供许多不同实施例或范例，用以实施本公开的不同特征。本公开的各部件及排列方式，其特定范例叙述于下以简化说明。理所当然的，这些范例并非用以限制本公开。举例来说，若叙述中有着第一特征成形于第二特征之上或上方，其可能包含第一特征与第二特征以直接接触成形的实施例，亦可能包含有附加特征形成于第一特征与第二特征之间，而使第一特征与第二特征间并非直接接触的实施例。
此外，本公开可在多种范例中重复参考数字及/或字母。该重复的目的是为简化及清晰易懂，且本身并不规定所讨论的多种实施例及/或配置间的关系。除此之外，本公开于下文所述的将一个特征形成于另一个特征上、连接至另一个特征、及/或耦接至另一个特征，可包括特征的形成是直接接触的实施例，以及亦可包括有额外特征被插入形成于特征之间，使得特征并未直接接触的实施例。此外，例如“”“较低”、“较高”、“水平”、“垂直”、“上方”、“上”、“下”、“下方”、“向上”、“向下”、“顶部”、“底部”等、及其衍生词(例如：“水平地”、“向下地”、“向上地”等)的空间相对术语被使用，以使本公开的一个特征与另一个特征之间的关系易于理解。空间相对术语旨于涵盖包含特征的装置的不同方向。
存储器装置，例如静态随机存取存储器(sram)装置，包括通常以阵列方式排列的多个存储器单元(cell)，其中每个存储器单元存储一位元的数据。存储器单元的性能取决于布局(layout)。举例来说，已观察到存储器阵列的内部存储器单元的性能表现，不同于存储器阵列的边缘存储器单元。在一些实施例中，内部存储器单元与边缘存储器单元展现出不同的临界电压(thresholdvoltage,vt)、不同的导通电流(on-current,ion)、及/或不同的关闭电流(off-current,ioff)。因此，井带(wellstrap)已被实施来稳定井位势，以促使整个存储器阵列中的电荷均匀分布，进而促使存储器阵列的存储器单元之间的性能一致。井带(亦称为电枕(electricaltie))将对应存储器阵列的一晶体管的一井区域电性连接至电压节点(或电压线)。举例来说，n型井带将对应p型晶体管的n井区域电性连接至电压节点，例如与p型晶体管有关的电压节点，而p型井带将对应n型晶体管的p井区域电性连接至电压节点，例如与n型晶体管有关的电压节点。井带(以及井带单元)并未存储数据，因此常被称为非功能性晶体管(以及非功能性存储器单元)。
随着技术节点的不断地微缩，鳍式场效晶体管(finfet)以及最近的栅极全环(gaa)晶体管(亦被称为多桥通道(multi-bridge-channel)mosfet)因为它们得以降低在存储器芯片上所占用的空间，因此已被导入存储器单元中以增强性能。对于这些晶体管，通常会将目标放在缩小它们的鳍片(或基底鳍片(basefin))的间距及宽度，以期达到更高的功能密度。然而，已观察到缩小井带将会减少它们的效益。举例来说，已观察到降低井带的鳍片宽度会增加井引脚(wellpickup)电阻，使得基于较窄的鳍片的井带的井引脚电阻，高于基于较宽的鳍片的井带的井引脚电阻，这接着还大幅地高于基于平面(或非基于鳍片)的井带的井引脚电阻。这种井引脚电阻的增加，已被观察到会降低存储器阵列的性能，并对整体性能产生不利的影响。
因此，本公开提出对存储器装置的修改，可达成对性能的改善。举例来说，如本文所述，对于功能性存储器单元，采用具有较小间距及较小宽度的gaa晶体管，而对于非功能性的井带单元，则采用具有较大的鳍片宽度的finfet作为井带。此配置已被观察到在不会影响存储器单元的功能密度或它们被期望的特性(例如：电压临界)的情况下，显著地降低与基于鳍片的井带有关的井引脚电阻。此外，此配置不需要对现行的制造技术进行重大修改，举例来说，因为本文所述的用于井带的一些制造操作，可被整合到相同存储器装置的输入/输出(i/o)装置的制造操作中。进一步观察到，如本文所述般降低井引脚电阻，改善了存储器阵列的闩锁抗扰性(immunity)。因为具有较大鳍片宽度的井带如同基于平面的井带，相对于具有较小鳍片宽度的井带具有较低的井引脚电阻，因此具有较大鳍片宽度的井带在本文中亦称为近平面(planar-like)井带。不同实施例可具有不同的优点，且并未有任何实施例均必须具备的特定优点。
图1a至图1c是根据本公开各种实施方式所示，存储器芯片10的部分或整体的示意平面图。在所绘实施例中，存储器芯片10包括sram单元，因此亦被称为sram芯片10。然而，本公开考虑了多个实施例，其中存储器芯片10包括另一种类型的存储器，例如动态随机存取存储器(dynamicrandomaccessmemory,dram)、非易失性随机存取存储器(non-volatilerandomaccessmemory,nvram)、快闪(flash)存储器、或其他合适的存储器。存储器芯片10可被包括在微处理器、存储器及/或其他ic装置中。在一些实施例中，存储器芯片10可为下列装置的一部分：ic芯片、系统单芯片(soc)、或其一部分，其包括各种被动及主动微电子装置，例如电阻器、电容器、电感器、二极管、p型场效晶体管(pfet)、n型场效晶体管(nfet)、金属氧化物半导体场效晶体管(semiconductorfieldeffecttransistor,mosfet)、gaa晶体管、互补式金属氧化物半导体(complementarymetal-oxidesemiconductor,cmos)晶体管、双极性接面晶体管(bipolarjunctiontransistor,bjt)、横向扩散mos(laterallydiffusedmos,ldmos)晶体管、高压晶体管、高频晶体管、其他合适的组件、或其组合。为使说明清晰易懂，已简化图1a至图1c，以更好地理解本公开的创造性构思。额外的特征可被加入存储器芯片10中，且在存储器芯片10的其他实施例中，下文所述的一些特征可被取代、修改或移除。
参照图1a，在一些实施例中，存储器芯片10包括存储器阵列10a。存储器阵列10a包括诸如sram存储器单元的存储器单元101，被配置以存储数据。在一些实施例中，存储器单元101包括各种p型晶体管及/或n型晶体管。存储器单元101被排列在沿着第一方向(此处为在y方向上)延伸的列(column)1至列n，以及沿着第二方向(此处为在x方向上)延伸的行(row)1至行m中，其中n及m为正整数。列1至列n中的每一者包括沿着第一方向延伸的一对位元线，例如位元线(bl)及位元线条(bitlinebar,blb,亦称为互补位元线)，有助于在逐列的基础上以原码形式(trueform)与互补形式(complementaryform)自各自的存储器单元101读取数据及/或将数据写入各自的存储器单元101中。行1至行m中的每一者包括字元线(wordline,wl,未图示)，有助于在逐行的基础上存取各自的存储器单元101。每个存储器单元101电性连接至对应的bl、对应的blb以及对应的wl，它们电性连接到控制器103。控制器103被配置以产生一或多个讯号，以选择至少一个wl以及至少一对位元线(此处为bl与blb)，以存取存储器单元101中的至少一者来进行读取操作及/或写入操作。控制器103包括适用于促进自存储器单元101读取及写入至存储器单元101的操作的任何电路，包括但不限于：列解码器(columndecoder)电路、行解码器(rowdecoder)电路、行选择电路、列选择电路、读取/写入电路(例如：被配置以自存储器单元101读取数据及/或将数据写入至存储器单元101，其中存储器单元101对应所选择的成对的位元线(换句话说，所选择的列))、其他合适的电路、或其组合。在一些实施例中，控制器103包括至少一个感测放大器(senseamplifier)，被配置以侦测及/或放大所选择的成对的位元线的电压差。在一些实施例中，感测放大器被配置以闩锁或以其他方式存储电压差的数据数值。
存储器阵列10a的周围配置有虚拟(dummy)单元，例如边缘虚拟单元以及井带单元，以确保存储器单元101的性能的均匀性。虚拟单元被配置为物理地及/或结构地相似于存储器单元101，但并不会存储数据。举例来说，虚拟单元可包括p型井、n型井、鳍片结构(包括一或多个鳍片)、栅极结构、源极特征与漏极特征(通常被统称为源极/漏极特征)、及/或接点(contact)特征。井带单元通常是指虚拟单元，被配置以将电压电性耦接至存储器单元101的n型井、存储器单元101的p型井、或是两者皆有。在所绘实施例中，行1至行m的每一者，始自边缘虚拟单元105a并止于边缘虚拟单元105b，使得存储器单元101的行1至行m被设置于边缘虚拟单元105a与边缘虚拟单元105b之间。边缘虚拟单元105a及边缘虚拟单元105b被设置在沿着第一方向(此处为y方向)的各自的列中。在一些实施例中，边缘虚拟单元105a的列及/或边缘虚拟单元105b的列，实质上平行于存储器阵列100的至少一个成对的位元线(此处为bl与blb)。在一些实施例中，边缘虚拟单元105a及/或边缘虚拟单元105b被配置以将对应的存储器单元101连接至对应的wl。在一些实施方式中，边缘虚拟单元105a及/或边缘虚拟单元105b包括用于驱动wl的电路。在一些实施例中，边缘虚拟单元105a及/或边缘虚拟单元105b电性连接到电源供应电压(powersupplyvoltage)vdd(例如：正电源供应电压)及/或电源供应电压vss(例如：电性接地)。
在所绘实施例中更进一步，列1至列n中的每一者，始于井带单元107a，并止于井带单元107b，使得存储器单元101的列1至列n被设置于井带单元107a与井带单元107b之间。井带单元107a及井带单元107b被设置在沿着第二方向(此处为x方向)的各自的行中。在一些实施例中，井带单元107a的行以及井带单元107b的行，实质上平行于存储器阵列100的至少一个wl。多个井带单元107a被设置于其中一个边缘虚拟单元105a与其中一个边缘虚拟单元105b之间，而多个井带单元107b被设置于其中一个边缘虚拟单元105a与其中一个边缘虚拟单元105b之间。在所绘实施例中，井带单元107a及/或井带单元107b包括n型井带、p型井带、或是n型井带与p型井带两者。在一些实施例中，井带单元107a及/或井带单元107b包括具有一或多个n型井带的n型井带部分，n型井带部分相邻于具有一或多个p型井带的p型井带部分。n型井带部分及p型井带部分可被设置于井带单元107a及/或井带单元107b的虚拟区域之间。在一些实施例中，井带单元107a及/或井带单元107b的n型井带被配置，以将对应存储器单元101的至少一个p型功能性晶体管的n型井电性耦接至电压源(例如：电源供应电压vdd)。在一些实施例中，井带单元107a及/或井带单元107b的p型井带被配置，以将对应存储器单元101的至少一个n型功能性晶体管的p型井电性耦接至电压源(例如：电源供应电压vss)。存储器阵列10a包括存储器区域200a，将在下文进行更加详细的描述。
参照图1b，在一些实施例中，存储器芯片10包括存储器阵列10b。存储器阵列10b在许多方面与存储器阵列10a相似。因此，为使说明清晰易懂并简化说明，图1b与图1a中相似的特征以相同的参考符号标识。举例来说，存储器阵列10b包括存储器单元101、控制器103、边缘虚拟单元105a、边缘虚拟单元105b、井带单元107a、以及井带单元107b。与存储器阵列10a相比，存储器阵列10b将存储器单元101划分为存储器阵列12a及存储器阵列12b(可称为子阵列)。进一步地，成对的位元线连续地跨越存储器阵列12a及存储器阵列12b，使得存储器阵列12a的每个存储器单元101以及存储器阵列12b的每个存储器单元101电性连接至对应的bl、对应的blb、以及对应的wl，它们电性连接到控制器103。存储器阵列10b进一步包括沿着第二方向(此处为x方向)延伸的一行井带单元109，其中该行井带单元109被设置于存储器阵列12a与存储器阵列12b之间。存储器阵列12a中的存储器单元101被设置在井带单元107a与井带单元109之间，而存储器阵列12b中的存储器单元101被设置在井带单元109与井带单元107b之间。因此，存储器阵列12a中的存储器单元101的列1至列n的每一者，始于其中一个井带单元107a并止于其中一个井带单元109，而存储器阵列12b中的存储器单元101的列1至列n的每一者，始于其中一个井带单元109并止于其中一个井带单元107b。在所绘实施例中更进一步，井带单元109的行，亦被设置于其中一个边缘虚拟单元105a与其中一个边缘虚拟单元105b之间。在一些实施例中，井带单元109的行，实质上平行于存储器阵列10b的至少一个wl。井带单元109相似于井带单元107a及/或井带单元107b。举例来说，井带单元109包括n型井带、p型井带、或是n型井带与p型井带两者。在一些实施例中，井带单元109包括具有一或多个n型井带的n型井带部分，n型井带部分相邻于具有一或多个p型井带的p型井带部分。n型井带部分及p型井带部分可被设置于虚拟区域之间。在一些实施例中，井带单元109的n型井带被配置，以将对应存储器单元101的至少一个p型功能性晶体管的n型井电性耦接至电压源(例如：电源供应电压vdd)。在一些实施例中，井带单元109的p型井带被配置，以将对应存储器单元101的至少一个n型功能性晶体管的p型井电性耦接至电压源(例如：电源供应电压vss)。存储器阵列10b包括存储器区域200b，将在下文进行更加详细的描述。
参照图1c，在一些实施例中，存储器芯片10包括存储器阵列10c。存储器阵列10c在许多方面与存储器阵列10b相似。因此，为使说明清晰易懂并简化说明，图1c与图1b中相似的特征以相同的参考符号标识。举例来说，存储器阵列10c包括存储器单元101、控制器103、边缘虚拟单元105a、边缘虚拟单元105b、井带单元107a、井带单元107b、以及井带单元109。与存储器阵列10b相比，存储器阵列10c将每一对位元线分成用于存储器阵列12a的一对位元线以及用于存储器阵列12b的一对位元线，使得列1至列n的每一者具有两对位元线，而非连续的一对位元线。存储器阵列10c进一步包括控制器113，其中用于存储器阵列12a的bl、blb及wl电性连接至控制器103，而用于存储器阵列12b的bl、blb及wl则电性连接至控制器113。控制器113与控制器103相似。因此，存储器阵列12a的每个存储器单元101电性连接至对应的bl、对应的blb、以及对应的wl，它们电性连接到控制器103，而存储器阵列12b的每个存储器单元101电性连接至对应的bl、对应的blb、以及对应的wl，它们电性连接到控制器113。存储器阵列10c包括存储器区域200c，将在下文进行更加详细的描述。
如上所述，存储器阵列10a包括存储器区域200a，存储器阵列10b包括存储器区域200b，且存储器阵列10c包括存储器区域200c。存储器区域200a、存储器区域200b、存储器区域200c彼此相似，且共同称为存储器区域200。图2是根据本公开各种实施方式所示，存储器区域的部分或整体的示意平面图(例如：在x-y平面上)。为使说明清晰易懂，已简化图2，以更好地理解本公开的创造性构思。额外的特征可被加入存储器区域200中，且在存储器区域200的其他实施例中，下文所述的一些特征可被取代、修改或移除。
存储器区域200包括基板(晶圆)212。在所绘实施例中，基板212包括硅。替代地或附加地，基板212包括另一种元素半导体，例如锗；包括化合物半导体，例如碳化硅、磷化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；包括合金半导体，例如sige、sipc、gaasp、alinas、algaas、gainas、gainp及/或gainasp；或是包括其组合。替代性地，基板212为绝缘层上半导体(semiconductor-on-insulator)基板，例如绝缘层上硅(soi)基板、绝缘层上硅锗(sgoi)基板、或是绝缘层上锗(goi)基板。绝缘层上半导体基板可使用布植氧分离(separationbyimplantationofoxygen,simox)、晶圆接合(waferbonding)、及/或其他合适的方法来制造。
基板212可包括根据存储器区域200的设计要求所配置的各种掺杂区域。在所绘实施例中，基板212包括n型掺杂区域214(亦称为n井)以及p型掺杂区域216a与p型掺杂区域216b(亦称为p井)。n型掺杂区域214被配置以用于p型金属氧化物半导体(pmos)晶体管，例如上拉(pull-up,pu)晶体管；而p型掺杂区域216a及216b(统称为p型掺杂区域216)被配置以用于n型mos(nmos)晶体管，例如下拉(pull-down,pd)晶体管与传输闸(pass-gate,pg)晶体管。诸如n型掺杂区域214的n型掺杂区域被以n型掺杂物掺杂，例如磷(例如：p31)、砷(as)、其他n型掺杂物、或其组合。诸如p型掺杂区域216a及216b的p型掺杂区域被以p型掺杂物掺杂，例如硼(例如b11及/或bf2)、铟、其他p型掺杂物、或其组合。在一些实施例中，基板212包括由p型掺杂物与n型掺杂物的组合所形成的掺杂区域。各种掺杂区域可被直接形成于基板212之上及/或之中，举例来说，提供p井结构、n井结构、双井(dual-well)结构、凸起(raised)结构、或其组合。可执行离子布植(implantationprocess)制程、扩散制程、及/或其他合适的掺杂制程，以形成各种掺杂区域。
存储器区域200可包括sram单元区域290、虚拟区域292、n型井带区域294、以及p型井带区域296。在所绘实施例中，虚拟区域292被设置于sram单元区域290与井带区域(包括n型井带区域294及p型井带区域296)之间，而n型井带区域294被设置于虚拟区域292与p型井带区域296之间。不过，本公开也考虑了根据设计要求的sram单元区域290、虚拟区域292、n型井带区域294、以及p型井带区域296的不同配置。sram单元区域292包括多个sram单元300，当中的每一者可分别对应图1a至图1c中的一个存储器单元101；n型井带区域294包括多个n型井部分(例如：n型井带部分494)；而p型井带区域296包括多个p型井带(例如：p型井带部分496)。n型井带部分494与p型井带部分496共同形成井带单元400，可对应图1a至图1c中的其中一个井带单元107b。因此，井带单元400跨越n型井带区域294及p型井带区域296，且包括n型井带部分494与p型井带部分496。这些各式各样的特征被形成于基板212上(以及n型掺杂区域214及/或p型掺杂区216a与216b之中)，且将在下文进行更详细的描述。
图3a是根据图2的存储器区域200的一部分的示意性俯视图，显示了存储器区域200的sram单元300。图3b是沿着图3a的线段b-b的sram单元300的示意性截面图(例如：在x-z平面中)。图3c是沿着图3a的线段c-c的sram单元300的示意性截面图(例如：在x-z平面中)。图3d是沿着图3a的线段d-d的sram单元300的示意性截面图(例如：在y-z平面中)。图3e是沿着图3a的线段e-e的sram单元300的示意性截面图(例如：在y-z平面中)。为使说明清晰易懂，已简化图3a至图3e，以更好地理解本公开的创造性构思。额外的特征可被加入sram单元300中，且在sram单元300的其他实施例中，下文所述的一些特征可被取代、修改或移除。
参照图3a，sram单元300可为单端(single-port)sram单元(因此亦可称为单端sram单元300)。额外的特征可被加入单端sram单元300中，且在单端sram单元300的其他实施例中，下文所述的一些特征可被取代、修改或移除。单端sram单元300包括六个晶体管：传输闸晶体管pg-1、传输闸晶体管pg-2、上拉晶体管pu-1、上拉晶体管pu-2、下拉晶体管pd-1、以及下拉晶体管pd-2。因此，单端sram单元300可替代性地被称为6tsram单元300。上拉晶体管pu-1、pu-2被设置于n型掺杂区域214上方(且电性连接至n型掺杂区域214)；下拉晶体管pd-1与传输闸晶体管pg-1被设置于p型掺杂区域216a上方(且电性连接至p型掺杂区域216a)；而下拉晶体管pd-2与传输闸晶体管pg-2被设置于p型掺杂区域216b上方(且电性连接至p型掺杂区域216b)。上拉晶体管pu-1及pu-2被配置为p型晶体管，而下拉晶体管pd-1、pd-2及传输闸晶体管pg-1、pg-2则被配置为n型晶体管(如同下文将更详细描述的)。
上拉晶体管pu-1的栅极夹设于源极(与电源供应电压(vdd)电性耦接)与第一共同漏极(cd1)之间，而下拉晶体管pd-1的栅极夹设于源极(与电源供应电压(vss)电性耦接)与第一共同漏极之间。上拉晶体管pu-2的栅极夹设于源极(与电源供应电压(vdd)电性耦接)与第二共同漏极(cd2)之间，而下拉晶体管pd-2的栅极夹设于源极(与电源供应电压(vss)电性耦接)与第二共同漏极之间。在一些实施例中，第一共同漏极(cd1)是以原码形式存储数据的存储节点sn，而第二共同漏极(cd2)是以互补形式存储数据的存储节点snb。上拉晶体管pu-1的栅极与下拉晶体管pd-1的栅极与第二共同漏极耦接，而上拉晶体管pu-2的栅极与下拉晶体管pd-2的栅极与第一共同漏极耦接。传输闸晶体管pg-1的栅极夹设于源极(与位元线bl电性耦接)与漏极之间，其中漏极与第一共同漏极电性耦接。传输闸晶体管pg-2的栅极夹设于源极(与互补位元线blb电性耦接)与漏极之间，其中漏极与第二共同漏极电性耦接。传输闸晶体管pg-1、pg-2的栅极与字元线wl电性耦接。在操作中，传输闸晶体管pg-1、pg-2在读取操作及/或写入操作期间，提供对存储节点sn、snb的存取。举例来说，作为对字元线wl将电压施加到传输闸晶体管pg-1、pg-2的栅极的响应，传输闸晶体管pg-1、pg-2分别将存储节点sn、snb耦接到位元线bl、blb。
每个晶体管包括设置在基板212上方的鳍片结构。举例来说，传输闸晶体管pg-1包括鳍片结构320a；下拉晶体管pd-1包括鳍片结构320a；上拉晶体管pu-1包括鳍片结构320b；上拉晶体管pu-2包括鳍片结构320c；下拉晶体管pd-2包括鳍片结构320d；而传输闸晶体管pg-2包括鳍片结构320d。鳍片结构320a-320d各自包括自基板212延伸的基底鳍片321a、基底鳍片321b、基底鳍片321c、以及基底鳍片321d。在所绘实施例中，基底鳍片321a-321d延伸至隔离特征324的顶部表面。不过，在一些实施例中，基底鳍片321a-321d延伸至隔离特征324的顶部表面上方。基底鳍片321a-321d基本上彼此平行并沿着y方向指向，且每一者具有定义于x方向上的横向宽度以及定义于z方向上的高度。在一些实施例中，在相同的掺杂物的区域中的基底鳍片具有相同的横向宽度。举例来说，基底鳍片321a及321d分别位在p型掺杂区域216a及216b中。因此，基底鳍片321a与321d具有约略相同的横向宽度800a。在该范例中更进一步，基底鳍片321b及321c位在n型掺杂区域214中。因此，基底鳍片321b与321c具有约略相同的横向宽度810a。本公开考虑了基底鳍片321a-321d在高度、宽度及/或长度上的变化，这些变化可能是由存储器装置的制程和制造所引起的。在所绘实施例中，基底鳍片321a-321d沿着它们各自的高度具有基本相同的横向宽度。不过，在一些实施例中，基底鳍片321a-321d沿着它们各自的高度可具有渐缩(tapered)的宽度。在此等实施例中，本文所指的横向宽度是沿着基底鳍片各自的高度的平均横向宽度。在一些实施例中，基底鳍片321a及321d的横向宽度800a可大于基底鳍片321b及321c的横向宽度810a。在一些实施例中，基底鳍片321a及321d的横向宽度800a可为约6nm至约70nm，而基底鳍片321b及321c的横向宽度810a可为约5nm至约30nm。在一些实施例中，横向宽度800a对横向宽度810a的比值可为约1.1至约5。
鳍片结构320a-320d的每一者，还包括分别形成于基底鳍片321a-321d上方的悬挂(suspended)通道层322a、悬挂通道层322b、悬挂通道层322c、以及悬挂通道层322d。悬挂通道层322a-322d在对应的源极/漏极特征326a-326d之间延伸，并与对应的栅极结构接合(如同下文所详细描述的)，使得电流在操作期间可穿过对应的悬挂通道层322a-322d并在源极/漏极特征326a-326d之间流动。举例来说，源极/漏极特征326a被沿着其在y方向上的长度设置于基底鳍片321a上。悬挂通道层322a被形成在夹设(interpose)于源极/漏极特征326a之间的基底鳍片321a上方，使得每个悬挂通道层322a在源极/漏极特征326a之间延伸。悬挂通道层322a中的每一者与栅极结构接合，如同下文所进一步解释的，使得电流在操作期间可穿过悬挂通道层322a并在源极/漏极特征326a之间流动。因此，鳍片结构320a-320d中的每一者具有在源极区域与漏极区域(通常共同称为源极/漏极区域，且定义于对应的源极/漏极特征326a-326d中)之间延伸的通道区域(定义于对应的悬挂通道层322a-322d中)，通道区域沿着它们在y方向上的对应的长度定义。
悬挂通道层322a的每一者具有沿着x方向的通道宽度wa-300以及沿着z方向的通道厚度ta-300。在所绘实施例中，悬挂通道层322a的每一者具有相同的通道宽度wa-300及/或相同的通道厚度ta-300。不过，在一些实施例中，悬挂通道层322a彼此间可具有不同的通道宽度及/或不同的通道厚度。在此等实施例中，通道宽度wa-300以及通道厚度ta-300分别代表平均通道宽度以及平均通道厚度。相似地，悬挂通道层322b的每一者具有通道宽度(或平均通道宽度)wb-300以及通道厚度(或平均通道厚度)tb-300；悬挂通道层322c的每一者具有通道宽度(或平均通道宽度)wc-300以及通道厚度(或平均通道厚度)tc-300；而悬挂通道层322d的每一者具有通道宽度(或平均通道宽度)wd-300以及通道厚度(或平均通道厚度)td-300。在一些实施例中，于相同掺杂类型的区域中，悬挂通道层的通道厚度约略彼此相等。举例来说，通道厚度ta-300约等于通道厚度td-300，而通道厚度tb-300约等于通道厚度tc-300。在一些实施例中，通道厚度ta-300、tb-300、tc-300以及td-300彼此间约略相等，并且等于通道厚度t-300(通常表示悬挂通道层322a、322b、322c及322d的通道厚度)。在悬挂通道层之间维持相同的通道厚度可简化制造制程。此外，在一些实施例中，在相同掺杂类型的区域中，悬挂通道层的通道宽度彼此间约略相等。举例来说，通道宽度wa-300约等于通道宽度wd-300，而通道宽度wb-300约等于通道宽度wc-300。悬挂通道层322a-322d的通道宽度，可能稍微小于它们所覆盖的基底鳍片321a-321d的横向宽度800a及/或810a。举例来说，悬挂通道层322a-322d的通道宽度，能够以围绕悬挂通道层322a-322d的栅极介电质的厚度的两倍，小于它们所覆盖的基底鳍片321a-321d的横向宽度。在一些实施例中，通道宽度wa-300(以及wd-300)约等于或大于通道厚度t-300。举例来说，通道宽度wa-300(或wd-300)与通道厚度t-300的比值，为约1至约10。
在一些实施例中，p型掺杂区域中的悬挂通道层的通道宽度(用于n型晶体管)，大于n型掺杂区域中的悬挂通道层的通道宽度(用于p型晶体管)。举例来说，通道宽度wa-300(或wd-300)对通道宽度wb-300(或wc-300)的比值，为约1至约5。在sram操作中，sram单元的读取/写入速度在很大程度上由n型晶体管所支配，而p型晶体管则用于维持sram单元的稳定性(例如维持通往数据节点的电压)。n型晶体管的更大的通道宽度允许更高的最大可用漏极电流(ion)，并改善高速应用中的单元性能，且基本上不会影响p型晶体管的功能。在一些实施例中，悬挂通道层的一或多个尺寸(例如：通道宽度wa-300、wb-300、wc-300、wd-300及/或通道厚度ta-300、tb-300、tc-300、及td-300)处于纳米尺度中(例如：约1nm至约100nm)。因此，悬挂通道层322a-322d的每个集合可被视为纳米结构。悬挂通道层322a-322d因此可被可互换地称为纳米通道。悬挂通道层322a-322d可以具有任何形状，例如线状、片状、棒状、其他适当的形状、或其组合。在一些实施例中，通道宽度wa-300及wd-300为约5nm至约70nm，而通道宽度wb-300及wc-300为约5nm至约30nm。在一些实施例中，sram单元300的悬挂通道层322a-322d的通道宽度wa-300、wb-300、wc-300及wd-300，小于对应的井带的通道宽度，例如井带单元400的井带(如下文所述)。
鳍片结构320a-320d被使用任何合适的制程而形成于基板212上方，例如使用栅极全环制程方法。在一些实施例中，执行沉积、微影及/或蚀刻制程的组合，以定义基底鳍片321a-321d以及悬挂通道层322a-322d，如图3a至图3e所示。基底鳍片321a-321d可形成自基板212的一部分，因此具有与基板212相同的材料。举例来说，基底鳍片321a-321d与基板212可两者都包括硅(si)。此外，不同掺杂物的区域中的基底鳍片，可包括不同的掺杂物。举例来说，基底鳍片321a及321d分别被形成在p型掺杂区域216a和216b中，而基底鳍片321b及321c则被形成在n型掺杂区域214中。因此，基底鳍片321a及321d可包括p型掺杂物(例如：b11及/或bf2)，而基底鳍片321b及321c可包括n型掺杂物(例如：p31及/或as)。悬挂通道层322a-322d包括半导体材料，例如si、锗、碳化硅、磷化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟、硅锗(sige)、sipc、gaasp、，alinas、algaas、gainas、gainp、及/或gainasp。在所绘实施例中，悬挂通道层包括硅。悬挂通道层322a-322d可形成自覆盖基板212的材料层。在一些实施例中，材料层包括交替的si半导体层与sige层。在制程期间，其中一种交替的半导体层(例如：sige层)被移除，且基本上不会移除其他交替的半导体层(例如：si层)，进而产生悬挂结构。剩余的交替的半导体层(例如：si层)成为悬挂通道层322a-322d。悬挂通道层322a-322d亦可被以适当的掺杂物掺杂。悬挂通道层322a-322d中的掺杂物可相同于，或是不同于对应的基底鳍片321a-321d的掺杂物。
隔离特征324被形成在基板212之上及/或之中，以隔离各种区域，例如sram单元300的各种装置区域。举例来说，隔离特征324将诸如基底鳍片321a-321d的基底鳍片彼此分隔与隔离。在所绘实施例中，隔离特征324围绕基底鳍片321a-321d。在一些实施例中，隔离特征324围绕基底鳍片321a-321d的底部部分，使得基底鳍片321a-321d的至少一部分突出至隔离特征324的顶部表面上方。隔离特征324包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(例如：包括硅、氧、氮、碳或其他合适的隔离成分)、或其组合。隔离特征324可包括不同的结构，例如浅沟槽隔离(shallowtrenchisolation,sti)结构、深沟槽隔离(deeptrenchisolation,dti)结构、及/或硅局部氧化(localoxidationofsilicon,locos)结构。在一些实施例中，可通过在基板212中蚀刻沟槽(例如：通过使用干式蚀刻制程及/或湿式蚀刻制程)，并以绝缘体材料填充该沟槽(例如：通过使用化学气相沉积)来形成sti特征。可执行化学机械研磨(chemicalmechanicalpolishing,cmp)制程以移除多余的绝缘材料及/或平坦化隔离特征324的顶部表面。在一些实施例中，可通过在形成基底鳍片321a-321d之后于基板212上方沉积绝缘体材料来形成sti特征，使得绝缘体材料层填充基底鳍片321a-321d之间的间隙(沟槽)，并回蚀刻(etchingback)绝缘体材料层以形成隔离特征324。在一些实施例中，隔离特征324包括填充沟槽的多层结构，例如设置于衬垫(liner)介电层上方的体(bulk)介电层，其中体介电层及衬垫介电层包括取决于设计要求的材料(例如：体介电层包括氮化硅，其中氮化硅设置于包括热氧化物的衬垫介电层上)。在一些实施例中，隔离特征324包括设置于掺杂衬垫层(包括例如硼硅酸盐玻璃(boronsilicateglass,bsg)或磷硅酸盐玻璃(phosphosilicateglass,psg))上的介电层。
每个晶体管亦包括栅极结构。举例来说，传输闸晶体管pg-1包括设置于鳍片结构320a上方(以及源极/漏极特征326a之间)的栅极结构350a；下拉晶体管pd-1包括设置于鳍片结构320a上方(以及源极/漏极特征326a之间)的栅极结构350b；上拉晶体管pu-2包括设置于鳍片结构320c上方(以及源极/漏极特征326c之间)的栅极结构350c；上拉晶体管pu-1包括设置于鳍片结构320b上方(以及源极/漏极特征326b之间)的栅极结构350d；下拉晶体管pd-2包括设置于鳍片结构320d上方(以及源极/漏极特征326d之间)的栅极结构350e；而传输闸晶体管pg-2包括设置于鳍片结构320d上方(以及源极/漏极特征326d之间)的闸结构350f。栅极结构350a-350f被设置于鳍片结构320a-320d上方。栅极结构350a-350f的每一者沿着x方向(例如：基本上垂直于鳍片结构320a-320d的长度方向)延伸。在所绘实施例中，栅极结构350a被设置在鳍片结构320a的通道区域上方，并夹设于一对源极/漏极特征326a之间，而栅极结构350b被设置在鳍片结构320a的另一个通道区域上方，并夹设于另一对源极/漏极特征326a之间。栅极结构350a与350b的每一者接合并包裹对应的悬挂通道层322a的堆叠，使得电流在操作期间可在对应的源极/漏极区域之间流动。在一些实施例中，栅极结构350a与350b的放置方式，使得至少一个源极/漏极特征326a(例如：一个共用的漏极特征或两个耦接的漏极特征)被设置于栅极结构350a与栅极结构350b之间。在一些实施例中，栅极结构350a、鳍片结构320a的一部分、以及源极/漏极特征326a形成传输闸晶体管pg-1；而栅极结构350b、鳍片结构320a的一部分、以及源极/漏极特征326a形成下拉晶体管pd-1。相似地，栅极结构350e及350f的每一者，被设置在鳍片结构320d的通道区域上方，并夹设于对应的一对源极/漏极特征326d之间。栅极结构350e与350f的每一者接合并包裹对应的悬挂通道层322d的堆叠，使得电流在操作期间可在对应的源极/漏极区域之间流动。在一些实施例中，栅极结构350e与350f的放置方式，使得至少一个源极/漏极特征326d(例如：一个共用的漏极特征或两个耦接的漏极特征)被设置于栅极结构350e与栅极结构350f之间。在一些实施例中，栅极结构350e、鳍片结构320d的一部分、以及源极/漏极特征326d形成下拉晶体管pd-2；而栅极结构350f、鳍片结构320d的一部分、以及源极/漏极特征326d形成传输闸晶体管pg-2。此外，栅极结构350c被设置在鳍片结构320c的通道区域上方，并夹设于对应的一对源极/漏极特征326c之间。栅极结构350c接合并包裹悬挂通道层322c的堆叠，使得电流在操作期间可在对应的源极/漏极区域之间流动。在一些实施例中，栅极结构350c、鳍片结构320c的一部分、以及源极/漏极特征326c形成上拉晶体管pu-2。进一步地，栅极结构350d被设置在鳍片结构320b的通道区域上方，并夹设于对应的一对源极/漏极特征326b之间。栅极结构350d接合并包裹悬挂通道层322b的堆叠，使得电流在操作期间可在对应的源极/漏极区域之间流动。在一些实施例中，栅极结构350d、鳍片结构320b的一部分、以及源极/漏极特征326b形成上拉晶体管pu-1。
栅极结构350a-350f的每一者包括各自的栅极堆叠，被配置以根据sram单元300的设计要求达成所需的功能，使得栅极结构350a-350f彼此间包括相同或不同的薄层及/或材料。在所绘实施例中，栅极结构350a-350f所具有的栅极堆叠，包括栅极介电质325a-325f；栅极电极330a-330f、栅极间隔物340a-340f、以及硬遮罩层370a-370f。栅极结构350a-350f可具有形成在不同掺杂区域中的栅极堆叠，例如在n型掺杂区域214中与对照的p型掺杂区域216a及216b中。
栅极介电质325a-325f被顺应性地(conformally)设置在对应的悬挂通道层322a-322d上方与周围还有隔离特征324上方，使得栅极介电质325a-325f具有实质上均匀的厚度。在所绘实施例中，栅极介电质325a-325f被直接设置在对应的悬挂通道层322a-322d的每一者上。栅极介电质325a-325f包括介电材料，例如氧化硅、高k值介电材料、其他合适的介电材料、或其组合。在所绘实施例中，栅极介电质325a-325f包括高k值介电层，举例来说，高k值介电层包括铪、铝、锆、镧、钽、钛、钇、氧、氮、其他合适的成分、或其组合。在一些实施例中，高k值介电层包括hfo2、hfsio、hfsion、hftao、hftio、hfzro、zro2、al2o3、hfo2-al2o3、tio2、ta2o5、la2o3、y2o3、其他合适的高k值介电材料、或其组合。高k值介电材料通常是指具有高介电常数的介电材料，例如介电常数大于氧化硅的介电常数(k≈3.9)。在一些实施例中，栅极介电质325a-325f的每一者，进一步包括设置于高k值介电层与对应的悬挂通道层322a-322d之间的界面层(interfaciallayer,包括诸如氧化硅的介电材料)。在一些实施例中，栅极介电质325a-325f中的一或多者包括镧掺杂物。
栅极电极330a-330f被设置在栅极介电质325a-325f上方。栅极电极330a-330f的每一者包括导电材料。在一些实施例中，栅极电极330a-330f的每一者包括多个薄层，例如一或多个覆盖层(cappinglayer)、功函数(workfunction)层、胶黏(glue)/阻障(barrier)层、及/或金属填充(或体)层。覆盖层可包括防止或消除栅极介电质325a-325f与栅极结构350a-350f的其他薄层(特别是包括金属的栅极层)之间的成分的扩散及/或反应的材料。在一些实施例中，覆盖层包括金属与氮，例如氮化钛(tin)、氮化钽(tan)、氮化钨(w2n)、氮化钛硅(tisin)、氮化钽硅(tasin)、或其组合。功函数层可包括被调整为具有期望的功函数(例如：n型功函数或p型功函数)的导电材料，例如n型功函数材料及/或p型功函数材料。p型功函数材料包括tin、tan、ru、mo、al、wn、zrsi2、mosi2、tasi2、nisi2、其他p型功函数材料、或其组合。n型功函数材料包括ti、al、ag、mn、zr、tial、tialc、tac、tacn、tasin、taal、taalc、tialn、其他n型功函数材料、或其组合。在一些实施例中，栅极电极330a、330b、330e及330f中的一或多者，包括具有约4.0ev(电子伏特)至约4.6ev的功函数的n型功函数金属。在一些实施例中，栅极电极330c及330d中的一或两者包括具有约4.5ev至约5ev的功函数的p型功函数金属。胶黏/阻障层可包括促进相邻的薄层(例如：功函数层与金属填充层)之间的粘着的材料，及/或包括阻挡及/或降低栅极层(例如：功函数层与金属填充层)之间的扩散的材料。举例来说，胶黏/阻障层包括金属(例如：w、al、ta、ti、ni、cu、co、其他合适的金属、或其组合)、金属氧化物、金属氮化物(例如：tin)、或其组合。金属填充层可包括合适的导电材料，例如al、w及/或cu。硬遮罩层370a-370f被设置于栅极电极330a-330f上方，且包括任何合适的材料，例如硅、氮及/或碳(例如：氮化硅或碳化硅)。
栅极结构350a-350f的栅极堆叠，是根据栅极后制(gatelast)制程、栅极先制(gatefirst)制程、或是栅极后制/栅极先制混和制程制造的。在栅极后制制程的实施例中，栅极结构350a-350f中的一或多者包括虚拟(dummy)栅极堆叠，随后被以金属栅极堆叠所取代。举例来说，虚拟栅极堆叠包括界面层(例如：包括氧化硅)以及虚拟栅极电极层(例如：包括多晶硅)。在此等实施例中，虚拟栅极电极层被移除，以形成随后将要在其中形成栅极介电质325a-325f以及栅极电极330a-330f的开口(沟槽)。栅极后制制程及/或栅极先制制程可执行沉积制程、微影制程、蚀刻制程、其他合适的制程、或其组合。沉积制程包括化学气相沉积(cvd)、物理气相沉积(physicalvapordeposition,pvd)、原子层沉积(atomiclayerdeposition,ald)、高密度等离子体cvd(highdensityplasmacvd,hdpcvd)、金属有机cvd(metalorganiccvd,mocvd)、远程等离子体cvd(remoteplasmacvd,rpcvd)、等离子体增强型cvd(plasmaenhancedcvd,pecvd)、低压cvd(low-pressurecvd,lpcvd)、原子层cvd(atomiclayercvd,alcvd)、常压cvd(atmosphericpressurecvd,apcvd)、电镀(plating)、其他合适的方法、或其组合。微影图案化制程包括光阻(resist)涂布(例如：自旋涂布(spin-oncoating))、软烤、光罩对准、曝光、曝后烤、显影光阻、冲洗(rinsing)、干燥(例如：硬烤)、其他合适的制程、或其组合。替代性地，微影曝光制程可由其他方法辅助、执行或是取代，例如无光罩(maskless)微影、电子束写入(e-beamwriting)、或是中子束写入(ion-beamwriting)。蚀刻制程包括干式蚀刻制程、湿式蚀刻制程、其他蚀刻制程、或其组合。可执行cmp制程以移除栅极介电质325a-325f、栅极电极330a-330f、及/或硬遮罩层370a-370f的任何多余材料，并平坦化栅极结构350a-350f。
栅极结构350a-350f进一步包括对应的栅极间隔物340a-340f，被设置为与对应的栅极堆叠相邻(例如：沿着栅极堆叠的侧壁)。栅极间隔物340a-340f由任何合适的制程形成，且包括介电材料。介电材料可包括硅、氧、碳、氮、其他合适的材料、或其组合(例如：氧化硅、氮化硅、氮氧化硅、或碳化硅)。举例来说，在所绘实施例中，包括硅与氮的介电层(例如：氮化硅层)可被沉积在基板212上方，且随后被非等向性(anisotropically)蚀刻以形成栅极间隔物340a-340f。在一些实施例中，栅极间隔物340a-340f包括多层结构，例如包括氮化硅的第一介电层与包括氧化硅的第二介电层。在一些实施例中，栅极间隔物340a-340f包括相邻于栅极堆叠形成的多于一组的间隔物，例如密封(seal)间隔物、偏移(offset)间隔物、牺牲间隔物、虚拟间隔物、及/或主间隔物。在此等实施例中，各组间隔物可包括具有不同蚀刻速率的材料。举例来说，包括硅与氧的第一介电层可被沉积在基板212上方，并随后被非等向性蚀刻以形成相邻于栅极堆叠的第一间隔物组，而包括硅与氮的第二介电层可被沉积在基板212上方，并随后被非等向性蚀刻以形成相邻于第一间隔物组的第二间隔物组。在形成栅极间隔物340a-340f之前及/或之后，可执行布植、扩散及/或退火制程以形成轻度掺杂源极与漏极(lightlydopedsourceanddrain,ldd)特征及/或重度掺杂源极与漏极(heavilydopedsourceanddrain,hdd)特征。
在图3a至图3e所绘的实施例中更进一步，栅极结构350a、350c及350e沿着x方向延伸，且每一者都具有相同的栅极宽度。栅极结构350a的栅极电极330a通过栅极间隔物340a、340c以及层间介电(interlayerdielectric,ild)层352，与栅极结构350c的栅极电极330c分隔，而栅极结构350c的栅极电极330c直接与栅极结构350e的栅极电极330e连接(interface)。栅极结构350a、350c及350e的每一者可具有不同的材料。举例来说，栅极电极330a及330e可各自具有与栅极电极330c不同的功函数层。因此，栅极结构350a、350c与350e共同形成具有三个彼此相邻的有所区别(distinct)的栅极部分且沿着x方向延伸的栅极全环结构。相似地，栅极结构350b、350d及350f沿着x方向延伸，且每一者都具有相同的栅极宽度。栅极结构350b的栅极电极330b直接与栅极结构350d的栅极电极330d连接，而栅极结构350d的栅极电极330d通过栅极间隔物340d、340f以及层间介电(ild)层352，与栅极结构350f的栅极电极330f分隔。栅极结构350b、350d及350f亦可具有不同的材料。举例来说，栅极电极330b及330f可各自具有与栅极电极330d不同的功函数层。因此，栅极结构350b、350d与350f共同形成具有三个彼此相邻的有所区别的栅极部分且沿着x方向延伸的栅极全环结构。
源极/漏极特征326a-326d被设置于鳍片结构320a-320d的源极/漏极区域中。举例来说，半导体材料被外延生长(epitaxiallygrown)在基底鳍片321a-321d上与侧表面328上，并形成外延源极/漏极特征。因此，源极/漏极特征326a-326d亦可互换地被称为外延源极/漏极特征326a-326d。侧表面328包括悬挂通道层322a-322d的侧表面以及内部间隔物342a-342d的侧表面。在所绘实施例中，基底鳍片321a-321d具有沿着隔离特征324的顶部表面延伸的顶部表面。在此等实施例中，外延源极/漏极特征326a-326d自基底鳍片321a-321d的顶部表面生长。在一些实施例中，基底鳍片321a-321d所具有的顶部表面，延伸至隔离特征324的顶部表面上方。在此等实施例中，外延源极/漏极特征326a-326d自基底鳍片321a-321d的顶部部分生长，并至少围绕基底鳍片321a-321d的顶部部分。在所绘实施例中更进一步，外延源极/漏极特征326a-326d沿着x方向横向延伸(生长)(在一些实施例中，基本上垂直于鳍片结构320a-320d的长度方向)，使得外延源极/漏极特征326a-326d在x方向上具有大于基底鳍片321a-321d的横向宽度。举例来说，外延源极/漏极特征326a-326d在它们的顶部表面处，可分别具有横向宽度wa-900、横向宽度wb-900、横向宽度wc-900、以及横向宽度wd-900，其中顶部表面连接随后形成的装置层级(device-level)接点特征。横向宽度wa-900至wd-900分别大于对应的基底鳍片321a-321d的横向宽度。较大的横向宽度为外延源极/漏极特征326a-326d与随后形成的接点之间带来了较大的接触表面面积，进而提供较低的电阻。在一些实施例中，横向宽度wa-900及wd-900为约10nm至约100nm，而横向宽度wb-900至wc-900为约10nm至约60nm。在一些实施例中，外延源极/漏极特征326a-326d被融合，使得它们跨越多于一个的鳍片结构320a-320d，并提供更大的接触表面积。
外延制程可实施cvd沉积技术(例如气相外延(vapor-phaseepitaxy,vpe)、超高真空cvd(uhv-cvd)、lpcvd及/或pecvd)、分子束外延(molecularbeamepitaxy)、其他合适的选择外延生长(seg)制程、或其组合。外延制程可使用气体及/或液体前驱物(precursor)，前驱物与基底鳍片321a-321d的成分交互作用。源极/漏极特征326a-326d被以n型掺杂物及/或p型掺杂物掺杂。举例来说，源极/漏极特征326a及326d(用于n型晶体管如传输闸晶体管pg-1、pg-2与下拉晶体管pd-1、pd-2)可形成自包括硅及/或碳的外延层。含硅的外延层或含硅碳的外延层可被以n型掺杂物掺杂，例如磷、砷、其他n型掺杂物、或其组合(例如：形成si：p外延层、si：c外延层、si：c：p外延层、或是si：as外延层)。在该范例中更进一步，源极/漏极特征326b及326c(用于p型晶体管如上拉晶体管pu-1及pu-2)可形成自包括硅及/或锗的外延层。含锗外延层、含硅锗(sige)的外延层、或是碳化硅锗(sigec)的外延层可被以硼、碳、其他p型掺杂物、或其组合掺杂。在一些实施例中，源极/漏极特征326a-326d所包含的材料及/或掺杂物，可在通道区域中达到想要的张应力(tensilestress)及/或压应力(compressivestress)。在一些实施例中，通过在沉积期间将杂质添加到外延制程的起始材料中，以掺杂外延源极/漏极特征326a-326d。在一些实施例中，在沉积制程后，通过离子布植制程来掺杂外延源极/漏极特征326a-326d。在一些实施例中，执行退火制程以活化(activate)外延源极/漏极特征326a-326d及/或其他源极/漏极区域(例如：hdd区域及/或ldd区域)中的掺杂物。在一些实施例中，在外延源极/漏极特征326a-326d上形成硅化层(silicidelayer)。在一些实施例中，通过在外延源极/漏极特征326a-326d上方沉积金属层以形成硅化层372。金属层包括适用于促进硅化物形成的任何材料，例如镍、铂、钯、钒、钛、钴、钽、镱、锆、其他合适的金属、或其组合。sram单元300接着被加热(例如：进行退火制程)，以使外延源极/漏极特征326a-326d的成分(例如：硅及/或锗)与金属反应。硅化层372因而包括金属与外延源极/漏极特征326a-326d的成分(例如：硅及/或锗)。在一些实施例中，硅化层372包括硅化镍、硅化钛或硅化钴。任何未反应的金属，例如金属层的剩余部分，可通过任何合适的制程而被选择性地移除，例如通过蚀刻制程移除。在一些实施例中，硅化层372与外延源极/漏极特征326a-326d被共同称为sram单元300的晶体管的外延源极/漏极特征。
多层互连(multilayerinterconnect,mli)特征358被设置在基板212上方。mli特征358电性耦接sram单元300的各种装置(例如：p型的上拉晶体管pu-1及pu-2、n型的传输闸晶体管pg-1、pg-2与下拉晶体管pd-1、pd-2、其他晶体管、电阻器、电容器及/或电感器)及/或组件(例如：栅极结构(例如：栅极结构350a-350f)及/或源极/漏极特征(例如：外延源极/漏极特征326a-326d))，使得各种装置及/或组件可按照sram单元300的设计要求所指定的方式运行。mli特征358包括被配置以形成各种互连结构的介电层与导电层(例如：金属层)的组合。导电层被配置以形成垂直互连特征，例如装置层级的接点(contact)及/或通孔(via)，及/或形成水平互连特征，例如导线。垂直互连通常连接mli特征358的不同薄层(或是不同平面)中的水平互连特征。在sram单元300的操作期间，互连特征被配置以在sram单元300的装置及/或组件之间路由(route)讯号，及/或将讯号(例如：时脉(clock)讯号，电压讯号、及/或接地讯号)分配给sram单元300的装置及/或组件。应注意的是，尽管mli特征358被绘制为具有给定数量的介电层及导电层，但本公开所考虑的mli特征358可具有更多或更少的介电层及/或导电层。
mli特征358包括一或多个介电层，例如设置于基板212上方的层间介电(ild)层352(ild-0)、设置于ild层352上方的层间介电(ild)层354(ild-1)、设置于ild层354上方的层间介电(ild)层356(ild-2)、以及设置于ild层356上方的附加ild层(未图示)。ild层352、354及356包括介电材料，举例来说，介电材料包括氧化硅、氮化硅、氮氧化硅、正硅酸乙酯(teos)形成的氧化物、psg、bpsg、低k值介电材料、其他合适的介电材料、或其组合。范例性的低k值介电材料包括fsg、碳掺杂的氧化硅、
装置层级接点360a-360j、通孔362a-362h、导线380a-380g被设置在ild层354-356中，以形成mli特征358的一部分。装置层级接点360a-360j、通孔362a-362h、以及导线380a-380g包括任何合适的导电材料，例如ta、ti、al、cu、co、w、tin、tan、其他合适的导电材料、或其组合。各种导电材料可被组合以供给具有各种薄层的装置层级接点360a-360j、通孔362a-362h、以及导线380a-380g，各种薄层例如阻障层、粘着层、衬垫层、体层、其他合适的薄层、或其组合。在一些实施例中，装置层级接点360a-360j包括ti、tin及/或co；通孔362a-362h包括ti、tin及/或w；而导线380a-380g包括cu、co及/或ru。通过图案化ild层354-356来形成装置层级接点360a-360j、通孔362a-362h、以及导线380a-380g。ild层354-356的图案化可包括微影制程及/或蚀刻制程，以在ild层354-356中形成开口(沟槽)，例如接点开口、通孔开口、及/或线开口。在一些实施例中，微影制程包括在ild层354-356上方形成光阻、将光阻曝光于图案化的辐射、以及显影曝光的光阻，进而形成可被用作遮罩元件的图案化光阻层，用于在ild层354-356中蚀刻开口。蚀刻制程包括干式蚀刻制程、湿式蚀刻制程、其他蚀刻制程、或其组合。之后，以一或多种导电材料填充开口。可通过pvd、cvd、ald、电镀、无电电镀(electrolessplating)、其他合适的沉积制程、或其组合来沉积导电材料。之后，可通过诸如cmp制程的平坦化制程移除任何多余的导电材料，进而平坦化ild层354-356的顶部表面以及装置层级接点360a-360j、通孔362a-362h、及/或导线380a-380g的顶部表面。
装置层级接点360a-360j(亦称为局部互连或局部接点)将ic装置特征(例如：p型的上拉晶体管pu-1及pu-2、n型的传输闸晶体管pg-1、pg-2、下拉晶体管pd-1、pd-2)彼此间电性耦接及/或物理耦接，及/或将ic装置特征电性耦接及/或物理耦接至mli特征358的其他组件，例如mli特征358的通孔362a-362h。举例来说，装置层级接点360a电性连接下拉晶体管pd-1的漏极区域(由n型的源极/漏极特征326a所形成)与上拉晶体管pu-1的漏极区域(由p型的源极/漏极特征326b所形成)，使得下拉晶体管pd-1与上拉晶体管pu-1的共同漏极形成存储节点sn。存储节点sn进一步地通过装置层级接点360a电性连接至传输闸晶体管pg-1的漏极区域(由n型的源极/漏极特征326a所形成)。装置层级接点360b电性连接下拉晶体管pd-2的漏极区域(由n型的源极/漏极特征326d所形成)与上拉晶体管pu-2的漏极区域(由p型的源极/漏极特征326c所形成)，使得下拉晶体管pd-2与上拉晶体管pu-2的共同漏极形成存储节点snb。存储节点snb进一步地通过装置层级接点360b电性连接至传输闸晶体管pg-2的漏极区域(由n型的源极/漏极特征326d所形成)。装置层级接点360c将上拉晶体管pu-1的栅极(由栅极结构350d所形成)与下拉晶体管pd-1的栅极(由栅极结构350b所形成)电性连接至存储节点snb。装置层级接点360d将上拉晶体管pu-2的栅极(由栅极结构350c所形成)与下拉晶体管pd-2的栅极(由栅极结构350e所形成)电性连接至存储节点sn。
上拉晶体管pu-1的源极区域(由p型的源极/漏极特征326b所形成)通过装置层级接点360e、通孔362a、以及导线380a电性连接至电压节点vddn1处的电源供应电压vdd；而上拉晶体管pu-2的源极区域(由p型的源极/漏极特征326c所形成)通过装置层级接点360f、通孔362b、以及导线380a电性连接至电压节点vddn2处的电源供应电压vdd。下拉晶体管pd-1的源极区域(由n型的源极/漏极特征326a所形成)通过装置层级接点360g、通孔362c、导线380b、通孔390a、以及导线395a，通往(to)电压节点vssn1处的电源供应电压vss；而下拉晶体管pd-2的源极区域(由n型的源极/漏极特征326d所形成)通过装置层级接点360h、通孔362d、导线380c、通孔390b、以及导线395b，通往电压节点vssn2处的电源供应电压vss。传输闸晶体管pg-1的源极区域(由n型源极/漏极特征326a所形成)通过装置层级接点360i、通孔362g、以及导线380f，电性连接至位元线(通常称为位元线节点bln)；而传输闸晶体管pg-2的源极区域(由n型源极/漏极特征326d所形成)通过装置层级接点360j、通孔362h、以及导线380g，电性连接至互补位元线(通常称为位元线节点blnb)。
通孔362a-362h将mli特征358的导电特征彼此间电性耦接及/或物理耦接。在所绘实施例中，通孔362a-362d、362g及362h分别被设置在装置层级接点360a-360j上，使得外延源极/漏极特征326a-326d电性耦接至导线380a-380c与380e-380g。传输闸晶体管pg-1的栅极(由栅极结构350a所形成)通过通孔362e、导线380d、通孔390c、以及导线395c电性连接至字元线节点wln1处的字元线wl；而传输闸晶体管pg-2的栅极(由栅极结构350f所形成)通过通孔362f、导线380e、通孔390d、以及导线395c电性连接至字元线节点wln2处的字元线wl。通孔390a-390d及导线395a-395c分别相似于通孔362a-362h及导线380a-380g。
装置层级接点360a-360j延伸穿过ild层352-354，而通孔362a-362h延伸穿过ild层354-356，不过本公开亦考虑了装置层级接点360a-360j及通孔362a-362h延伸穿过更多的mli特征358的ild层及/或cesl的实施例。在一些实施例中，一或多个装置层级接点360a-360j并未将它们的源极/漏极区域连接到mli特征358的另一个导电特征，例如通孔。在一些实施例中，mli特征358进一步包括在基本上垂直于导线的方向上延伸的导线，以形成不同的金属层。根据sram单元300的设计要求，本公开考虑了的装置层级接点360a-360j、通孔362a-362h、及/或导线380a-380g的不同配置。
来到图4a至图4e以及图5a至图5e，诸如井带单元400的井带单元可被实施于存储器阵列中以改善性能。井带单元400可包括位于n型井带区域294中的n型井带部分494，以及位于p型井带区域296中的p型井带部分496。如同将在下文更详细地进行描述的，n型井带部分494将对应sram单元300的p型晶体管(例如：上拉晶体管pu-1及pu-2)的n型掺杂区域214电性连接至电压节点(例如：电源供应电压vdd)；而p型井带部分496将对应sram单元300的n型晶体管(例如：下拉晶体管pd-1、pd-2与传输闸晶体管pg-1、pg-2)的p型掺杂区域216a及/或216b电性连接至电压节点(例如：电源供应电压vss)。井带稳定了对应的晶体管的井位势。这些特征在下文参照图4a至图4e以及图5a至图5e做更详细的描述。
图4a是根据图2的存储器区域200的一部分的示意性俯视图，显示存储器区域200的井带单元400的n型井带部分494。图4b是沿着图4a的线段b-b(例如：在x-z平面上)的n型井带部分494的示意性截面图。图4c是沿着图4a的线段c-c(例如：在x-z平面上)的n型井带部分494的示意性截面图。图4d是沿着图4a的线段d-d(例如：在y-z平面上)的n型井带部分494的示意性截面图。图4e是沿着图4a的线段e-e(例如：在y-z平面上)的n型井带部分494的示意性截面图。为使说明清晰易懂，已简化图4a至图4e，以更好地理解本公开的创造性构思。额外的特征可被加入n型井带部分494中，且在n型井带部分494的其他实施例中，下文所述的一些特征可被取代、修改或移除。
在图4a至第4g图中，n型井带部分494被形成为跨越数个掺杂区域，例如n型掺杂区域214与p型掺杂区域216a及216b。n型井带部分494包括各种特征，被配置以达成所期望的功能。n型井带部分494包括n型井带ws-1及ws-2，被设置于n型掺杂区域214上方，并经由局部接点与通孔(如下文所详细叙述的)将n型掺杂区域214电性连接至电压源(例如：vdd)。此外，n型井带部分494还包括虚拟晶体管dt-1及dt-2，被分别设置于p型掺杂区域216a及216b上方。在一些实施例中，虚拟晶体管dt-1及dt-2并未连接到电压。在所绘实施例中，n型井带ws-1、ws-2以及虚拟晶体管dt-1、dt-2为finfet，且每一者均包括设置于基板212上方的鳍片结构。举例来说，n型井带ws-1包括鳍片结构420b、n型井带ws-2包括鳍片结构420c、虚拟晶体管dt-1包括鳍片结构420a、而虚拟晶体管dt-2包括鳍片结构420d。在所绘实施例中，n型井带ws-1与ws-2以及虚拟晶体管dt-1与dt-2为单鳍晶体管。然而，在一些实施例中，一或多个晶体管可为多鳍晶体管以达成某些设计需求，例如达成增加驱动电流。
鳍片结构420a-420d可采用任何合适的鳍片配置。在一些实施例中，鳍片结构420a-420d为基板212的一部分。替代性地，在一些实施例中，鳍片结构420a-420d被定义在覆盖基板212的材料层中，例如一或多个半导体材料层。可使用任何合适的制程来形成鳍片结构420a-420d，例如沉积、微影及/或蚀刻制程的组合。
鳍片结构420a-420d基本上呈彼此平行的指向。在所绘实施例中，鳍片结构420a-420d自基板212的顶部表面连续延伸，延伸到在隔离特征424的顶部表面上方延伸的表面(如同下文所述)。鳍片结构420a-420d的每一者包括下方部分421a-421d。下方部分421a-421d一般是指鳍片结构420a-420d位在隔离特征424的顶部表面下方的部分。下方部分421a-421d可相似于上文参照图3a至图3e所述的基底鳍片321a-321d。举例来说，下方部分421a及421d可包括p型掺杂物(例如：b11及/或bf2)，相似于基底鳍片321a及321d；而下方部分421b及421c可包括n型掺杂物(例如：p31及/或as)，相似于基底鳍片321b及321c。下方部分421a-421d的每一者可具有沿着x方向的横向宽度。在一些实施例中，相同掺杂物类型的区域中的下方部分，具有相同的横向宽度。举例来说，下方部分421a及421d分别位于p型掺杂区域216a及216b中。因此，下方部分421a与421d具有约略相同的横向宽度820a。下方部分421b及421c位在n型掺杂区域214中。因此下方部分421b与421c具有约略相同的横向宽度830a。与前文参照sram单元300所述相似，本公开亦考虑了下方部分421a-421d具有沿着下方部分的高度的不均匀宽度(例如：渐缩的宽度)，举例来说，由存储器芯片10的制程与制造所引起的。在此等实施例中，本文所指的横向宽度代表平均横向宽度。
鳍片结构420a-420d的每一者进一步包括顶部部分422a-422d，一般是指鳍片结构420a-420d的在通道区域中自隔离特征424的顶部表面延伸的部分。顶部部分422a-422d在对应的成对的源极/漏极特征426a-426d之间延伸，且每一者均与对应的栅极结构450a-450i接合。举例来说，顶部部分422b夹设于一对源极/漏极特征426b之间。顶部部分422b与栅极结构450e接合。因此，顶部部分422a-422d定义了虚拟finfet的通道区域。顶部部分422a-422d因此可互换地被称为鳍片通道层422a-422d。
鳍片通道层422a-422d的每一者具有沿着x方向的通道宽度以及沿着z方向的通道厚度。举例来说，鳍片通道层422a具有沿着x方向的通道宽度wa-400以及沿着z方向的通道厚度ta-400。相似地，鳍片通道层422b具有沿着x方向的通道宽度wb-400以及沿着z方向的通道厚度tb-400；鳍片通道层422c具有沿着x方向的通道宽度wc-400以及沿着z方向的通道厚度tc-400；鳍片通道层422d具有沿着x方向的通道宽度wd-400以及沿着z方向的通道厚度td-400。在一些实施例中，在相同掺杂类型的区域中的鳍片通道层的通道宽度彼此间约略相等。举例来说，通道宽度wa-400约等于通道宽度wd-400，而通道宽度wb-400约等于通道宽度wc-400。在一些实施例中，通道宽度wa-400(以及通道宽度wd-400)大于通道宽度wb-400(以及通道宽度wc-400)。鳍片通道层422a-422d的通道宽度，可稍微小于鳍片结构420a-420d的下方部分421a-421d的横向宽度。举例来说，鳍片通道层422a的通道宽度wa-400，可比横向宽度820a小约围绕鳍片通道层的栅极介电质的厚度的两倍。在一些实施例中，在相同掺杂类型的区域中的鳍片通道层的通道厚度彼此间约略相等。举例来说，通道厚度ta-400约等于通道厚度td-400，而通道厚度tb-400约等于通道厚度tc-400。在一些实施例中，通道厚度ta-400、tb-400、tc-400以及td-400的每一者彼此间约略相等，且等于通道厚度t-400(一般是指鳍片通道层422a、422b、422c以及422d的厚度)。在鳍片通道层之间维持相同的通道厚度可简化制造制程。
为了增强存储器芯片10的性能，n型井带部分494中的鳍片通道层422a-422d的通道宽度，大于对应的sram单元300中的悬挂通道层322a-322d的通道宽度。举例来说，在所绘实施例中，属于虚拟晶体管dt-1的鳍片通道层422a的通道宽度wa-400，大于属于n型的传输闸晶体管pg-1与下拉晶体管pd-1的悬挂通道层322a的通道宽度wa-300、属于n型井带ws-1的鳍片通道层422b的通道宽度wb-400，大于属于p型的上拉晶体管pu-1的悬挂通道层322b的通道宽度wb-300、属于n型井带ws-2的鳍片通道层422c的通道宽度wc-400，大于属于p型的上拉晶体管pu-2的悬挂通道层322c的通道宽度wc-300、以及属于虚拟晶体管dt-2的鳍片通道层422d的通道宽度wd-400，大于属于n型的传输闸晶体管pg-2与下拉晶体管pd-2的悬挂通道层322d的通道宽度wd-300。井带增加的通道宽度(此处为通道宽度wb-400及wc-400)，降低了n型井带ws-1与ws-2所展现出来的井引脚电阻，并改善了存储器芯片10的性能。在一些实施例中，n型井带的通道宽度对上sram单元300中对应的p型晶体管的通道宽度(例如：悬挂通道层322b或322c的通道宽度)的比值，为约1.05至约5。在一些实施例中，通道宽度wa-300至通道宽度wd-300的每一者小于约20nm，且通道宽度wb-300至通道宽度wc-300的每一者小于约10nm，而通道宽度wa-400及通道宽度wd-400的每一者大于约15nm(例如：约15nm至约200nm)，且通道宽度wb-400及通道宽度wc-400的每一者大于约10nm(例如：约10nm至约200nm)。在一些实施例中，通道宽度wa-300小于约20nm，而通道宽度wa-400大于约20nm。在一些实施例中，通道宽度wa-300比通道宽度wa-400小至少约5nm。另外，鳍片通道层422a-422d的通道的通道厚度t-400可大于悬挂通道层322a-322d的通道的通道厚度t-300。在一些实施例中，通道厚度t-400对通道厚度t-300的比值为约5至约20。增加的通道厚度t-400有助于降低n型井带ws-1及ws-2所展现出来的引脚电阻。此外，鳍片通道层422a-422d并未夹设有介电材料的情况下，自鳍片通道层422a-422d的底部表面连续地垂直延伸至鳍片通道层422a-422d的顶部表面。这进一步地帮助降低n型井带ws-1及ws-2所展现出来的引脚电阻。
外延源极/漏极特征426a-426d可具有普遍类似于前文参照图3a至图3e所述的外延源极/漏极特征326a-326d的物理特性。然而，在所绘实施例中，外延源极/漏极特征426a-426d与外延源极/漏极特征326a-326d不同，外延源极/漏极特征326a-326d每一者所具有的掺杂物的类型与它们所设置的基板区域中的掺杂物相反，而外延源极/漏极特征426a-426d的每一者则是不论它们各自的位置(例如：被设置在n型掺杂区域214或是p型掺杂区域216a或216b中的外延源极/漏极特征)，均以n型掺杂物(例如：p31及/或as)掺杂。换句话说，n型井带ws-1、ws-2以及虚拟晶体管dt-1及dt-2均配置有n型源极/漏极特征。外延源极/漏极特征426a-426d可具有相较于外延源极/漏极特征326a-326d更高的外延晶体品质。举例来说，外延源极/漏极特征426a-426d的每一者被形成在侧表面428上，类似于外延源极/漏极特征326a-326d的每一者被形成在侧表面328上(见图3d及图3e)。不像侧表面328，侧面328包括由内部间隔物的介电材料所夹设的悬挂通道层的半导体材料，侧表面428则包括在整个表面上连续延伸的半导体材料。因为外延源极/漏极特征在半导体基板上生长而非介电基板上，因此外延源极/漏极特征426a-426d具有比外延源极/漏极特征326a-326d更好的品质。外延源极/漏极特征426a、426b、426c及426d分别具有横向宽度wa-940、wb-940、wc-940及wd-940。它们分别大于横向宽度wa-900、wb-900、wc-900及wd-900。在相同掺杂物类型的区域中的外延源极/漏极特征，可具有彼此间约略相同的横向宽度。因此，横向宽度wa-940可约略与wd-940相同，而横向宽度wb-940可约略与wc-940相同。在一些实施例中，横向宽度wa-940及wd-940为约15nm至约150nm，而横向宽度wb-940至wc-940为约12nm至约70nm。
栅极结构450a-450i被设置在鳍片结构420a-420d上方。这些栅极结构相似于前文参照图3a至图3e所述的那些栅极结构350a-350f(例如：栅极结构450a-450i包括栅极介电质425a-425i、栅极电极430a-430i、硬遮罩470a-470i、及/或栅极间隔物440a-440i，且相似于前文参照图3a至图3e所述的栅极介电质325a-325f、栅极电极330a-330f、硬遮罩370a-370f、及/或栅极间隔物340a-340f)。同样类似于栅极结构350a-350f，栅极结构450a-450i被配置为三栅极结构。举例来说，栅极结构450a、450d及450g沿着x方向延伸，且每一者具有相同的栅极宽度。栅极结构450a的栅极电极430a直接与栅极结构450d的栅极电极430d连接，而栅极结构450d的栅极电极430d通过栅极间隔物440d、440g及ild452，与栅极结构450g的栅极电极430g分隔。栅极结构450a、450d与450g的每一者可具有不同的材料。举例来说，栅极电极430a及430g的每一者可具有与栅极电极430d不同的功函数层。因此，栅极结构450a、450d与450g所形成的三栅极结构，具有彼此相邻且沿着x方向延伸的三个不同的栅极部分。相似地，栅极结构450b、450e及450h可形成第二个三栅极结构；而栅极结构450c、450f及450i可形成第三个三栅极结构。在一些实施例中，栅极结构450a-450c可具有与栅极结构350a-350b相同的材料组成；栅极结构450d-450f可具有与栅极结构350c-350d相同的材料组成；及/或栅极结构450g-450i可具有与栅极结构350e-350f相同的材料组成。
鳍片结构420a、栅极结构450b与外延源极/漏极特征426a形成虚拟晶体管dt-1；鳍片结构420b、栅极结构450e与外延源极/漏极特征426b形成n型井带ws-1(其为虚拟finfet)；鳍片结构420c、栅极结构450e与外延源极/漏极特征426c形成n型井带ws-2(其为虚拟finfet)；而鳍片结构420d、栅极结构450h与外延源极/漏极特征426d形成虚拟晶体管dt-2。此外，另外，n型井带部分494进一步包括隔离特征424(相似于前文参照图3a至图3e所述的隔离特征324)。
n型井带部分494进一步包括mli特征458(相似于前文参照图3a至图3e所述的mli特征358)。举例来说，mli特征458包括ild层452-456(相似于前文参照图3a至图3e所述的ild层352-356)、装置层级接点460a-460b(相似于前文参照图3a至图3e所述的装置层级接点360a-360j)、通孔462a-462b(相似于前文参照图3a至图3e所述的通孔362a-362h)、以及导线(未图示，相似于前文参照图3a至图3e所述的导线380a-380g)。装置层级接点460a及460b被设置于对应的外延源极/漏极特征426b及426c上，使得装置层级接点460a及460b物理性地(或直接地)分别将n型井带ws-1及n型井带ws-2的源极/漏极区域连接到通孔462a及462b。通孔462a及462b进一步将装置层级接点460a及460b连接至导线(未图示)，使得n型掺杂区域214耦接到电压源(例如：电源供应电压vdd)。在一些实施例中，虚拟晶体管并未连接到电压。
图5a是根据图2的存储器区域200的一部分的示意性俯视图，显示存储器区域200的井带单元400的p型井带部分496。图5b是沿着图5a的线段b-b(例如：在x-z平面上)的p型井带部分496的示意性截面图。图5c是沿着图5a的线段c-c(例如：在x-z平面上)的p型井带部分496的示意性截面图。图5d是沿着图5a的线段d-d(例如：在y-z平面上)的p型井带部分496的示意性截面图。图5e是沿着图5a的线段e-e(例如：在y-z平面上)的p型井带部分496的示意性截面图。为使说明清晰易懂，这些图式已被简化，以更好地理解本公开的创造性构思。额外的特征可被加入p型井带部分496中，且在p型井带部分496的其他实施例中，下文所述的一些特征可被取代、修改或移除。
p型井带部分496的物理特征普遍类似于n型井带部分494的物理特征。举例来说，p型井带部分496被形成为跨越多个掺杂区域(例如：n型掺杂区域214以及p型掺杂区域216a与216b)，且进一步包括p型掺杂区216a与216b中的多个p型井带ws-1及ws-2，还有n型掺杂区域214中的多个虚拟晶体管dt-1及dt-2。相似于n型井带部分494，p型井带部分496包括鳍片结构520a-520d(相似于前文参照图4a至图4e所述的n型井带部分494的鳍片结构420a-420d)。鳍片结构520a-520d的每一者包括下方部分521a-521d(相似于前文参照图4a至图4e所述的n型井带部分494的下方部分421a-421d)，以及包括顶部部分522a-522d(相似于前文参照图4a至图4e所述的n型井带部分494的顶部部分422a-422d)，其中顶部部分522a-522d亦称为鳍片通道层522a-522d。每个鳍片结构至少包括源极区域、漏极区域以及通道区域。至少一对外延源极/漏极特征526a-526d被设置在源极/漏极区域中的下方部分521a-521d上(相似于前文参照图4a至图4e所述的n型井带部分494的外延源极/漏极特征426a-426d)。通道区域中的鳍片通道层522a-522d在外延源极/漏极特征526a-526d之间延伸，并接合对应的栅极结构550a-550i。
p型井带部分496与n型井带部分494的不同之处在于，无论外延源极/漏极特征526a-526d各自的位置在何处，均被以p型掺杂物(例如：b11及/或bf2)掺杂。换句话说，p型井带部分496的p型井带ws-1、ws-2以及虚拟晶体管dt-1及dt-2均配置有p型源极/漏极特征。下方部分521a-521d的每一者具有沿着x方向的横向宽度。举例来说，p型掺杂区域216a及216b中的下方部分521a及521d具有横向宽度840a，而n型掺杂区域214中的下方部分521b及521c具有横向宽度850a。在一些实施例中，下方部分521a-521d的横向宽度大于对应的下方部分421a-421d的横向宽度。举例来说，横向宽度840a对横向宽度820a的比值，可为约1.1至约10。在一些实施例中，下方部分521a-521d的横向宽度小于对应的下方部421a-421d的横向宽度。举例来说，横向宽度830a对横向宽度850a的比值，可为约1.1至约5。在一些实施例中，横向宽度840a与820a彼此间约略相等，而横向宽度830a与850a彼此间约略相等。鳍片通道层522a-522d的每一者具有沿着x方向的横向宽度。举例来说，p型掺杂区域216a及216b中的鳍片通道层522a及522d分别具有横向宽度wa-500及wd-500，而n型掺杂区域214中的鳍片通道层522b及522c分别具有横向宽度wb-500及wc-500。在一些实施例中，鳍片通道层522a-522d及422a-422d的井带(ws)横向宽度大于对应的虚拟晶体管(dt)横向宽度。举例来说，横向宽度wa-500(或是wd-500)对横向宽度wa-400(或是wd-400)的比值，可为约1.1至约10；而横向宽度wb-400(或是wc-400)对横向宽度wb-500(或wc-500)的比值，可为约1.1到约5。
在一些实施例中，通道宽度wa-500及wd-500可大于约15nm(例如：约15nm至约200nm)，而通道宽度wb-500及wc-500可大于约10nm(例如：约10nm至约200nm)。此外，鳍片通道层522a-522d的每个通道可沿着z方向具有通道厚度t-500(在图4b中显示为通道厚度ta-500、tb-500、tc-500及td-500)，相似于鳍片通道层422a-422d的通道的通道厚度t-400。因此，在一些实施例中，通道厚度t-500对通道厚度t-300的比值为约5至约20。与n型井带部分494相似，鳍片通道层522a-522d中相较于厚通道度t-300更大的通道厚度t-500以及半导体材料的连续分布，有助于降低p型井带ws-1及ws-2的引脚电阻。此外，较大的通道宽度(以及鳍片通道层的较大的横向宽度)允许在鳍片通道层上形成具有较大的横向宽度的外延源极/漏极特征。外延源极/漏极特征的较大的横向宽度又允许将掺杂物更好地封锁在外延源极/漏极特征中，进而减轻它们向外的扩散。这进一步帮助降低引脚电阻。举例来说，已知p型掺杂物硼(b11)会向外扩散到相邻的氧化物层中，因而为p井引脚主动区带来增加的电阻。外延源极/漏极特征增加的尺寸降低了硼掺杂物向外扩散的可能，进而减轻了与的相关的引脚电阻的增加。
栅极结构550a-550i被设置在鳍片结构520a-520d上方。这些栅极结构类似于已在前文参照图4a至图4e所讨论的那些栅极结构450a-450i。举例来说，栅极结构550a、550d及550g沿着x方向延伸，且每一者皆具有相同的栅极宽度。栅极结构550a的栅极电极530a相邻于栅极结构550d的栅极电极530d，并通过栅极间隔物540a、540d与ild552与栅极电极530d分隔，而栅极结构550d的栅极电极530d直接与栅极结构550g的栅极电极530g连接。相似地，栅极结构550b、550e及550h沿着x方向延伸，且每一者皆具有相同的栅极宽度。栅极结构550b的栅极电极530b相邻于栅极结构550e的栅极电极530e，并通过栅极间隔物540b、540e与ild552与栅极电极530e分隔，而栅极结构550e的栅极电极530e直接与栅极结构550h的栅极电极530h连接。栅极结构550c、550f及550i沿着x方向延伸，且每一者皆具有相同的栅极宽度。栅极结构550c的栅极电极530c直接与栅极结构550f的栅极电极530f连接，而栅极结构550f的栅极电极530f相邻于栅极结构550i的栅极电极530i，并通过栅极间隔物540f、540i与ild552与栅极电极530i分隔。栅极结构550a、550d及550g的每一者可具有不同的材料并形成三栅极结构；栅极结构550b、550e及550h的每一者可具有不同的材料并形成三栅极结构；而栅极结构550c、550f及550i的每一者可具有不同的材料并形成三栅极结构。在一些实施例中，栅极结构550a-550c可具有与栅极结构350a-350b及/或栅极结构450a-450c相同的材料组成；栅极结构550d-550f可具有与栅极结构350c-350d及/或栅极结构450d-450f相同的材料组成；而栅极结构550g-550i可具有与栅极结构350e-350f及/或栅极结构450g-450i相同的材料组成。
鳍片结构520a、栅极结构550b与外延源极/漏极特征526a形成p型井带ws-1(其为虚拟finfet)；鳍片结构520b、栅极结构550e与外延源极/漏极特征526b形成虚拟晶体管td-1；鳍片结构520c、栅极结构550e与外延源极/漏极特征526c形成虚拟晶体管td-2；而鳍片结构520d、栅极结构550h与外延源极/漏极特征526d形成p型井带ws-2(其为虚拟finfet)。此外，p型井带部分496进一步包括隔离特征524(相似于前文参照图4a至图4e所描述的隔离特征424)。
相似于n型井带部分494，p型井带部分496的p型井带ws-1及ws-2经由mli特征558电性连接至电压(相似于前文参照图4a至图4e所描述的mli特征458)。举例来说，装置层级接点560a及560b被设置于外延源极/漏极特征526a上；而装置层级接点560c及560d被设置于外延源极/漏极特征526d上。在一些实施例中，装置层级接点560a-560d的每一者将对应的p型井带连接到相邻的井带单元的p型井带。换句话说，装置层级接点560a-560d与井带单元400的边界重迭。通孔562a及562b进一步将装置层级接点560a及560b连接至导线(未图示)，使得p型掺杂区域216a及216b耦接到电压源(例如：电源供应电压vss)。而通孔562c及562d进一步将装置层级接点560c及560d连接至导线(未图示)，使得p型掺杂区域216a及216b耦接到电压源(例如：电源供应电压vss)。在一些实施例中，通孔562a-562d被设置在井带单元400的边界的部分上。在一些实施例中，虚拟晶体管并未连接到电压。
在一些实施例中，如图6、图7a至图7e及图8a至图8e所示，n型井带部分494及/或p型井带部分496可替代性地包括占据较大面积的鳍片，该鳍片在存储器芯片10上所占据的面积大于sram单元300的二或多个对应的基底鳍片所占据的面积。举例来说，n型井带部分494可替代性地根据图7a至图7e来配置。根据图7a至图7e的n型井带部分494的配置，具有与前文参照图4a至图4e所述的n型井带部分494相似的特征。然而，如图7a至图7e所示，n型井带部分494可包括较少的n型井带，且每一者均可具有更宽的鳍片。举例来说，如图7a至图7e所示，n型井带部分494仅包括一个n型井带，也就是n型井带ws-1。n型井带ws-1形成自鳍片结构420b。因此，一对外延源极/漏极特征426b被形成于鳍片结构420b的下方部分421b上。鳍片结构420b具有横向宽度(或平均横向宽度)860a。鳍片通道层422b所具有的通道宽度wb-400大于约30nm。举例来说，通道宽度wb-400可为约30nm至约200nm。较宽的通道宽度进一步降低了n型井带ws-1的引脚电阻，进而提高存储器芯片10的性能。装置层级接点460a及460b可被形成在外延源极/漏极特征426b上，分别将外延源极/漏极特征426b电性连接到通孔462a及462b。通孔462a及462b接着将装置层级接点电性连接到电压源(例如：电源供应电压vdd)。在一些实施例中，n型井带部分494并未包括额外的虚拟晶体管(例如：虚拟晶体管dt-1或dt-2)。
对于另一个范例，p型井带部分496可替代性地根据图8a至图8e来配置。根据图8a至图8e的p型井带部分496的配置，具有与前文参照图5a至图5e所述的p型井带部分496相似的特征。然而，根据图8a至图8e所示的p型井带部分496可实际上包括较少的p型井带，且每一者具有较宽的鳍片。举例来说，如图8a至图8e所示，p型井带部分496包括p型井带ws-1及ws-2。p型井带ws-1及ws-2分别形成自鳍片结构520a及520d。鳍片结构520a及520d的每一者覆盖井带单元400的单元边界的一部分。因此，这些p型井带实际上由井带单元400与相邻的井带共享。一对外延源极/漏极特征526a被形成在鳍片结构520a的下方部分521a上，且一对外延源极/漏极特征526d被形成于鳍片结构520d的下方部分521d上。鳍片结构520a及520d的每一者具有横向宽度(或平均横向宽度)870a。鳍片通道层522a及522d分别具有大于约30nm的通道宽度wa-500及wd-500。举例来说，通道宽度wa-500及wd-500可为约30nm至约200nm。相似地，较宽的通道宽度降低了p型井带ws-1及ws-2的引脚电阻，进而改善存储器芯片10的性能。换句话说，井带单元400仅包括鳍片结构520a的一部分(因此包括p型井带ws-1的一部分)，以及鳍片结构520d的一部分(因此包括p型井带ws-2的一部分)。装置层级接点560a及560b可被形成在外延源极/漏极特征526a上，并将外延源极/漏极特征526a电性连接至通孔562a及562b；装置层级接点560c及560d可被形成在外延源极/漏极特征526d上，并将外延源极/漏极特征526d电性连接至通孔562c及562d。通孔562a-562d接着将装置层级接点电性连接到电压源(例如：电源供应电压vss)。在一些实施例中，p型井带部分496并未包括额外的虚拟晶体管(例如：虚拟晶体管dt-1或dt-2)。在一些实施例中，通孔562a-562d与井带单元400的单元边界的一些部分重迭。
本公开深思熟虑一种存储器芯片10，包括具有sram单元300与井带单元400的存储器区域200。sram单元300根据图3a至图3e进行配置。井带单元400包括n型井带部分494及p型井带部分496。n型井带部分494可根据图4a至图4e或是图7a至图7e进行配置；而p型井带部分496可根据图5a至图5e或是图8a至图8e进行配置。换句话说，在一些实施例中，井带单元400的n型井带部分494显示于图4a至图4e中，且井带单元400的p型井带部分496显示于图5a至图5e中；在一些实施例中，井带单元400的n型井带部分494显示于图7a至图7e中，且井带单元400的p型井带部分496显示于图5a至图5e中；在一些实施例中，井带单元400的n型井带部分494显示于图4a至图4e中，且井带单元400的p型井带部分496显示于图8a至图8e中；以及在一些实施例中，井带单元400的n型井带部分494显示于图7a至图7e中，且井带单元400的p型井带部分496显示于图8a至图8e中。
图9是根据本公开各种实施方式所示，存储器芯片20的部分或整体的平面图。存储器芯片20包括存储器阵列22以及输入/输出(i/o)区域24。存储器阵列22可相似于本文所述的存储器阵列10a、10b、10c中的任何一者或其组合。i/o区域24包括多个i/o单元。i/o单元的每一者可包括被配置为与n型井带部分494及/或p型井带部分496相似的finfet区域。相似的配置允许同时对i/o单元与井带单元进行制程。因此，需要用于井带的额外制程成本被最小化。在一些实施例中，i/o单元所包括的鳍片所具有的横向宽度，可大于n型井带部分494及/或p型井带部分496的横向宽度。举例来说，i/o单元所具有的finfet为约4nm至约10nm的横向宽度。
图10a及图10b是根据本公开各种实施方式所示，用于制造具有最佳化性能的通道配置的ic装置的方法700的流程图。在方框702中，方法700包括接收半导体基板。半导体基板包括具有第一类型掺杂物的第一区域以及具有第二类型掺杂物的第二区域。在方框710中，方法700包括形成用于sram单元区域、井带区域以及输入/输出(i/o)区域的图案化主动区。用于sram单元区域的主动区包括具有第一半导体材料的第一半导体层与具有第二半导体材料的第二半导体层的堆叠，其中第一与第二半导体层在堆叠中彼此交错。用于井带区域及i/o区域的主动区包括具有第一半导体材料的第三半导体层。用于sram单元区域的主动区所具有的横向宽度，小于井带区域的横向宽度。在方框712中，虚拟栅极被形成在用于sram单元区域的主动区的通道区域上方，以及用于井带区域与i/o区域的主动区的通道区域上方。在方框714中，源极/漏极沟槽被形成在sram单元区域中，以曝露sram单元区域中的主动区的通道区域中的第一半导体层与第二半导体层的侧壁。在方框716中，第二半导体层的一部分经由曝露的侧壁而被选择性地移除，以在垂直相邻的第一半导体层之间形成第一间隙。在方框718中，内部间隔物被形成于第一间隙中，使得内部间隔物直接接触sram单元区域中的主动区的通道区域中的第二半导体层的剩余部分。在方框720中，源极/漏极特征被形成在源极/漏极沟槽中，使得源极/漏极特征直接接触内部间隔物的侧壁表面。在方框722中，源极/漏极沟槽被形成在井带区域及i/o区域中。在方框724中，源极/漏极特征被形成于井带区域及i/o区域中的源极/漏极沟槽中。在方框726中，层间介电质(ild)被形成于源极/漏极特征与虚拟栅极上方，使得虚拟栅极的顶部表面被曝露。在方框728中，sram单元区域中的虚拟栅极被移除以形成第一栅极沟槽，第一栅极沟槽曝露sram单元区域中的主动区的通道区域。在方框730中，第二半导体层的剩余部分被选择性地移除以形成第二间隙，使得剩余的第一半导体层形成悬挂通道层。在方框732中，栅极介电质与栅极电极被形成在第一栅极沟槽及第二间隙中。在方框734中，井带区域及i/o区域中的虚拟栅极被移除以形成第二栅极沟槽，第二栅极沟槽曝露井带区域及i/o区域中的主动区中的通道区域中的第三半导体层。栅极介电质与栅极电极接着被形成在井带区域及i/o区域中的第二栅极沟槽中，使得栅极介电质与栅极电极包裹井带区域及i/o区域中的第三半导体层。在一些实施例中，方法700还包括方框736、738、740及742。在方框736中，形成ild介电质。在方框738中，形成通往源极/漏极的接触层。在方框740中，形成imd-1介电质，并且图案化和形成金属/通孔。在方框742中，完成ic装置的制造。附加的操作可被提供于方法700之前、之中及之后，且在方法700的附加实施例中，所述的一些操作可被移动、取代或是消除。
图11a及图11b显示两个方法：方法(或子方法)710a及710b，可被用于执行图10a的方框710的操作。在方框810a中，方法710a包括接收具有第一半导体材料的半导体基板。在方框812a中，第一半导体材料的一部分被自基板移除。形成于半导体基板上的沟槽定义了sram单元区域；且该区域相邻于定义了井带区域及i/o区域的沟槽。在方框814a中，遮罩元件被形成以覆盖井带区域及i/o区域，并同时使sram单元区域曝露。在方框816a中，于曝露的sram单元区域中，第一半导体层与第二半导体层的堆叠被形成在半导体基板上方。在方框818a中，堆叠被图案化以形成用于sram单元区域的主动区。在方框820a中，井带区域及i/o区域中的第一半导体材料被图案化，以形成用于井带区域及i/o区域的主动区。在方框822a中，sti被形成于主动区之间。附加的操作可被提供于方法710a之前、之中及之后，且在方法710a的附加实施例中，所述的一些操作可被移动、取代或是消除。
替代性地，在方框810b中，方法710b包括接收半导体基板。在方框812b中，第一半导体层与第二半导体层的堆叠被形成在半导体基板上方。在方框814b中，堆叠被图案化以定义主动区。在方框816b中，主动区之中的堆叠的一部分被移除，以在主动区中形成沟槽，进而在所形成的沟槽中定义井带区域及i/o区域，并定义相邻于沟槽的sram单元区域。在方框818b中，遮罩元件被形成以覆盖sram单元区域，并同时使井带区域及i/o区域曝露。在方框820b中，第三半导体层在曝露的井带区域及i/o区域中被选择性地生长。在方框822b中，sram单元区域中的堆叠以及井带区域及i/o区域中的第三半导体层被图案化。在方框824b中，sti被形成于主动区之间。
可通过任何合适的方法来图案化鳍片。举例来说，可使用一或多个微影制程来图案化鳍片，包括双重图案化(double-patterning)或多重图案化(multi-patterning)制程。一般而言，双重图案化或多重图案化制程会结合微影与自我对准(self-aligned)制程，允许所创建的图案具有较小的间距，举例来说，小于另外使用单一、直接的微影制程所获得的间距。举例来说，在一个实施例中，在基板上形成牺牲层，并使用微影制程将的图案化。使用自我对准制程沿着图案化的牺牲层的侧壁形成间隔物。接着移除牺牲层，而剩余的间隔物(或心轴(mandrel))可接着被用于图案化鳍片。
附加的操作可被提供于方法710b之前、之中及之后，且在方法710b的附加实施例中，所述的一些操作可被移动、取代或是消除。
本公开提供许多不同的实施例。在一个通用实施方式中，一种集成电路装置包括位于基板上方的存储器单元及井带单元。存储器单元包括栅极全环(gaa)晶体管；而井带单元包括虚拟鳍式场效晶体管(finfet)。栅极全环晶体管包括在基板上沿着第一方向延伸的第一鳍片，而虚拟鳍式场效晶体管包括在基板上沿着第一方向延伸的第二鳍片。栅极全环晶体管包括位于第一鳍片上方的多个第一源极/漏极特征，以及包括位于第一源极/漏极特征之间的多个悬挂通道层。第一源极/漏极特征包括第一类型掺杂物。悬挂通道层具有沿着第二方向的第一通道宽度，其中第二方向不同于第一方向。虚拟鳍式场效晶体管包括位于第二鳍片上方的多个第二源极/漏极特征，以及包括位于第二源极/漏极特征之间的鳍片通道层。第二源极/漏极特征包括第二类型掺杂物，而鳍片通道层具有沿着第二方向的第二通道宽度。第二通道宽度大于上述第一通道宽度。
在一些实施例中，第一通道宽度小于第二通道宽度至少约5纳米。在一些实施例中，上述集成电路装置还包括一栅极结构，沿着第二方向上延伸并与悬挂通道层接合。
在一些实施例中，存储器单元包括相邻于第二栅极部分的第一栅极部分，且第二栅极部分相邻于第三栅极部分。第一栅极部分具有第一栅极材料。第二栅极部分具有第二栅极材料。且第三栅极部分具有第一栅极材料。第一栅极部分、第二栅极部分及第三栅极部分中的每一者沿着第二方向纵向延伸。第一栅极部分包裹并接合悬挂通道层。井带单元包括相邻于第五栅极部分的第四栅极部分，且第五栅极部分相邻于第六栅极部分。第四栅极部分具有第一栅极材料。第五栅极部分具有第二栅极材料。且第六栅极部分具有第一栅极材料。第四栅极部分、第五栅极部分及第六栅极部分中的每一者沿着第二方向纵向延伸。第四栅极部分包裹并接合鳍片通道层。第一介电层在第二栅极部分与第三栅极部分之间延伸，而第二介电层在第五栅极部分与第六栅极部分之间延伸。
在一些实施例中，悬挂通道层具有沿着第三方向的第一通道厚度。第三方向垂直于第一方向及第二方向。鳍片通道层具有沿着第三方向的第二通道厚度。第二通道厚度对第一通道厚度的比值，为约5至约20。
在一些实施例中，上述虚拟鳍式场效晶体管为第一虚拟鳍式场效晶体管，且上述鳍片通道层为第一鳍片通道层。基板包括第二类型掺杂物的第一掺杂区域、第二类型掺杂物的第二掺杂区域、以及第一类型掺杂物的第三掺杂区域。第三掺杂区域设置于第一掺杂区域与第二掺杂区域之间。栅极全环晶体管及第一虚拟鳍式场效晶体管设置于第一掺杂区域上方。井带单元还包括设置于第三掺杂区域上方的第二虚拟鳍式场效晶体管。第二虚拟鳍式场效晶体管包括第二鳍片通道层以及第一类型掺杂物的多个第三源极/漏极特征。第二鳍片通道层设置于第三源极/漏极特征之间，且具有沿着第二方向的第三通道宽度。第三通道宽度大于第一通道宽度。第一虚拟鳍式场效晶体管将第一掺杂区域连接至第一电压，而第二虚拟鳍式场效晶体管将第三掺杂区域连接至第二电压。
在一些实施例中，上述栅极全环晶体管为第一栅极全环晶体管，且上述悬挂通道层为多个第一悬挂通道层。存储器单元还包括设置于第三掺杂区域的第二栅极全环晶体管。第二栅极全环晶体管包括多个第二悬挂通道层，以及包括第二类型掺杂物的多个第四源极/漏极特征。第二悬挂通道层沿着第一方向延伸，且设置于上述第四源极/漏极特征之间。第二悬挂通道层具有沿着第二方向的第四通道宽度。第三通道宽度大于第四通道宽度。
在一些实施例中，井带单元包括设置于第二掺杂区域上方的第三虚拟鳍式场效晶体管。第三虚拟鳍式场效晶体管包括第三鳍片通道层以及第二类型掺杂物的多个第五源极/漏极特征。第三鳍片通道层设置于第五源极/漏极特征之间。此外，第三鳍片通道层具有沿着第二方向的第五通道宽度。第五通道宽度大于第一通道宽度。第三虚拟鳍式场效晶体管将第二掺杂区域连接至第一电压。
在一些实施例中，第五通道宽度及第二通道宽度实质上相同。在一些实施例中，上述井带单元为第一井带单元，且上述集成电路装置还包括相邻于第一井带单元的第二井带单元。鳍片通道层与第一井带单元和第二井带单元之间的边界重迭。在一些实施例中，第二通道宽度为约50纳米至约200纳米。
在一个通用实施方式中，一种集成电路装置包括位于基板上方的存储器单元。存储器单元具有第一晶体管类型的第一栅极全环(gaa)晶体管、第二晶体管类型的第二栅极全环晶体管、以及第一晶体管类型的第三栅极全环晶体管。第一栅极全环晶体管所具有的第一悬挂通道层拥有第一通道宽度。第二栅极全环晶体管所具有的第二悬挂通道层拥有第二通道宽度。且第三栅极全环晶体管所具有的第三悬挂通道层拥有第一通道宽度。上述集成电路装置包括亦包括位于基板上方的井带单元。井带单元具有第二晶体管类型的第一虚拟鳍式场效晶体管(finfet)，以及第一晶体管类型的第二虚拟鳍式场效晶体管。第一虚拟鳍式场效晶体管所具有的第一鳍片通道层拥有第三通道宽度。第二虚拟鳍式场效晶体管所具有的第二鳍片通道层拥有第四通道宽度。第三通道宽度大于第一通道宽度，且第四通道宽度大于第二通道宽度。
在一些实施例中，井带单元还包括第二晶体管类型的第三虚拟鳍式场效晶体管。第三虚拟鳍式场效晶体管所具有的第三鳍片通道层拥有第三通道宽度。第一栅极全环晶体管以及第一虚拟鳍式场效晶体管形成于第一区域中。第二栅极全环晶体管以及第二虚拟鳍式场效晶体管形成于第二区域中。且第三栅极全环晶体管以及第三虚拟鳍式场效晶体管形成于第三区域中。第二区域包括第一类型掺杂物；第一区域包括第二类型掺杂物；且第三区域包括第二类型掺杂物。第一栅极全环晶体管的源极/漏极特征包括第一类型掺杂物；第二栅极全环晶体管的源极/漏极特征包括第二类型掺杂物；且第三栅极全环晶体管的源极/漏极特征包括第一类型掺杂物。此外，第一虚拟鳍式场效晶体管的源极/漏极特征包括第二类型掺杂物；第二虚拟鳍式场效晶体管的源极/漏极特征包括第一类型掺杂物；且第三虚拟鳍式场效晶体管的源极/漏极特征包括第二类型掺杂物。第一虚拟鳍式场效晶体管将第一区域连接至第一电压；第二虚拟鳍式场效晶体管将第二区域连接至第二电压；且第三虚拟鳍式场效晶体管将第三区域连接至第一电压。
在一些实施例中，第三通道宽度大于约15纳米；且第四通道宽度大于约10纳米。在一些实施例中，第一通道宽度大于第二通道宽度。
在一些实施例中，井带单元具有一单元边界线。第一虚拟鳍式场效晶体管与单元边界线的第一部分重迭。且第二虚拟鳍式场效晶体管与单元边界线的第二部分重迭，其中单元边界线的第二部分与单元边界线的第一部分隔开。
在一些实施例中，存储器单元包括相邻于第二栅极部分的第一栅极部分，且第二栅极部分相邻于第三栅极部分。第一栅极部分具有第一栅极材料；第二栅极部分具有第二栅极材料；且第三栅极部分具有第一栅极材料。第一栅极部分包裹并接合第一悬挂通道层；第二栅极部分包裹并接合第二悬挂通道层；且第三栅极部分包裹并接合第三悬挂通道层。井带单元包括相邻于第五栅极部分的第四栅极部分，且第五栅极部分相邻于第六栅极部分。第四栅极部分具有第一栅极材料；第五栅极部分具有第二栅极材料；且第六栅极部分具有第一栅极材料。第四栅极部分包裹并接合第一鳍片通道层。第一介电层在第二栅极部分与第三栅极部分之间延伸；且第二介电层在第五栅极部分与第六栅极部分之间延伸。
在一个通用实施方式中，本公开提供一种集成电路装置的形成方法。接收一基板。在基板上方形成第一鳍片、第二鳍片、第三鳍片及第四鳍片。第一鳍片、第二鳍片、第三鳍片及第四鳍片中的每一者沿着第一方向纵向延伸。自第一鳍片形成第一栅极全环(gaa)晶体管。自第二鳍片形成第一虚拟鳍式场效晶体管(finfet)。自第三鳍片形成第二栅极全环晶体管。并且自第四鳍片形成第二虚拟鳍式场效晶体管。第一栅极全环晶体管为第一晶体管类型。第一虚拟鳍式场效晶体管为第二晶体管类型。第二栅极全环晶体管为第二晶体管类型。且第二虚拟鳍式场效晶体管为第一晶体管类型。第一栅极全环晶体管包括第一悬挂通道层。第一悬挂通道层具有沿着第二方向的第一通道宽度，其中第二方向实质上垂直于第一方向。第一悬挂通道层更具有沿着第三方向的第一通道厚度，其中第三方向实质上垂直于第一方向与第二方向所定义的平面。第二栅极全环晶体管包括第二悬挂通道层。第二悬挂通道层具有沿着第二方向的第二通道宽度。第二悬挂通道层更具有沿着第三方向的第二通道厚度。第一虚拟鳍式场效晶体管包括第一鳍片通道，第一鳍片通道具有沿着第二方向的第三通道宽度，以及沿着第三方向的第三通道厚度。第三通道宽度大于第一通道宽度；且第三通道厚度大于第一通道厚度。第二虚拟鳍式场效晶体管包括第二鳍片通道，第二鳍片通道具有沿着第二方向的第四通道宽度，以及沿着第三方向的第四通道厚度。第四通道宽度大于第二通道宽度；且第四通道厚度大于第二通道厚度。形成第一层间介电质(ild)。形成将第一虚拟鳍式场效晶体管连接至第一电压的第一接点特征，以及形成将第二虚拟鳍式场效晶体管连接至第二电压的第二接点特征。
在一些实施例中，基板包括第一类型掺杂物的第一区域以及第二类型掺杂物的第二区域。第一栅极全环晶体管及第一虚拟鳍式场效晶体管形成于第一区域中，而第二栅极全环晶体管及第二虚拟鳍式场效晶体管形成于第二区域中。此外，蚀刻基板的第一部分以形成沟槽。上述第一部分跨越第一区域及第二区域。此外，在沟槽中形成多个第一半导体层与多个第二半导体层的堆叠。第一半导体层与第二半导体层在堆叠中彼此交替。第一半导体层具有第一半导体材料，而第二半导体层具有不同于第一半导体材料的第二半导体材料。第一栅极全环晶体管、第二栅极全环晶体管、第一虚拟鳍式场效晶体管、以及第二虚拟鳍式场效晶体管的形成，包括自堆叠的一部分形成第一栅极全环晶体管和第二栅极全环晶体管，以及在基板的第二部分中形成第一虚拟鳍式场效晶体管和第二虚拟鳍式场效晶体管，其中基板的第二部分相邻于基板的第一部分。第二部分跨越第一区域及第二区域。
在一些实施例中，在基板上形成多个第一半导体层与多个第二半导体层的堆叠。第一半导体层与第二半导体层在堆叠中彼此交替。第一半导体层具有第一半导体材料，而第二半导体层具有不同于第一半导体材料的第二半导体材料。上述堆叠跨越具有第一类型掺杂物的第一区域以及具有第二类型掺杂物的第二区域。蚀刻上述堆叠的第一部分以形成沟槽。在沟槽中形成第三半导体层。第三半导体层包括第一半导体材料。此外，第一栅极全环晶体管、第二栅极全环晶体管、第一虚拟鳍式场效晶体管、以及第二虚拟鳍式场效晶体管的形成，包括图案化上述堆叠以形成第一主动区和第二主动区。第一主动区对应第一栅极全环晶体管，且第二主动区对应第二栅极全环晶体管。第一栅极全环晶体管、第二栅极全环晶体管、第一虚拟鳍式场效晶体管、以及第二虚拟鳍式场效晶体管的形成，还包括图案化第三半导体层，以形成对应第一虚拟鳍式场效晶体管的第三主动区和对应第二虚拟鳍式场效晶体管的第四主动区。
前述内文概述多项实施例或范例的特征，如此可使于本技术领域中具有通常知识者更佳地了解本公开的实施方式。本技术领域中具有通常知识者应当理解他们可轻易地以本公开为基础设计或修改其他制程及结构，以完成相同的目的及/或达到与本文介绍的实施例或范例相同的优点。本技术领域中具有通常知识者亦需理解，这些等效结构并未脱离本公开的精神及范围，且在不脱离本公开的精神及范围的情况下，可对本公开进行各种改变、置换以及变更。
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