动态随机存取存储器及其形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种动态随机存取存储器及其形成方法。


背景技术：

2.随着现今科技快速的发展，半导体存储器被广泛地应用于电子装置中。动态随机存取存储器(dynamic random access memory，dram)属于一种挥发性存储器，对于储存大量数据的应用而言，动态随机存取存储器是最常被利用的解决方案。
3.通常，动态随机存取存储器是由多个存储单元构成，每一个存储单元主要是由一个晶体管与一个由晶体管所操控的电容所构成，且每一个存储单元通过字线与位线彼此电连接。
4.然而，现有的动态随机存取存储器仍存在诸多问题。


技术实现要素：

5.本发明解决的技术问题是提供一种动态随机存取存储器及其形成方法，能够有效降低工艺难度，提升存储器电容结构的存储容量、以及存储器的存储密度。
6.为解决上述问题，本发明提供一种动态随机存取存储器，包括：衬底，所述衬底具有相对的第一面和第二面，所述衬底包括若干相互分立且平行于第一方向的有源区，且若干所述有源区沿第二方向排列，所述第一方向与所述第二方向垂直，各所述有源区均包括若干沟道区和若干字线区，每个所述有源区中的所述沟道区和所述字线区沿所述第一方向间隔排列；位于所述字线区内的字线栅结构，所述字线栅结构自第一面向第二面延伸，且所述字线栅结构沿所述第二方向贯穿所述有源区；位于所述沟道区第一面内的第一源漏掺杂区；位于所述第一面上的若干电容结构，每个所述电容结构与一个所述第一源漏掺杂区电连接，且每个所述电容结构在所述第二面上具有第一投影图形，每个所述第一源漏掺杂区在所述第二面上具有第二投影图形，所述第一投影图形和对应的所述第二投影图形至少部分重叠；位于每个所述沟道区第二面内的第二源漏掺杂区；位于所述第二面上的若干平行于所述第一方向的位线层，每个所述位线层与一个所述有源区中的若干第二源漏掺杂区电连接。
7.可选的，每个所述位线层在所述第二面上具有第三投影图形，所述第一投影图形和所述第三投影图形至少部分重叠。
8.可选的，所述第一投影图形包括圆形。
9.可选的，所述第一投影图形包括椭圆形，且所述椭圆形的对称轴方向与所述第一方向之间的夹角为锐角。
10.可选的，所述第一投影图形中心与对应的所述第二投影图形中心重合。
11.可选的，若干所述电容结构包括若干第一电容组和若干第二电容组，所述第一电容组和所述第二电容组沿所述第二方向间隔排列，所述第一电容组中的若干所述电容结构
沿所述第一方向排列，且所述第一电容组中的每个电容结构的第一投影图形中心与对应的所述第一源漏掺杂区的第二投影图形中心之间具有第一偏移向量，所述第一偏移向量平行于所述第一方向；所述第二电容组中的若干所述电容结构沿所述第一方向排列，所述第二电容组中的每个电容结构的第一投影图形中心与对应的所述第一源漏掺杂区的第二投影图形中心之间具有第二偏移向量，所述第二偏移向量平行于所述第一方向，且所述第一偏移向量与所述第二偏移向量不相等。
12.可选的，所述第一偏移向量与所述第二偏移向量不相等包括：所述第一偏移向量的模与所述第二偏移向量的模不相等，所述第一偏移向量的方向与所述第二偏移向量的方向相同或不相同；或者所述第一偏移向量的方向与所述第二偏移向量的方向不相等，所述第一偏移向量的模与所述第二偏移向量的模相等或不相等。
13.可选的，若干所述电容结构包括若干第三电容组和若干第四电容组，所述第三电容组和所述第四电容组沿所述第一方向间隔排列，所述第三电容组中的若干所述电容结构沿所述第二方向排列，且所述第三电容组中的每个电容结构的第一投影图形中心与对应的所述第一源漏掺杂区的第二投影图形中心之间具有第三偏移向量，所述第三偏移向量平行于所述第二方向；所述第四电容组中的若干所述电容结构沿所述第二方向排列，且所述第四电容组中的每个电容结构的第一投影图形中心与对应的所述第一源漏掺杂区的第二投影图形中心之间具有第四偏移向量，所述第四偏移向量平行于所述第一方向，且所述第三偏移向量与所述第四偏移向量不相等。
14.可选的，所述第三偏移向量与所述第四偏移向量不相等包括：所述第三偏移向量的模与所述第四偏移向量的模不相等，所述第三偏移向量的方向与所述第四偏移向量的方向相同或不相同；或者所述第三偏移向量的方向与所述第四偏移向量的方向不相等，所述第三偏移向量的模与所述第四偏移向量的模相等或不相等。
15.可选的，还包括：位于相邻的所述有源区之间的隔离结构，所述隔离结构自所述第一面向所述第二面的方向贯穿所述衬底。
16.可选的，还包括：位于所述字线区和所述沟道区内的隔离层，且所述隔离层与一侧的所述字线栅结构相接触。
17.可选的，所述字线区具有字线栅沟槽，所述字线栅沟槽自所述第一面向所述第二面延伸，且所述字线栅沟槽沿所述二方向贯穿所述有源区；所述字线栅结构包括位于字线栅沟槽侧壁和底部表面的字线栅介质层、以及位于所述字线栅介质层上的字线栅层。
18.可选的，所述字线栅层包括单层结构或复合结构。
19.可选的，当所述字线栅层为单层结构时，所述字线栅层的材料包括金属或多晶硅。
20.可选的，所述隔离层自所述第一面向所述第二面方向上具有第一高度，所述字线栅层自所述第一面向所述第二面方向上具有第二高度，所述第一高度大于所述第二高度的一半。
21.可选的，当所述字线栅层为复合结构时，所述字线栅层包括第一栅极层以及位于所述第一栅极层上的第二栅极层，所述第一栅极层和所述第二栅极层的材料不同。
22.可选的，所述第一栅极层的材料包括金属或多晶硅；所述第二栅极层的材料包括多晶硅或金属。
23.可选的，当所述第一栅极层的材料为多晶硅时，所述隔离层自所述第一面向所述
第二面方向上具有第一高度，所述第一栅极层自所述第一面向所述第二面方向上具有第三高度，所述第一高度大于所述第三高度；当所述第二栅极层的材料为多晶硅时，所述隔离层自所述第一面向所述第二面方向具有第一高度，所述第二栅极层自所述第一面向所述第二面方向具有第四高度，所述第一高度大于所述第四高度。
24.可选的，还包括：位于每个所述第一源漏掺杂区上的第一导电插塞，每个所述电容结构与一个所述第一导电插塞电连接。
25.可选的，还包括：位于每个所述第二源漏掺杂区上的第二导电插塞，每个所述位线层与一个所述有源区上的若干所述第二导电插塞电连接。
26.可选的，所述电容结构包括：第一电极层、第二电极层和位于第一电极层与第二电极层之间的介电层。
27.相应的，本发明的技术方案中还提供了一种动态随机存取存储器的形成方法，包括：提供衬底，所述衬底具有相对的第一面和第二面，所述衬底包括若干相互分立且平行于第一方向的有源区，且若干所述有源区沿第二方向排列，所述第一方向与所述第二方向垂直，各所述有源区均包括若干沟道区和若干字线区，每个所述有源区中的所述沟道区和所述字线区沿所述第一方向间隔排列；在所述字线区内形成若干字线栅沟槽，所述字线栅沟槽自所述第一面向所述第二面延伸，且所述字线栅沟槽沿所述二方向贯穿所述有源区；在所述字线栅沟槽内形成字线栅结构；在所述沟道区第一面内形成第一源漏掺杂区；在所述第一面上形成若干电容结构，每个所述电容结构与一个所述第一源漏掺杂区电连接，且每个所述电容结构在所述第二面上具有第一投影图形，每个所述第一源漏掺杂区在所述第二面上具有第二投影图形，所述第一投影图形和对应的所述第二投影图形至少部分重叠；在每个所述沟道区第二面内形成第二源漏掺杂区；在所述第二面上形成若干平行于所述第一方向的位线层，每个所述位线层与一个所述有源区中的若干第二源漏掺杂区电连接。
28.可选的，每个所述位线层在所述第二面上具有第三投影图形，所述第一投影图形和所述第三投影图形至少部分重叠。
29.可选的，所述第一投影图形包括圆形。
30.可选的，所述第一投影图形包括椭圆形，且所述椭圆形的对称轴方向与所述第一方向之间的夹角为锐角。
31.可选的，所述第一投影图形中心与对应的所述第二投影图形中心重合。
32.可选的，若干所述电容结构包括若干第一电容组和若干第二电容组，所述第一电容组和所述第二电容组沿所述第二方向间隔排列，所述第一电容组中的若干所述电容结构沿所述第一方向排列，且所述第一电容组中的每个电容结构的第一投影图形中心与对应的所述第一源漏掺杂区的第二投影图形中心之间具有第一偏移向量，所述第一偏移向量平行于所述第一方向；所述第二电容组中的若干所述电容结构沿所述第一方向排列，所述第二电容组中的每个电容结构的第一投影图形中心与对应的所述第一源漏掺杂区的第二投影图形中心之间具有第二偏移向量，所述第二偏移向量平行于所述第一方向，且所述第一偏移向量与所述第二偏移向量不相等。
33.可选的，所述第一偏移向量与所述第二偏移向量不相等包括：所述第一偏移向量的模与所述第二偏移向量的模不相等，所述第一偏移向量的方向与所述第二偏移向量的方向相同或不相同；或者所述第一偏移向量的方向与所述第二偏移向量的方向不相等，所述
第一偏移向量的模与所述第二偏移向量的模相等或不相等。
34.可选的，若干所述电容结构包括若干第三电容组和若干第四电容组，所述第三电容组和所述第四电容组沿所述第一方向间隔排列，所述第三电容组中的若干所述电容结构沿所述第二方向排列，且所述第三电容组中的每个电容结构的第一投影图形中心与对应的所述第一源漏掺杂区的第二投影图形中心之间具有第三偏移向量，所述第三偏移向量平行于所述第二方向；所述第四电容组中的若干所述电容结构沿所述第二方向排列，且所述第四电容组中的每个电容结构的第一投影图形中心与对应的所述第一源漏掺杂区的第二投影图形中心之间具有第四偏移向量，所述第四偏移向量平行于所述第一方向，且所述第三偏移向量与所述第四偏移向量不相等。
35.可选的，所述第三偏移向量与所述第四偏移向量不相等包括：所述第三偏移向量的模与所述第四偏移向量的模不相等，所述第三偏移向量的方向与所述第四偏移向量的方向相同或不相同；或者所述第三偏移向量的方向与所述第四偏移向量的方向不相等，所述第三偏移向量的模与所述第四偏移向量的模相等或不相等。
36.可选的，还包括：在相邻的所述有源区之间形成隔离结构。
37.可选的，在形成所述字线栅结构的过程中，还包括：在所述字线区和所述沟道区内形成隔离层，且所述隔离层与一侧的所述字线栅结构相接触。
38.可选的，所述字线栅结构和所述隔离层的形成方法包括：在所述字线栅沟槽内形成初始字线栅结构，所述初始字线栅极结构内包括相对的第一侧区和第二侧区；去除所述第一侧区以及与第一侧区邻接的部分所述沟道区，形成所述字线栅极结构，并在所述字线栅极结构和所述沟道区之间形成隔离开口；在所述隔离开口内形成所述隔离层。
39.可选的，所述字线栅结构包括：位于字线栅沟槽侧壁和底部表面的字线栅介质层、以及位于所述字线栅介质层上的字线栅层。
40.可选的，所述字线栅层包括单层结构或复合结构。
41.可选的，当所述字线栅层为单层结构时，所述字线栅层的材料包括金属或多晶硅。
42.可选的，所述隔离层自所述第一面向所述第二面方向上具有第一高度，所述字线栅层自所述第一面向所述第二面方向上具有第二高度，所述第一高度大于所述第二高度的一半。
43.可选的，当所述字线栅层为复合结构时，所述字线栅层包括第一栅极层以及位于所述第一栅极层上的第二栅极层，所述第一栅极层和所述第二栅极层的材料不同。
44.可选的，所述第一栅极层的材料包括金属或多晶硅；所述第二栅极层的材料包括多晶硅或金属。
45.可选的，当所述第一栅极层的材料为多晶硅时，所述隔离层自所述第一面向所述第二面方向上具有第一高度，所述第一栅极层自所述第一面向所述第二面方向上具有第三高度，所述第一高度大于所述第三高度；当所述第二栅极层的材料为多晶硅时，所述隔离层自所述第一面向所述第二面方向具有第一高度，所述第二栅极层自所述第一面向所述第二面方向具有第四高度，所述第一高度大于所述第四高度。
46.可选的，在形成若干电容结构之前，还包括：在每个所述第一源漏掺杂区上形成第一导电插塞，每个所述电容结构与一个所述第一导电插塞电连接。
47.可选的，在形成若干位线层之前，还包括：自所述第二面向所述第一面的方向对所
述衬底进行减薄处理，直至暴露出所述隔离结构的表面为止。
48.可选的，在形成若干所述位线层之前，还包括：在每个所述第二源漏掺杂区上形成第二导电插塞，每个所述位线层与一个所述有源区上的若干所述第二导电插塞电连接。
49.可选的，所述电容结构包括：第一电极层、第二电极层和位于第一电极层与第二电极层之间的介电层。
50.与现有技术相比，本发明的技术方案具有以下优点：
51.本发明的技术方案的结构中，通过将所述电容结构和所述位线层分别排布在所述衬底的第一面和第二面上，能够有效降低电路布线以及制造工艺的难度。而且，将所述电容结构排布在所述衬底的第一面，使得电容结构具有更大的结构空间，进而使得电容结构的存储容量增加。另外，将所述电容结构和所述位线层分别排布在所述衬底的第一面和第二面上，还能够有效减小单个存储结构占用的面积，从而，能够提升存储器的存储密度。
52.进一步，所述第一投影图形包括椭圆形，且所述椭圆形的对称轴方向与所述第一方向之间的夹角为锐角，能够最大限度的将所述电容结构的有效面积最大化以及利用存储单元区域的面积，使得电容结构的存储容量增加。
53.本发明的技术方案的形成方法中，通过将所述电容结构和所述位线层分别排布在所述衬底的第一面和第二面上，能够有效降低电路布线以及制造工艺的难度。而且，将所述电容结构排布在所述衬底的第一面，使得电容结构具有更大的结构空间，进而使得电容结构的存储容量增加。另外，将所述电容结构和所述位线层分别排布在所述衬底的第一面和第二面上，还能够有效减小单个存储结构占用的面积，从而，能够提升存储器的存储密度。
54.进一步，所述第一投影图形包括椭圆形，且所述椭圆形的对称轴方向与所述第一方向之间的夹角为锐角，能够最大限度的将所述电容结构的有效面积最大化以及利用存储单元区域的面积，使得电容结构的存储容量增加。
附图说明
55.图1至图12是本发明实施例中动态随机存取存储器的形成方法各步骤结构示意图。
56.图13和图14是本发明另一实施例中动态随机存取存储器的电容结构排列结构示意图；
57.图15和图16是本发明又一实施例中动态随机存取存储器的电容结构排列结构示意图；
58.图17是本发明又一实施例中动态随机存取存储器的电容结构排列结构示意图。
具体实施方式
59.正如背景技术所述，现有的动态随机存取存储器仍存在诸多问题。以下将进行具体说明。
60.现有的动态随机存取存储器中，由于电容与字线和晶体管之间还具有位线、以及与位线连接的导电结构。因此，为了使电容与字线和晶体管之间连接，形成的电容结构与位线、以及与位线连接的导电结构之间需要互相避开，从而，导致存储器的存储阵列区中，电路布线复杂、制造工艺难度较大。
61.不仅如此，一方面，由于存储阵列区中的电路布线复杂，因此，电容以外的电路会占用较大面积，从而，导致存储器的存储密度下降，造成电容的存储容量变小。另一方面，由于电容的结构还会受到存储器的逻辑电路的结构影响，例如，逻辑电路中连接不同电路的插塞的高度等影响，因此，电容的高度会受到限制，导致电容的面积较小，从而，也会导致电容的存储容量变小。
62.在此基础上，本发明提供一种动态随机存取存储器及其形成方法，通过将所述电容结构和所述位线层分别排布在所述衬底的第一面和第二面上，能够有效降低电路布线以及制造工艺的难度。而且，将所述电容结构排布在所述衬底的第一面，使得电容结构具有更大的结构空间，进而使得电容结构的存储容量增加。另外，将所述电容结构和所述位线层分别排布在所述衬底的第一面和第二面上，还能够有效减小单个存储结构占用的面积，从而，能够提升存储器的存储密度。
63.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
64.图1至图12是本发明实施例的一种动态随机存取存储器的形成方法的结构示意图。
65.请参考图1至图3，图2是图1中沿a-a线截面示意图，图3是图1中沿b-b线截面示意图，提供衬底100，所述衬底100具有相对的第一面101和第二面102，所述衬底100包括若干相互分立且平行于第一方向x的有源区103，且若干所述有源区103沿第二方向y排列，所述第一方向x与所述第二方向y垂直，各所述有源区103均包括若干沟道区104和若干字线区105，每个所述有源区103中的所述沟道区104和所述字线区105沿所述第一方向x间隔排列。
66.在本实施例中，所述衬底100的材料为硅；在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
67.在本实施例中，所述沟道区104和所述字线区105用于在后续形成晶体管器件。
68.在本实施例中，还包括：在相邻的所述有源区103之间形成隔离结构106。
69.在本实施例中，所述隔离结构106的形成方法包括：在相邻的所述有源区103之间以及所述第一面101上形成隔离材料层(未图示)；对所述隔离材料层进行平坦化处理，直至暴露出所述第一面101为止，形成所述隔离结构106。
70.在本实施例中，所述隔离材料层的材料采用氧化硅。
71.请参考图4，图4与图3的视图方向一致，在所述字线区105内形成若干字线栅沟槽108，所述字线栅沟槽108自所述第一面101向所述第二面102延伸，且所述字线栅沟槽108沿所述二方向y贯穿所述有源区103。
72.在本实施例中，所述字线栅沟槽108为后续形成的字线栅结构提供空间。
73.在本实施例中，所述字线栅沟槽108的形成方法包括：在所述衬底100的第一面101上形成第一图形化层(未图示)，所述第一图形化层暴露出所述字线区105；以所述第一图形化层为掩膜，采用刻蚀工艺自所述第一面101向所述第二面102的方向进行刻蚀，形成所述字线栅沟槽108。
74.请参考图5，在所述字线栅沟槽108内形成字线栅结构109。
75.在本实施例中，在形成所述字线栅结构109的过程中，还包括：在所述字线区105和所述沟道区104内形成隔离层107，且所述隔离层107与一侧的所述字线栅结构109相接触。
76.在本实施例中，所述字线栅结构109和所述隔离层107的形成方法包括：在所述字线栅沟槽108内形成初始字线栅结构(未图示)，所述初始字线栅极结构内包括相对的第一侧区和第二侧区；去除所述第一侧区以及与第一侧区邻接的部分所述沟道区104，形成所述字线栅极结构109，并在所述字线栅极结构109和所述沟道区104之间形成隔离开口(未标示)；在所述隔离开口内形成所述隔离层107。
77.在本实施例中，所述隔离层107与所述字线栅结构109的一侧相接触，其作用在于使得所述字线栅结构109仅有一侧与所述沟道区104连接，进而使得形成的晶体管为单边沟道结构。单边沟道结构的动态随机存取存储器在工作时不容易漏电流问题。
78.在本实施例中，所述字线栅结构109包括：位于字线栅沟槽侧壁和底部表面的字线栅介质层、以及位于所述字线栅介质层上的字线栅层(未标示)。
79.在本实施例中，所述字线栅层采用复合结构，所述字线栅层包括第一栅极层以及位于所述第一栅极层上的第二栅极层(未标示)，所述第一栅极层和所述第二栅极层的材料不同。
80.在本实施例中，所述第一栅极层的材料采用金属，所述第二栅极层的材料采用多晶硅；在其他实施例中，所述第一栅极层的材料还可以采用多晶硅，对应的所述第二栅极层的材料采用金属。
81.在其他实施例中，所述字线栅层还可以采用单层结构，当所述字线栅层为单层结构时，所述字线栅层的材料可以采用多晶硅或金属。
82.在本实施例中，在形成所述字线栅结构之后，还包括：在所述衬底100的第一面101上形成介质层110，所述介质层110填充满所述字线栅沟槽108，且所述介质层110暴露出所述沟道区104第一面101。
83.在本实施例中，所述隔离层107的作用在于隔断相邻的所述晶体管，避免相邻的所述晶体管之间串接。
84.在本实施例中，由于所述第一栅极层的材料采用金属，所述第二栅极层的材料采用多晶硅，为了能够保证所述隔离层107完全隔断相邻的所述晶体管，所述隔离层107自所述第一面101向所述第二面102方向上具有第一高度h1，所述第一栅极层自所述第一面101向所述第二面102方向上具有第三高度h3，所述第一高度h1大于所述第三高度h3。
85.在其他实施例中，当所述第二栅极层的材料为金属时，所述隔离层自所述第一面向所述第二面方向具有第一高度，所述第二栅极层自所述第一面向所述第二面方向具有第四高度，所述第一高度大于所述第四高度。
86.在其他实施例中，当所述字线栅层为单层结构时，所述隔离层自所述第一面向所述第二面方向上具有第一高度，所述字线栅层自所述第一面向所述第二面方向上具有第二高度，所述第一高度大于所述第二高度的一半。
87.请参考图6，在所述沟道区104第一面101内形成第一源漏掺杂区111。
88.在本实施例中，在所述沟道区第一面101内形成第一源漏掺杂区111的方法包括：采用离子注入工艺，自所述第一面101向所述第二面102进行第一离子的注入处理，在所述沟道区第一面101形成所述第一源漏掺杂区111。
89.在本实施例中，所述第一离子采用n型离子；在其他实施例中，所述第一离子还可以采用p型离子。
90.请参考图7至图9，图8是图7中d部分放大示意图，图9是图7中沿c-c线截面示意图，在所述第一面101上形成若干电容结构112，每个所述电容结构112与一个所述第一源漏掺杂区111电连接，且每个所述电容结构112在所述第二面102上具有第一投影图形，每个所述第一源漏掺杂区111在所述第二面102上具有第二投影图形，所述第一投影图形和对应的所述第二投影图形至少部分重叠。
91.在本实施例中，若干所述电容结构112包括若干第一电容组和若干第二电容组，所述第一电容组a1和所述第二电容组a2沿所述第二方向y间隔排列，所述第一电容组a1中的若干所述电容结构112沿所述第一方向x排列，且所述第一电容组a1中的每个电容结构112的第一投影图形中心o1与对应的所述第一源漏掺杂区111的第二投影图形中心o2之间具有第一偏移向量所述第一偏移向量平行于所述第一方向x；所述第二电容a2组中的若干所述电容结构112沿所述第一方向x排列，所述第二电容组a2中的每个电容结构112的第一投影图形中心o3与对应的所述第一源漏掺杂区111的第二投影图形中心o4之间具有第二偏移向量所述第二偏移向量平行于所述第一方向x，且所述第一偏移向量与所述第二偏移向量不相等。
92.在本实施例中，所述第一偏移向量与所述第二偏移向量不相等包括：所述第一偏移向量的模与所述第二偏移向量的模不相等，且所述第一偏移向量的方向与所述第二偏移向量的方向也不相同；在其他实施例中，所述第一偏移向量与所述第二偏移向量不相等还可以包括：所述第一偏移向量的模与所述第二偏移向量的模不相等，所述第一偏移向量的方向与所述第二偏移向量的方向相同；或者所述第一偏移向量的方向与所述第二偏移向量的方向不相等，所述第一偏移向量的模与所述第二偏移向量的模相等或不相等。
93.在本实施例中，所述第一投影图形为圆形。
94.在本实施例中，通过将所述电容结构112和后续形成的位线层分别排布在所述衬底的第一面101和第二面102上，能够有效降低电路布线以及制造工艺的难度。而且，将所述电容结构112排布在所述衬底100的第一面101，使得电容结构112具有更大的结构空间，进而使得电容结构112的存储容量增加。另外，将所述电容结构112和所述位线层分别排布在所述衬底100的第一面101和第二面102上，还能够有效减小单个存储结构占用的面积，从而，能够提升存储器的存储密度。
95.在本实施例中，在形成若干电容结构112之前，还包括：在每个所述第一源漏掺杂区111上形成第一导电插塞113，每个所述电容结构112与一个所述第一导电插塞113电连接；在其他实施例中，还可以不形成第一导电插塞。
96.在本实施例中，所述电容结构112包括：第一电极层、第二电极层和位于第一电极层与第二电极层之间的介电层(未标示)。
97.请参考图10，图10和图9的视图方向一致，在每个所述沟道区104第二面102内形成第二源漏掺杂区114。
98.在本实施例中，在所述沟道区104第二面102内形成第二源漏掺杂区114的方法包括：采用离子注入工艺，自所述第二面102向所述第一面101进行第二离子的注入处理，在所
述沟道区第二面102形成所述第二源漏掺杂区114。
99.在本实施例中，所述第二离子与所述第一离子的电学类型不同，所述第二离子采用p型离子；在其他实施例中，当所述第一离子采用p型离子时，所述第二离子还可以采用n型离子。
100.自此，所述衬底100内形成了若干晶体管。
101.请参考图11，自所述第二面102向所述第一面101的方向对所述衬底100进行减薄处理，直至暴露出所述隔离结构106的表面为止。
102.自所述第二面102向所述第一面101的方向对所述衬底进行减薄处理的工艺包括物理机械研磨工艺、化学机械研磨工艺或是湿法刻蚀工艺。在本实施例中，自所述第二面102向所述第一面101的方向对所述衬底进行减薄处理的工艺采用化学机械研磨工艺。
103.请参考图12，在所述第二面102上形成若干平行于所述第一方向x的位线层115，每个所述位线层115与一个所述有源区103中的若干第二源漏掺杂区114电连接。
104.在本实施例中，在形成若干所述位线层115之前，还包括：在每个所述第二源漏掺杂区114上形成第二导电插塞116，每个所述位线层115与一个所述有源区103上的若干所述第二导电插塞116电连接；在其他实施例中，还可以不形成第二导电插塞。
105.所述位线层115的材料包括金属，所述金属包括钨、铝、铜等。在本实施例中，所述位线层115的材料采用钨。
106.在本实施例中，所述位线层115的形成方法包括：在所述第二面102上形成位线材料层(未图示)；在所述位线材料层上形成第二图形化层(未图示)，所述第二图形化层暴露出部分所述位线材料层；以所述第二图形化层为掩膜自所述第二面102向所述第一面101刻蚀所述位线材料层，形成若干所述位线层115。
107.形成所述位线材料层的工艺包括：金属电镀工艺、选择性金属生长工艺或沉积工艺；所述沉积工艺包括是化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。在本实施例中，所述位线材料层的形成工艺采用原子层沉积工艺。
108.在本实施例中，通过将所述位线层115和所述电容结构112分别排布在所述衬底100的第二面102和第一面101上，能够有效降低电路布线以及制造工艺的难度。而且，将所述电容结构112排布在所述衬底100的第一面101，使得电容结构112具有更大的结构空间，进而使得电容结构112的存储容量增加。另外，将所述位线层115和所述电容结构112分别排布在所述衬底100的第二面102和第一面101上，还能够有效减小单个存储结构占用的面积，从而，能够提升存储器的存储密度。
109.在本实施例中，每个所述位线层115在所述第二面102上具有第三投影图形，所述第一投影图形和所述第三投影图形至少部分重叠。由于所述电容结构112和所述位线层115分别位于所述第一面101和所述第二面102，因此所述第一投影图形和所述第三投影图形可以部分重叠，且不会发生所述电容结构112和所述位线层115之间的短接。
110.自此，所述动态随机存取存储器形成。所述动态随机存取存储器以一个所述电容结构112和一个所述晶体管为一个单元排成二维矩阵，基本的操作机制分为读(read)和写(write)，读的时候先让所述位线层115先充电到操作电压的一半，然后再把所述晶体管打开，让所述位线层115和电容结构112产生电荷共享的现象。若内部存储的模为1，则所述位线层115的电压会被电荷共享抬高到高于操作电压的一半；反之，若内部存储的模为0，则会
把所述位线层115的电压拉低到低于操作电压的一半，得到了所述位线层115的电压后，在经过放大器来判别出内部的模为0和1。写的时候会把所述晶体管打开，若要写1时则把所述位线层115的电压抬高到操作电压使所述电容结构112上存储操作电压；若要写0时则把所述位线层降低到0伏特使所述电容结构112内部没有电荷。
111.图13和图14是本发明另一实施例的动态随机存取存储器的电容结构排列结构示意图。
112.请参考图13和图14，图14是图13中e部分放大示意图。
113.本实施例是在上述实施例的基础上继续对动态随机存取存储器的电容结构排列进行说明，本实施例和上述实施例的不同点在于：若干所述电容结构212还可以包括若干第三电容组a3和若干第四电容组a4，所述第三电容组a3和所述第四电容组a4沿所述第一方向x间隔排列，所述第三电容组a3中的若干所述电容结构212沿所述第二方向y排列，且所述第三电容组a3中的每个电容结构212的第一投影图形中心o5与对应的所述第一源漏掺杂区211的第二投影图形中心o6之间具有第三偏移向量所述第三偏移向量平行于所述第二方向y；所述第四电容组a4中的若干所述电容结构212沿所述第二方向y排列，且所述第四电容组a4中的每个电容结构212的第一投影图形中心o7与对应的所述第一源漏掺杂区211的第二投影图形中心o8之间具有第四偏移向量所述第四偏移向量平行于所述第一方向x，且所述第三偏移向量与所述第四偏移向量不相等。
114.所述第三偏移向量与所述第四偏移向量不相等包括：所述第三偏移向量的模与所述第四偏移向量的模不相等，所述第三偏移向量的方向与所述第四偏移向量的方向相同或不相同；或者所述第三偏移向量的方向与所述第四偏移向量的方向不相等，所述第三偏移向量的模与所述第四偏移向量的模相等或不相等。
115.图15和图16是本发明又一实施例的动态随机存取存储器的电容结构排列结构示意图。
116.请参考图15和图16，图16是图15中f部分放大示意图。
117.本实施例是在上述实施例的基础上继续对动态随机存取存储器的电容结构排列进行说明，本实施例和上述实施例的不同点在于：所述电容结构312的第一投影图形中心o9与对应的所述第一源漏掺杂区311的第二投影图形中心o10重合。
118.图17是本发明又一实施例的动态随机存取存储器的电容结构排列结构示意图。
119.本实施例是在上述实施例的基础上继续对动态随机存取存储器的电容结构排列进行说明，本实施例和上述实施例的不同点在于：所述第一投影图形为椭圆形，且所述椭圆形的对称轴方向与所述第一方向x之间的夹角α为锐角，能够最大限度的将所述电容结构412的有效面积最大化以及利用存储单元区域的面积，使得电容结构412的存储容量增加。
120.相应的，本发明实施例中还提供了一种动态随机存取存储器，请继续参考图12，包括：衬底100，所述衬底100具有相对的第一面101和第二面102，所述衬底100包括若干相互分立且平行于第一方向x的有源区103，且若干所述有源区103沿第二方向y排列，所述第一方向x与所述第二方向y垂直，各所述有源区103均包括若干沟道区104和若干字线区105，每
个所述有源区103中的所述沟道区104和所述字线区105沿所述第一方向x间隔排列；位于所述字线区105内的字线栅结构109，所述字线栅结构109自第一面101向第二面102延伸，且所述字线栅结构109沿所述第二方向y贯穿所述有源区103；位于所述沟道区104第一面101内的第一源漏掺杂区111；位于所述第一面101上的若干电容结构112，每个所述电容结构112与一个所述第一源漏掺杂区111电连接，且每个所述电容结构112在所述第二面102上具有第一投影图形，每个所述第一源漏掺杂区111在所述第二面102上具有第二投影图形，所述第一投影图形和对应的所述第二投影图形至少部分重叠；位于每个所述沟道区104第二面102内的第二源漏掺杂区114；位于所述第二面102上的若干平行于所述第一方向x的位线层115，每个所述位线层115与一个所述有源区103中的若干第二源漏掺杂区114电连接。
121.在本实施例中，通过将所述电容结构112和所述位线层115分别排布在所述衬底100的第一面101和第二面102上，能够有效降低电路布线以及制造工艺的难度。而且，将所述电容结构112排布在所述衬底100的第一面101，使得电容结构112具有更大的结构空间，进而使得电容结构112的存储容量增加。另外，将所述电容结构112和所述位线层115分别排布在所述衬底100的第一面101和第二面102上，还能够有效减小单个存储结构占用的面积，从而，能够提升存储器的存储密度。
122.在本实施例中，每个所述位线层115在所述第二面102上具有第三投影图形，所述第一投影图形和所述第三投影图形至少部分重叠。
123.在本实施例中，所述第一投影图形为圆形。在其他实施例中，所述第一投影图形包括椭圆形，且所述椭圆形的对称轴方向与所述第一方向x之间的夹角为锐角，能够最大限度的将所述电容结构的有效面积最大化以及利用存储单元区域的面积，使得电容结构的存储容量增加(如图17所示)。
124.在本实施例中，若干所述电容结构112包括若干第一电容组和若干第二电容组，所述第一电容组和所述第二电容组沿所述第二方向y间隔排列，所述第一电容组中的若干所述电容结构112沿所述第一方向x排列，且所述第一电容组中的每个电容结构112的第一投影图形中心与对应的所述第一源漏掺杂区111的第二投影图形中心之间具有第一偏移向量所述第一偏移向量平行于所述第一方向x；所述第二电容组中的若干所述电容结构112沿所述第一方向x排列，所述第二电容组中的每个电容结构112的第一投影图形中心与对应的所述第一源漏掺杂区111的第二投影图形中心之间具有第二偏移向量所述第二偏移向量平行于所述第一方向x，且所述第一偏移向量与所述第二偏移向量不相等。
125.在本实施例中，所述第一偏移向量与所述第二偏移向量不相等包括：所述第一偏移向量的模与所述第二偏移向量的模不相等，且所述第一偏移向量的方向与所述第二偏移向量的方向也不相同；在其他实施例中，所述第一偏移向量与所述第二偏移向量不相等还可以包括：所述第一偏移向量的模与所述第二偏移向量的模不相等，所述第一偏移向量的方向与所述第二偏移向量的方向相同；或者所述第一偏移向量的方向与所述第二偏移向量的方向不相等，所述第一偏移向量的模与所述第二偏移向量的模相等或不相等。
126.在其他实施例中，若干所述电容结构还可以包括若干第三电容组和若干第四电容组，所述第三电容组和所述第四电容组沿所述第一方向间隔排列，所述第三电容组中的若干所述电容结构沿所述第二方向排列，且所述第三电容组中的每个电容结构的第一投影图形中心与对应的所述第一源漏掺杂区的第二投影图形中心之间具有第三偏移向量，所述第三偏移向量平行于所述第二方向；所述第四电容组中的若干所述电容结构沿所述第二方向排列，且所述第四电容组中的每个电容结构的第一投影图形中心与对应的所述第一源漏掺杂区的第二投影图形中心之间具有第四偏移向量，所述第四偏移向量平行于所述第一方向，且所述第三偏移向量与所述第四偏移向量不相等。
127.所述第三偏移向量与所述第四偏移向量不相等包括：所述第三偏移向量的模与所述第四偏移向量的模不相等，所述第三偏移向量的方向与所述第四偏移向量的方向相同或不相同；或者所述第三偏移向量的方向与所述第四偏移向量的方向不相等，所述第三偏移向量的模与所述第四偏移向量的模相等或不相等(如图13和图14所示)。
128.在其他实施例中，所述第一投影图形中心与对应的所述第二投影图形中心还可以重合(如图15和图16所示)。
129.在本实施例中，还包括：位于相邻的所述有源区103之间的隔离结构106，所述隔离结构106自所述第一面101向所述第二面102的方向贯穿所述衬底100。
130.在本实施例中，还包括：位于所述字线区105和所述沟道区104内的隔离层107，且所述隔离层107与一侧的所述字线栅结构109相接触。
131.在本实施例中，所述字线区105具有字线栅沟槽108，所述字线栅沟槽108自所述第一面101向所述第二面102延伸，且所述字线栅沟槽108沿所述二方向y贯穿所述有源区；所述字线栅结构109包括位于字线栅沟槽108侧壁和底部表面的字线栅介质层、以及位于所述字线栅介质层上的字线栅层(未标示)。
132.在本实施例中，所述字线栅层采用复合结构，所述字线栅层包括第一栅极层以及位于所述第一栅极层上的第二栅极层(未标示)，所述第一栅极层和所述第二栅极层的材料不同。
133.在本实施例中，所述第一栅极层的材料采用金属，所述第二栅极层的材料采用多晶硅；在其他实施例中，所述第一栅极层的材料还可以采用多晶硅，对应的所述第二栅极层的材料采用金属。
134.在其他实施例中，所述字线栅层还可以采用单层结构，当所述字线栅层为单层结构时，所述字线栅层的材料可以采用多晶硅或金属。
135.在本实施例中，所述隔离层107的作用在于隔断相邻的所述晶体管，避免相邻的所述晶体管之间串接。
136.在本实施例中，由于所述第一栅极层的材料采用金属，所述第二栅极层的材料采用多晶硅，为了能够保证所述隔离层107完全隔断相邻的所述晶体管，所述隔离层107自所述第一面101向所述第二面102方向上具有第一高度h1，所述第一栅极层自所述第一面101向所述第二面102方向上具有第三高度h3，所述第一高度h1大于所述第三高度h3。
137.在其他实施例中，当所述第二栅极层的材料为金属时，所述隔离层自所述第一面向所述第二面方向具有第一高度，所述第二栅极层自所述第一面向所述第二面方向具有第四高度，所述第一高度大于所述第四高度。
138.在其他实施例中，当所述字线栅层为单层结构时，所述隔离层自所述第一面向所述第二面方向上具有第一高度，所述字线栅层自所述第一面向所述第二面方向上具有第二高度，所述第一高度大于所述第二高度的一半。
139.在本实施例中，还包括：位于每个所述第一源漏掺杂区111上的第一导电插塞113，每个所述电容结构112与一个所述第一导电插塞113电连接。
140.在本实施例中，还包括：位于每个所述第二源漏掺杂区114上的第二导电插塞116，每个所述位线层115与一个所述有源区103上的若干所述第二导电插塞116电连接。
141.在本实施例中，所述电容结构112包括：第一电极层、第二电极层和位于第一电极层与第二电极层之间的介电层。
142.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。