半导体结构及半导体结构的制备方法与流程

1.本技术涉及半导体技术，尤其涉及一种半导体结构及半导体结构的制备方法。


背景技术：

2.半导体晶体管通常包括位于衬底上的栅极以及位于衬底表面内的源区和漏区，一般的，晶体管的源区和漏区对应设置有导电插塞。导电插塞用于连接晶体管与其它半导体器件，以实现晶体管的功能。
3.以上晶体管中存在多种电容，影响晶体管的特性，尤其是栅极和源区之间的电容以及栅极和漏区之间的电容，通常会对晶体管的高频特性产生影响。
4.因此，亟需一种方案，用以降低半导体晶体管的栅极与源/漏区之间的电容。


技术实现要素：

5.本技术提供一种半导体结构及半导体结构的制备方法，用以降低半导体晶体管的栅极与源/漏区之间的电容。
6.一方面，本技术提供一种半导体结构，包括：源区和漏区，所述源区和所述漏区在衬底上间隔设置；栅极氧化层，其设置于所述源区和所述漏区之间；栅极结构，其设置于所述栅极氧化层上；导电插塞，其设置于所述源区和所述漏区的对应位置上；其中，所述栅极结构包括具有倾斜侧面的导电层，所述倾斜侧面朝向所述导电插塞。
7.另一方面，本技术提供一种半导体结构的制备方法，包括：形成栅极氧化层；在所述栅极氧化层上形成栅极结构；在栅极结构的两侧形成源区和漏区；在所述源区和所述漏区的对应位置形成导电插塞；其中，所述栅极结构包括具有倾斜侧面的导电层，所述倾斜侧面朝向所述导电插塞。
8.本技术提供的半导体结构及半导体结构的制备方法中，栅极结构包括至少一个具有倾斜侧面的导电层，该倾斜侧面朝向导电插塞。本技术通过栅极结构包括至少一个具有倾斜侧面的导电层，相比于不具备倾斜侧面的导电层，本技术栅极结构的该导电层与导电插塞之间的距离增大，从而降低栅极结构与导电插塞之间的寄生电容，进而降低栅极与源漏区之间的电容，改善器件特性。
附图说明
9.此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本技术的实施例，并与说明书一起用于解释本技术的原理。
10.图1a和图1b示出了一种典型的半导体晶体管结构；
11.图2a为本技术实施例一提供的一种半导体结构的剖面示意图；
12.图2b为现有的半导体结构的局部放大图；
13.图2c为本技术的一种半导体结构的局部放大图；
14.图3a为本技术实施例一提供的另一种半导体结构的剖面示意图；
15.图3b为本技术实施例一提供的又一种半导体结构的剖面示意图；
16.图4为本技术实施例二提供的一种半导体结构的剖面示意图；
17.图5为本技术实施例二提供的另一种半导体结构的剖面示意图；
18.图6a和图6b为本技术实施例三提供的一种倾斜侧面的结构示意图；
19.图6c和图6d为本技术实施例三提供的另一种倾斜侧面的结构示意图；
20.图7为本技术实施例四提供的一种半导体结构的结构示意图；
21.图8a-图8c为本技术实施例五提供的半导体结构的制备方法的流程示意图；
22.图9a-图9g涉及图8b所示实施例提供的制备方法过程中半导体结构的结构示意图；
23.图10a-图10f涉及图8c所示实施例提供的制备方法过程中半导体结构的结构示意图；
24.图11为本技术实施例六提供的一种半导体结构的制备方法的流程示意图；
25.图12为本技术实施例七提供的一种半导体结构的制备方法的流程示意图。
26.附图标记说明：
27.10：现有的半导体结构；
28.111：源区；
29.112：漏区；
30.12：衬底；
31.13：栅极氧化层；
32.14：栅极结构；
33.15：导电插塞；
34.16：导电层；
35.20：半导体结构；
36.211：源区；
37.212：漏区；
38.22：衬底；
39.23：栅极氧化层；
40.24：栅极结构；
41.25：导电插塞；
42.251：金属插塞；
43.252：阻挡层；
44.253：金属硅化物；
45.26：具有倾斜侧面的导电层；
46.31：第二介质层；
47.32：接触孔；
48.33：侧隔离结构；
49.331：第一隔离侧壁；
50.332：第二隔离侧壁；
51.333：隔离介质；
52.34：轻掺杂区；
53.40：半导体结构；
54.411：源区；
55.412：漏区；
56.42：衬底；
57.43：栅极氧化层；
58.44：栅极结构；
59.441：第一导电层；
60.442：第二导电层；
61.45：导电插塞；
62.46：具有倾斜侧面的金属层；
63.50：半导体结构；
64.511：源区；
65.512：漏区；
66.52：衬底；
67.53：栅极氧化层；
68.54：栅极结构；
69.541：第一介质层；
70.55：导电插塞；
71.56：具有倾斜侧面的金属层；
72.711：源区；
73.712：漏区；
74.72：衬底；
75.73：栅极氧化层；
76.74：栅极结构；
77.741：第一导电层；
78.742：第二导电层；
79.75：导电插塞；
80.751：金属插塞；
81.752：阻挡层；
82.753：金属硅化物；
83.76：具有倾斜侧面的金属层；
84.911：源区；
85.912：漏区；
86.92：衬底；
87.93：栅极氧化层；
88.94：栅极结构；
89.941：第一导电层；
90.942：第二导电层；
91.945：保护层；
92.95：导电插塞；
93.96：预定的金属层；
94.1004：栅极结构；
95.1041：第一介质层；
96.1042：第三导电层。
97.通过上述附图，已示出本技术明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本技术构思的范围，而是通过参考特定实施例为本领域技术人员说明本技术的概念。
具体实施方式
98.这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本技术相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本技术的一些方面相一致的装置和方法的例子。
99.本技术中的用语“包括”和“具有”用以表示开放式的包括在内的意思，并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”和“第二”等仅作为标记使用，不是对其对象的数量限制。在本技术中，在未作相反说明的情况下，使用的方位词如“上、下、左侧、右侧”通常是指参照附图所示的上、下、左、右。“内、外”是指相对于各部件本身轮廓的内、外。能理解的是，以上方位词表示相对性的用语，用于本说明书中仅出于方便，例如根据附图中所述的示例的方向，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。在附图中，示出的形状根据制造工艺和/或容差可以有变形。因此，本技术的示例性实施方式不限于附图中示出的特定形状，且可以包括在制造过程中造成的形状改变。此外，附图中的不同元件和区域只是示意性示出，因此本技术不限于附图中示出的尺寸或距离。
100.图1a和图1b示出了一种典型的半导体晶体管结构(仅为示例)，图1a为俯视示意图，图1b为沿图1a所示的沟道长度方向aa
′
的截面示意图。
101.具体的，当栅极结构被施加一定电压时，源区和漏区之间的衬底表面内形成反型层，即产生半导体晶体管的沟道，其中沟道长度方向即源区至漏区或者漏区至源区的方向(图1a中的aa
′
所示的方向)。可以理解，以上示出的晶体管结构仅为一种可能的方式，本技术的方案还可以应用于各种晶体管结构。
102.如图1b所示，半导体晶体管结构10包括：衬底12、栅极结构14、以及位于栅极结构两侧的源区111和漏区112，也可称为源极和漏极。其中，栅极结构14包括导电层16，栅极结构14和衬底12之间为栅极氧化层13。在源区111和漏区112对应的区域，设置有贯穿介质层的导电插塞15，该导电插塞15用于将外部的电信号传导至晶体管的源区111和漏区112。
103.实际应用时，以上结构中会存在多种电容，尤其栅极和源区之间的电容以及栅极和漏区之间的电容，会对晶体管的高频特性产生影响。因此，亟需一种能够降低半导体晶体管的栅极与源/漏区之间的电容的方案。
104.针对上述问题，本技术发现，半导体晶体管的栅极与源/漏区之间的电容和栅极导
电层与导电插塞之间产生的寄生电容为正相关关系，故本技术提供一种方案，用以降低半导体晶体管的栅极导电层与导电插塞之间的寄生电容，从而降低栅极与源/漏区之间的电容。
105.下面以具体地实施例对本技术的技术方案以及本技术的技术方案如何解决上述技术问题进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本技术的实施例进行描述。
106.实施例一
107.图2a为本技术实施例一提供的一种半导体结构的剖面示意图，该半导体结构用以减小半导体晶体管的栅极与导电插塞之间的寄生电容，如图2a所示，该半导体结构20包括：
108.源区211和漏区212，源区211和漏区212在衬底22上间隔设置；
109.栅极氧化层23，其设置于源区211和漏区212之间；
110.栅极结构24，其设置于栅极氧化层23上；
111.导电插塞25，其设置于源区211和漏区212的对应位置上；
112.其中，栅极结构24包括具有倾斜侧面的导电层26，所述倾斜侧面朝向导电插塞25。
113.其中，衬底22可以为半导体衬底，例如单晶硅、多晶硅或非晶结构的硅或硅锗(sige)，也可以为混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合。本实施例在此不对其进行限制。其中，栅极结构可以包括至少一个导电层。本实施例中所述的“具有倾斜侧面的导电层”为栅极结构包括的导电层中的一个或多个。
114.如图2a所示，衬底22有间隔设置的源区211和漏区212(图中仅为示例，实际源区和漏区的位置可以互换)，本技术中的“源/漏区”和“源漏区”指源区和漏区。可以理解，图中只是一种示例，比如栅极氧化层23可以覆盖除源区211和漏区212之间的衬底表面以外的区域，实际应用中，栅极氧化层可以与衬底表面的介质层一同制备。在栅极氧化层23上设置有栅极结构24，其位于源区211和漏区212之间，用于根据外部施加的电压控制晶体管导通或断开。对应源区211和漏区212设置的导电插塞25，与源区211和漏区212接触，用于将电信号传导至源区和漏区，以实现晶体管的功能。可选的，栅极结构24还可以包括保护层245。该保护层可以保护栅极结构不易受到损坏。其中，保护层可以包括但不限于氮化硅层。
115.本技术发现，上述结构中栅极结构的导电层与导电插塞之间形成有寄生电容，该寄生电容构成栅极与源/漏区之间电容的一部分。尤其在具有集成度高，产品尺寸小的半导体领域，这些电容会影响半导体晶体管的器件特性。对此，本技术提供一种半导体结构，如图2a所示，栅极结构包括具有倾斜侧面的导电层，且所述倾斜侧面朝向导电插塞。本技术提供的半导体结构，能够减小栅极结构的导电层与导电插塞之间的寄生电容，从而降低栅极与源漏区之间的电容，改善器件特性。
116.为了更加直观地理解本技术，结合图2b和图2c进行阐述：如图所示，图2b为现有的半导体结构的局部放大图，图2c为本技术的一种半导体结构的局部放大图。其中，图2b所示的半导体结构中，栅极结构14包括导电层16，对应源区或漏区的位置设有导电插塞15。图2c所示的半导体结构中，栅极结构24包括导电层26，对应源区或漏区的位置设有导电插塞25。可以看出，图2c所示的半导体结构中，导电层26具有倾斜的侧面，且该侧面为导电层26朝向导电插塞25的侧面。
117.其中，将图2b和图2c进行对比，可知现有的半导体结构中，导电层和导电插塞之间的最小距离为sm
′
，本技术提供的半导体结构中，导电层和导电插塞之间的最小距离为sm，大于sm
′
。因此，相比不具备倾斜侧面的栅极结构，本技术提供的半导体结构中，由于栅极结构的至少一个导电层具备朝向导电插塞的倾斜侧面，故该导电层的侧面至导电插塞的距离增大，从而降低该导电层与导电插塞之间的寄生电容。
118.需要说明的是，放大图中仅举例示出了一个导电插塞，但可以理解，在其它半导体结构中，即便导电插塞的结构位置与图示不同，本技术的方案也可应用在这些半导体结构的栅极结构，以使其栅极结构包括至少一个导电层，该导电层朝向导电插塞的侧面为倾斜侧面，而这些方案同样属于本技术实施例提供的方案。在一种可实施方式中，半导体结构还可以包括：位于栅极结构两侧的轻掺杂区。通过在栅极两侧设置轻掺杂区可以降低短沟道效应。
119.本实施例提供的半导体结构中，栅极结构包括至少一个具有倾斜侧面的导电层，该倾斜侧面朝向导电插塞。相比于传统的栅极结构，本技术中栅极结构的至少一个导电层与导电插塞之间的距离增大，从而降低栅极结构与导电插塞之间的寄生电容，进而降低栅极与源漏区之间的电容，改善器件特性。
120.以下结合图3a和图3b分别对半导体结构的各部分(导电插塞以及侧隔离结构)进行示例说明。可以理解，以下图3a和图3b的实施例可以结合实施，还可结合本技术的其它任一实施例实施，比如，应用至半导体结构20、半导体结构40和半导体结构50中的任一半导体结构。
121.图3a为本技术实施例一提供的另一种半导体结构的剖面示意图，本实施方式对导电插塞的结构进行示例说明，如图3a所示，在其它任一实施例的基础上(图中结合图2a所示结构进行示例)，半导体结构还包括：
122.第二介质层31，设置于衬底22和栅极结构24上；
123.接触孔32，贯穿第二介质层31，且与对应的源区211和漏区212接触，接触孔32的底部为浅凹槽结构，且浅凹槽结构位于对应的源区211和漏区212内；
124.其中，导电插塞25包括填充在接触孔32内的金属插塞251，以及位于金属插塞251和接触孔32的内壁之间的阻挡层252。
125.具体的，本实施方式中的导电插塞贯穿介质层，设置在对应源区和漏区的位置。其中该导电插塞采用内外多层结构，即导电插塞包括位于内部的金属插塞以及附着在金属插塞表面和接触孔内壁之间的阻挡层。其中，阻挡层用于阻挡其内部的金属插塞扩散至衬底，导致衬底污染，以保证晶体管特性。需要说明的是，图中仅为一种示例，本实施方式着重说明导电插塞的结构，且本实施方式提供的导电插塞可以被参照应用于其它任一实施例。
126.可选的，导电插塞25与所述浅凹槽结构的内壁之间填充有金属硅化物253。其中，金属硅化物253包括但不限于硅化钴(cosi)。通过在浅凹槽结构的内壁上形成金属硅化物，可以降低导电插塞与源/漏区之间的接触电阻，优化晶体管特性。
127.在一种可实施方式中，半导体结构还可以包括：位于栅极结构两侧的轻掺杂区。通过在栅极两侧设置轻掺杂区可以降低短沟道效应。
128.本实施例提供的导电插塞采用内外多层结构，可以防止金属扩散，保证晶体管的器件特性。
129.图3b为本技术实施例一提供的又一种半导体结构的剖面示意图，本实施方式对侧隔离结构进行示例说明，如图3b所示，在其它任一实施例的基础上(图中结合半导体结构20进行示例)，半导体结构还包括：
130.侧隔离结构33，侧隔离结构33贴附于栅极结构24朝向源区211和漏区212的两侧面。
131.可选的，侧隔离结构可以采用多层结构。在一种可实施方式中，侧隔离结构33包括：第一隔离侧壁331和第二隔离侧壁332；第一隔离侧壁331贴附于栅极结构24的侧面；第二隔离侧壁332位于第一隔离侧壁331的外围，且第二隔离侧壁332的顶部延伸至第一隔离侧壁331的顶部，形成封闭空间，该封闭空间填充有隔离介质333。其中，隔离介质333包括但不限于氧化硅、空气等。其中，第一隔离侧壁和所述第二隔离侧壁的材质可以包括氮化硅。
132.其中，侧隔离结构的各部分可以位于栅极氧化层或衬底上。作为一种示例，第一隔离侧壁位于衬底上，隔离介质和第二隔离侧壁位于衬底上(如图3b中示例)。作为另一种示例，第一隔离侧壁和隔离介质位于栅极氧化层上，第二隔离侧壁位于衬底上。作为又一种示例，第一隔离侧壁、隔离介质和第二隔离侧壁均位于栅极氧化层上。
133.以上侧隔离结构采用多层结构，可以兼顾支撑效果和应力。具体的，第一隔离侧壁和第二隔离侧壁可以采用硬度高，致密性大、介电常数高的材料，比如氮化硅，以起到良好的支撑作用，并能起到有效的隔离绝缘作用。同时考虑到良好的应力，本实施方式的侧隔离结构在第一隔离侧壁和第二隔离侧壁之间填充具备良好应力特性的材料，例如氧化硅等。一种实施方式中，在第一隔离侧壁和第二隔离侧壁之间填充空气，可以起到更好的隔离绝缘作用，并且减小应力作用。在第一隔离侧壁和第二隔离侧壁之间填充空气，还可以减小栅极结构24与导电插塞25之间的等效的介电常数，从而进一步减小二者之间的寄生电容。
134.在一种可实施方式中，半导体结构还可以包括：位于栅极结构两侧的轻掺杂区34。通过在栅极两侧设置轻掺杂区可以降低短沟道效应。可选的，轻掺杂区34的区域可以根据器件设计确定，比如，轻掺杂区34位于第一隔离侧壁下方(如图3b中示例)，或者位于第一隔离侧壁和隔离介质下方，或者位于第一隔离侧壁、隔离介质和第二隔离侧壁的下方。
135.本实施例中，在栅极结构的两侧设置侧隔离结构，以避免栅极与其它部件之间发生短路，保证晶体管的良好特性。
136.以下结合实施例二对栅极结构的不同实施方式进行介绍。同样的，实施例二可与本技术的其它任一实施例按照多种组合方式实施，比如，结合倾斜侧面、导电插塞、侧隔离结构对应的实施例实施。
137.实施例二
138.图4为本技术实施例二提供的一种半导体结构的剖面示意图，本实施例中的栅极结构包括导电层和多个金属层，如图4所示，该半导体结构40包括：
139.源区411和漏区412，源区411和漏区412在衬底42上间隔设置；
140.栅极氧化层43，其设置于源区411和漏区412之间；
141.栅极结构44，其设置于栅极氧化层43上；
142.导电插塞45，其设置于源区411和漏区412的对应位置上；
143.其中，栅极结构44包括第一导电层441和第二导电层442；第一导电层441设置于栅极氧化层43上，第二导电层442设置于第一导电层441上；第二导电层442包括叠层设置的多
个金属层(图中以包括两个金属层作为示例)，且其中的至少一个金属层46具有倾斜侧面，所述倾斜侧面朝向导电插塞45。这里的金属层可以由金属构成，例如钨，也可以由金属化合物构成，例如氮化钛。需要说明的是，图4中除上述标号对应的结构以外的其它标号，为其它实施例中在相关附图中示出的结构，这里将其结合至图4中进行展示，作为本技术的一种实施方式。
144.其中，衬底42可以为半导体衬底，例如单晶硅、多晶硅或非晶结构的硅或硅锗(sige)，也可以为混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合。本实施例在此不对其进行限制。其中，栅极结构包括设置在栅极氧化层上的第一导电层、以及设置在第一导电层上的第二导电层。其中第二导电层包括多个金属层，本实施例中“具有倾斜侧面的导电层”为该多个金属层中的一个或多个。
145.实际应用中，晶体管的阈值电压(threshold voltage)主要由栅极与栅极氧化层的功函数(work function)之间的差异来决定，故本实施例中与栅极氧化层直接接触的第一导电层不做倾斜侧面的处理，以保证功函数匹配和降低接触电阻。需要说明的是，即便本实施例如此，但本技术不排除将第一导电层的侧面形成倾斜侧面的方案，在该方案中，使第一导电层的上边缘尺寸小于下边缘尺寸，以优化接触电阻，并且同样能够降低电容。另外为了优化晶体管的特性，在一种可实施的方式中，第一导电层441包括多晶硅层。具体的，由于多晶硅可以借由掺杂不同极性的杂质来改变其功函数，以调节晶体管的阈值电压。在另一种可实施的方式中，第二导电层442包括多个金属层，这些金属层包括但不限于氮化钛层和钨层。在一种示例中，第二导电层包括设置在多晶硅层上的氮化钛层，以及设置在所述氮化钛层上的钨层，其中，钨层具有倾斜侧面，所述倾斜侧面朝向导电插塞。需要说明的是，以上各可实施的方式也可以结合实施。
146.同样的，相比于不具备倾斜侧面的栅极结构，本实施例中第二导电层中的至少一个金属层具备倾斜侧面，故其与导电插塞之间的距离增大，从而降低该金属层与导电插塞之间的寄生电容，进而降低整个栅极结构和导电插塞连接的源区或漏区之间的寄生电容。
147.本实施例提供的半导体结构中，栅极结构的第二导电层包括多个金属层，该多个金属层中存在至少一个具有朝向导电插塞的倾斜侧面的金属层，相比于不具备倾斜侧面的栅极结构，本技术中的具有倾斜侧面的金属层与导电插塞之间的距离增大，从而降低栅极结构与导电插塞之间的寄生电容，进而降低栅极与源漏区之间的电容，改善器件特性。
148.图5为本技术实施例二提供的另一种半导体结构的剖面示意图，本实施例中的栅极结构包括介质层和金属层，如图5所示，该半导体结构50包括：
149.源区511和漏区512，源区511和漏区512在衬底52上间隔设置；
150.栅极氧化层53，其设置于源区511和漏区512之间；
151.栅极结构54，其设置于栅极氧化层53上；
152.导电插塞55，其设置于源区511和漏区512的对应位置上；
153.其中，栅极结构54包括第一介质层541和第三导电层；第一介质层541设置于栅极氧化层53上，第三导电层设置于第一介质层541上；第三导电层为金属层56，金属层56具有倾斜侧面，所述倾斜侧面朝向导电插塞55。
154.其中，衬底52可以为半导体衬底，例如单晶硅、多晶硅或非晶结构的硅或硅锗(sige)，也可以为混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓
或锑化镓、合金半导体或其组合。本实施例在此不对其进行限制。其中，栅极结构54包括设置在栅极氧化层上的第一介质层、以及设置在第一介质层上的第三导电层。其中第三导电层为金属层，例如，单金属层或多金属层。本实施例中“具有倾斜侧面的导电层”以单金属层进行举例。
155.在一种实施方式中，第一介质层541包括高介电常数材料，例如氧化铪、氧化锆等。该第一介质层和栅极氧化层共同构成栅介质层，以减少隧穿效应。在另一种实施方式中，设置在第一介质层541上的第三导电层包括钨层，该钨层具有倾斜侧面，所述倾斜侧面朝向导电插塞。第三导电层还可以是铜、铝、钛等金属。需要说明的是，这两种实施方式可以结合实施。
156.同样的，相比于不具备倾斜侧面的栅极结构，本实施例中第三导电层中的至少一个金属层具备倾斜侧面，故其与导电插塞之间的距离增大，从而降低该金属层与导电插塞之间的寄生电容，进而降低整个栅极结构和导电插塞连接的源区或漏区之间的寄生电容。
157.本实施例提供的半导体结构中，栅极结构包括第一介质层和第三导电层，其中第三导电层包括金属层，该金属层中具有朝向导电插塞的倾斜侧面，相比于不具备倾斜侧面的栅极结构，本实施例中的具有倾斜侧面的金属层与导电插塞之间的距离增大，从而降低栅极结构与导电插塞之间的寄生电容，进而降低栅极与源漏区之间的电容，改善器件特性。
158.以下结合实施例三对倾斜侧面的不同实施方式进行介绍。需要说明的是，以下的倾斜侧面的实施方式可以应用于其它任一实施例的栅极结构的导电层。
159.实施例三
160.图6a和图6b为本技术实施例三提供的一种倾斜侧面的结构示意图，图中结合图4中的部分结构进行示例说明，如图所示，在其它任一实施方式的基础上：
161.倾斜侧面的上边缘至导电插塞的第一距离st大于所述倾斜侧面的下边缘至所述导电插塞的第二距离sb。
162.需要说明的是，图中还示出了位于倾斜侧面附近的其它结构，例如衬底、栅极氧化层、栅极结构等，这些均为一种示例，并未对本实施例的范围进行限制。具体的，本实施例着重说明倾斜侧面的结构，且本实施例提供的倾斜侧面可以结合其它任一实施例实施。
163.作为一种示例，所述倾斜侧面的中间位置的表面大致呈平面状，如图6a所示。作为另一种示例，所述倾斜侧面的中间位置的表面大致呈阶梯状，如图6b所示。
164.图6c和图6d为本技术实施例三提供的另一种倾斜侧面的结构示意图，图中结合图4中的部分结构进行示例说明，如图所示，在其它任一实施方式的基础上：
165.倾斜侧面的上边缘至导电插塞的第一距离st小于所述倾斜侧面的下边缘至所述导电插塞的第二距离sb。
166.作为一种示例，所述倾斜侧面的中间位置的表面大致呈平面状，如图6c所示。作为另一种示例，所述倾斜侧面的中间位置的表面大致呈阶梯状，如图6d所示。
167.在本实施方式中，具有倾斜侧面的导电层的下边沿尺寸小于上边沿尺寸。可选的，该导电层下方相邻层的上边沿尺寸可以与导电层的上边沿尺寸大致一致(如图6c所示)，或者也可以与导电层的下边沿尺寸大致一致(如图6d所示)。具体的，以上结构可以通过相关的工艺实现，以降低栅极与导电插塞之间的电容。需要说明的是，图中只是将以上示例和实施方式结合示出的结构，实际上这些示例和实施方式也可以分别单独实施，或者按照不同
组合实施，例如倾斜侧面的中间位置的表面大致呈平面状且相邻层的上边沿尺寸与导电层的下边沿尺寸大致一致等。再可选的，类似的，导电层上方相邻层的下边沿尺寸可以与导电层的上边沿尺寸大致一致，或者也可以与导电层的下边沿尺寸大致一致。
168.本实施例提供的倾斜侧面的结构，可应用于前述的结构中，以使栅极结构中的至少一个导电层中具有朝向导电插塞的该倾斜侧面，相比于不具备倾斜侧面的栅极结构，本实施例中的具有倾斜侧面的导电层与导电插塞之间的距离增大，从而降低栅极结构与导电插塞之间的寄生电容，进而降低栅极与源漏区之间的电容，改善器件特性。
169.实施例四
170.本实施例提供一种将以上实施例中的几个实施例进行组合实施的示例，图7为本技术实施例四提供的一种半导体结构的结构示意图，该半导体结构是基于图3a和图3b所示的实施例、实施例二以及实施例三的组合实施方式，如图7所示，该半导体结构包括：
171.在衬底72上间隔设置的源区711和漏区712，设置于源区711和漏区712之间的栅极氧化层73；设置于栅极氧化层73上的栅极结构74；导电插塞75，其设置于源区711和漏区712的对应位置上；
172.其中，栅极结构74包括第一导电层741和第二导电层742；第一导电层741设置于栅极氧化层73上，第二导电层742设置于第一导电层741上；第二导电层742包括叠层设置的多个金属层，且其中的至少一个金属层76具有倾斜侧面，所述倾斜侧面朝向导电插塞75；所述倾斜侧面的上边缘至导电插塞75的第一距离小于所述倾斜侧面的下边缘至导电插塞75的第二距离，且所述倾斜侧面的中间位置的表面大致呈平面状；
173.设置于衬底72和栅极结构74上的第二介质层31；贯穿第二介质层71的接触孔32，且与对应的源区711和漏区712接触，接触孔32的底部为浅凹槽结构，且浅凹槽结构位于对应的源区711和漏区712内；
174.其中，导电插塞75包括填充在接触孔32内的金属插塞751，以及位于金属插塞751和接触孔32的内壁之间的阻挡层752；导电插塞75与所述浅凹槽结构的内壁之间填充有金属硅化物753；
175.侧隔离结构33，侧隔离结构33贴附于栅极结构74朝向源区211和漏区212的两侧面；侧隔离结构33包括：第一隔离侧壁331和第二隔离侧壁332；第一隔离侧壁331贴附于栅极结构74的侧面；第二隔离侧壁332位于第一隔离侧壁331的外围，且第二隔离侧壁332的顶部延伸至第一隔离侧壁331的顶部，形成封闭空间，该封闭空间填充有隔离介质333，隔离介质333可以为空气；
176.轻掺杂区34，位于栅极结构74的两侧。
177.关于以上各部分结构的描述和效果，已在前述各实施例中详细说明，故可参见前述实施例的相关内容，此处不再赘述。
178.前述实施例一至实施例四是对本技术提供的半导体结构的示例说明，以下结合实施例五至实施例七对半导体结构的制备方法进行示例说明。
179.实施例五
180.图8a为本技术实施例五提供的一种半导体结构的制备方法的流程示意图，该半导体结构用以减小半导体晶体管的栅极与导电插塞之间的寄生电容，如图8a所示，该制备方法包括：
181.步骤101、形成栅极氧化层；
182.步骤102、在所述栅极氧化层上形成栅极结构；
183.步骤103、在栅极结构的两侧形成源区和漏区；
184.步骤104、在所述源区和所述漏区的对应位置形成导电插塞；其中，所述栅极结构包括具有倾斜侧面的导电层，所述倾斜侧面朝向所述导电插塞。
185.可选的，步骤102具体包括：在所述栅极氧化层上形成栅极结构，其中所述栅极结构的顶层为保护层。即栅极结构还可以包括为保护层的顶层。
186.在一种示例中，栅极结构包括第一导电层和第二导电层，且第二导电层包括多个金属层，其中至少一个金属层具有倾斜侧面。作为一种可实施的方式，该栅极结构可以通过以下制备方法获得，该相应的，如图8b所示，步骤102具体可以包括：
187.步骤201、在栅极氧化层上形成第一导电层；
188.步骤202、在第一导电层上形成第二导电层，所述第二导电层包括叠层设置的多个金属层；
189.重复执行以下步骤203，直至露出所述第一导电层：
190.步骤203、若当前第一区域中露出的层为预定的金属层，则对第一区域中该预定的金属层进行刻蚀并调整刻蚀的方向和速度，直至露出下一个金属层，以使该预定的金属层具有朝向源区和漏区的倾斜侧面；若当前第一区域中露出的层不为预定的金属层，则对第一区域或未被上层覆盖的区域中的该层向下进行刻蚀，直至露出下一个金属层；其中，所述第一区域为除源区和漏区之间的区域以外的区域；
191.步骤204、对第一区域或未被上层覆盖的区域中的第一导电层向下刻蚀，直至露出栅极氧化层，以形成所述栅极结构。
192.具体地，执行步骤101之后半导体结构的结构示意图如图9a所示，其中，衬底用标号92表示，栅极氧化层用标号93表示。执行步骤201和步骤202之后半导体结构的结构示意图如图9b所示，其中，第一导电层用标号941表示，第二导电层用标号942表示。执行步骤203之后的半导体结构的结构示意图如图9c所示，其中，预定的金属层用标号96表示。执行步骤204之后的半导体结构的结构示意图如图9d所示，其中，栅极结构用标号94表示。可选的，步骤103具体可以包括：先对当前未被覆盖的栅极氧化层进行刻蚀，直至露出衬底。相应的，该步骤执行后的半导体结构的结构示意图如图9e所示。对栅极氧化层刻蚀后，形成位于栅极结构两侧的源区和漏区。相应的，该步骤执行后的半导体结构的结构示意图如图9f所示，源区和漏区分别用标号911和912表示。其中，保护层在图中用标号945表示，保护层可以在对栅极氧化层进行刻蚀之后形成。相应的，执行步骤104之后的半导体结构的结构示意图如图9g所示，其中，导电插塞用标号95表示，第二介质层用31表示。
193.在另一种示例中，栅极结构包括第一介质层和第三导电层，且第三导电层包括金属层，该金属层具有倾斜侧面。作为一种可实施的方式，该栅极结构可以通过以下制备方法获得，相应的，如图8c所示，步骤102具体可以包括：
194.步骤301、在栅极氧化层上形成第一介质层；
195.步骤302、在第一介质层上形成第三导电层，所述第三导电层为金属层；
196.步骤303、对第一区域中的第三导电层进行刻蚀并调整刻蚀的方向和速度，直至露出第一介质层，以使所述第三导电层具有朝向源区和漏区的倾斜侧面；其中，所述第一区域
为除源区和漏区之间的区域以外的区域；
197.步骤304、对第一区域的或者未被第三导电层覆盖的第一介质层向下刻蚀，直至露出栅极氧化层，以形成所述栅极结构。
198.具体地，执行步骤101之后半导体结构的结构示意图如图9a所示，其中，衬底用标号92表示，栅极氧化层用标号93表示。执行步骤301和步骤302之后半导体结构的结构示意图如图10a所示，其中，第一介质层用标号1041表示，第三导电层用标号1042表示。执行步骤303之后的半导体结构的结构示意图如图10b所示，其中，第三导电层为金属层，金属层用标号96表示。执行步骤304之后的半导体结构的结构示意图如图10c所示，其中，栅极结构用标号1004表示。同样的，在一种示例中，步骤103具体可以包括：先对当前未被覆盖的栅极氧化层进行刻蚀，直至露出衬底。相应的，该步骤执行后的半导体结构的结构示意图如图10d所示。对栅极氧化层刻蚀后，形成位于栅极结构两侧的源区和漏区。相应的，该步骤执行后的半导体结构的结构示意图如图10e所示，源区和漏区分别用标号911和912表示。其中，保护层在图中用标号945表示，保护层可以在对栅极氧化层进行刻蚀之后形成。相应的，执行步骤104之后的半导体结构的结构示意图如图10f所示，其中，导电插塞用标号95表示，第二介质层用31表示。
199.本实施例提供的半导体结构中，栅极结构包括至少一个具有倾斜侧面的导电层，该倾斜侧面朝向导电插塞。相比于传统的栅极结构，本实施例中栅极结构的至少一个导电层与导电插塞之间的距离增大，从而降低栅极结构与导电插塞之间的寄生电容，进而降低栅极与源漏区之间的电容，改善器件特性。
200.实施例六
201.图11为本技术实施例六提供的一种半导体结构的制备方法的流程示意图，用以制备半导体结构的导电插塞，如图11所示，在实施例五的基础上，步骤104具体包括：
202.步骤1101、在衬底和栅极结构上形成第二介质层；
203.步骤1102、在第二介质层上形成图案化的刻蚀保护层，且该刻蚀保护层遮盖除源区和漏区对应的部分区域以外的介质层表面；
204.步骤1103、自露出的第二介质层表面向下刻蚀至露出源区和漏区的表面，并对源区和漏区的表面进行过刻蚀，形成底部为浅凹槽结构的接触孔，且所述浅凹槽结构位于对应的所述源区和所述漏区内；
205.步骤1104、在所述接触孔的内壁上形成阻挡层，并在覆盖有所述阻挡层的接触孔内填充金属，形成导电插塞。
206.可选的，在步骤1104之前，还可以包括：在接触孔底部的浅凹槽结构的内壁上形成金属硅化物。通过本实施方式可以形成位于导电插塞和浅凹槽结构的内壁之间的金属硅化物。
207.本实施例提供的导电插塞采用内外多层结构，可以防止金属扩散，保证晶体管的器件特性。并且，通过在浅凹槽结构的内壁上形成金属硅化物，降低导电插塞与源/漏区之间的接触电阻，优化晶体管特性。
208.实施例七
209.图12为本技术实施例七提供的一种半导体结构的制备方法的流程示意图，用以制备半导体结构的侧隔离结构，如图12所示，在实施例五或实施例六的基础上，步骤102之后，
还包括：
210.步骤1201、在栅极结构朝向源区和漏区的两侧面上形成侧隔离结构。
211.可选的，步骤1201具体包括：在栅极结构朝向源区和漏区的侧面上形成第一隔离侧壁；在所述第一隔离侧壁的外壁上覆盖隔离介质；在所述隔离介质的外壁上形成第二隔离侧壁，且所述第二隔离侧壁的顶部延伸至所述第一隔离侧壁的顶部，形成包围所述隔离介质的封闭空间。其中，所述隔离介质可以包括但不限于氧化硅。
212.其中，侧隔离结构的各部分可以位于栅极氧化层或衬底上，以实现隔离作用。作为一种示例，第一隔离侧壁位于栅极氧化层上，隔离介质和第二隔离侧壁位于衬底上。相应工艺实现上，可以在对栅极氧化层刻蚀之前，形成第一隔离侧壁，再对栅极氧化层进行刻蚀，最后形成第二隔离侧壁。作为另一种示例，第一隔离侧壁和隔离介质位于栅极氧化层上，第二隔离侧壁位于衬底上。相应工艺上，可以在对栅极氧化层刻蚀之前，形成第一隔离侧壁和隔离介质，再对栅极氧化层进行刻蚀，最后形成第二隔离侧壁。作为又一种示例，第一隔离侧壁、隔离介质和第二隔离侧壁均位于栅极氧化层上。相应工艺上，可以在对栅极氧化层刻蚀之前，形成第一隔离侧壁、隔离介质和第二隔离侧壁，再对栅极氧化层进行刻蚀，最后形成第二隔离侧壁。可选的，源漏区的形成步骤可以在对栅极氧化层进行刻蚀后执行。
213.再可选的，步骤1201具体包括：在栅极结构朝向源区和漏区的侧面上形成第三隔离侧壁；在所述第三隔离侧壁的外壁上覆盖第三介质层；在所述第三介质层的外壁上形成第四隔离侧壁，且所述第四隔离侧壁的顶部延伸至所述第三隔离侧壁的顶部，形成包围所述第三介质层的封闭空间；对第四隔离侧壁的顶部进行刻蚀，直至露出第三介质层的表面，形成刻蚀孔；通过刻蚀孔对第三介质层进行刻蚀，直至抵达栅极氧化层的表面；采用快速淀积工艺，封闭所述第四隔离侧壁与所述第三隔离侧壁的顶部之间的刻蚀孔，形成内为空气的封闭空间。同样的，本实施方式中侧隔离结构的各部分也可以位于栅极氧化层或衬底上，相关内容可对应参见上一实施方式的描述，在此不再赘述。
214.在一种可实施方式中，为了降低短沟道效应，半导体结构还可以包括：位于栅极结构两侧的轻掺杂区。相应的，所述制备方法还包括：形成位于栅极结构两侧的轻掺杂区。可选的，轻掺杂区的区域可以根据器件设计确定，比如，轻掺杂区位于第一隔离侧壁下方，或者位于第一隔离侧壁和隔离介质下方，或者位于第一隔离侧壁、隔离介质和第二隔离侧壁的下方。相应的，形成轻掺杂区的步骤可以在形成第一隔离侧壁后执行，或者在形成第一隔离侧壁和隔离介质后执行，或者在形成第二隔离侧壁后执行。本实施例在此不对工艺流程的执行顺序进行限制。
215.结合前述保护层的实施方式进行工艺示例，形成保护层的步骤可以在形成侧隔离结构的步骤之前执行，或者实际应用中若保护层与隔离侧壁的材质相同，则保护层可以在形成侧隔离结构的过程中一并形成，再或者，保护层还可以在形成侧隔离结构之后形成。本实施例对具体的工艺执行先后不进行限制，即本实施例提供的工艺流程用于形成前面实施例中的半导体结构。
216.本实施例中，在栅极结构的两侧设置侧隔离结构，以避免栅极与其它部件之间发生短路，保证晶体管的良好特性。并且兼顾支撑效果和良好应力特性。
217.本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本技术的其它实施方案。本技术旨在涵盖本技术的任何变型、用途或者适应性变化，这些变型、用途或
者适应性变化遵循本技术的一般性原理并包括本技术未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本技术的真正范围和精神由下面的权利要求书指出。
218.应当理解的是，本技术并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本技术的范围仅由所附的权利要求书来限制。