碳化硅半导体结构和碳化硅半导体器件的制作方法

1.本发明涉及功率半导体器件领域，特别的涉及了一种碳化硅半导体结构和碳化硅半导体器件。


背景技术：

2.功率半导体器件常用于高电压、大电流、高温的工作环境中。第三代半导体材料如碳化硅(sic)、氮化镓(gan)因其禁带宽度大也被称为宽禁带半导体材料。第三代半导体材料具有击穿电压高、热导率高、载流子漂移饱和速度高等优势，在功率电子领域逐渐取代了传统硅(si)材料。相比较硅(si)而言，第三代半导体材料更能满足功率半导体承载大电流、高电压并用于高温高频工作环境中。
3.金属氧化物半导体场效应晶体管(mosfet)功率器件通常是指一种在衬底上形成的垂直结构器件。它通常包括：衬底以及在衬底上形成的外延层，该外延层充当正偏时漂移层并承担正向阻断状态时的阻断电压。垂直mosfet功率器件可以分为平面型功率器件和沟槽型功率器件。相比于平面型功率器件，沟槽型功率器件因其减少了jfet区域从而降低了器件导通电阻。
4.二氧化硅(si02)通常用作金属氧化物半导体场效应晶体管(mosfet)的栅极电介质材料。由于碳化硅(sic)的介电常数约是二氧化硅(si02)的2.5倍，在器件处于阻断状态时栅极电介质承受了约2.5倍的漂移层电场。特别是在沟槽型器件中，栅极电介质的拐角处电场分布集中，拐角处的栅极电介质更容易在器件发生雪崩击穿前被击穿。
5.碳化硅mosfet通常与二极管并联使用，然而外部连接的二极管由于集成度低，严重影响器件的尺寸，使得器件成本增高。


技术实现要素：

6.基于此，有必要提供一种能够有效屏蔽栅氧，提高器件击穿电压，且集成体二极管的碳化硅半导体结构和碳化硅半导体器件。
7.一种碳化硅半导体结构，包括：衬底，为第一导电类型；漂移层，为第一导电类型，位于所述衬底的一侧；第一源极和两个栅极沟槽，位于所述漂移层远离所述衬底的表面，两个栅极沟槽分别位于所述第一源极的两侧，每个栅极沟槽靠近所述第一源极的一侧包围设置有第一屏蔽区；所述第一屏蔽区为第二导电类型，两个所述第一屏蔽区间隔设置。
8.在其中的一个实施例中，还包括第二源极，与所述第一源极间隔设置，且所述栅极沟槽位于所述第一源极和所述第二源极之间。
9.在其中的一个实施例中，还包括第二屏蔽区，为第二导电类型，所述第二屏蔽区位于所述栅极沟槽远离所述第一屏蔽区的一侧，且所述第二屏蔽区与所述第二源极靠近所述衬底的表面接触。
10.在其中的一个实施例中，所述第二屏蔽区靠近所述衬底的一侧比所述栅极沟槽靠近所述衬底的一侧更靠近所述衬底。
11.在其中的一个实施例中，还包括金属层，所述金属层位于两个所述第一屏蔽区和所述第一源极之间，且所述金属层与所述第一源极靠近所述衬底的表面接触。
12.在其中的一个实施例中，还包括电流传播层，为第一导电类型，部分所述电流传播层位于两个所述第一屏蔽区以及所述金属层之间，部分所述电流传播层位于所述第一屏蔽区以及所述第二屏蔽区之间。
13.在其中的一个实施例中，还包括电流传播层，为第一导电类型，部分所述电流传播层位于两个所述第一屏蔽区以及所述第一源极之间，部分所述电流传播层位于所述第一屏蔽区以及所述第二屏蔽区之间。
14.在其中的一个实施例中，所述电流传播层的掺杂浓度高于所述漂移层。
15.一种碳化硅半导体器件，包括上述任一项实施例所述的碳化硅半导体结构；以及漏极电极，位于所述衬底远离所述第一源极的一侧。
16.在其中的一个实施例中，还包括缓冲层，为第一导电类型，位于所述衬底与所述漂移层之间。
17.本技术实施例所述的碳化硅半导体结构和碳化硅半导体器件，在每个栅极沟槽靠近第一源极的一侧包围设置有第二导电类型第一屏蔽区，改变栅极氧化物的电场分布，从而屏蔽栅极氧化物高电场使碳化硅半导体器件获得较高的击穿电压。集成肖特基体二极管代替外部二极管来充当体二极管，提高器件集成度，使器件尺寸减小，成本降低。第一屏蔽区也能屏蔽肖特基结受到的电场，降低肖特基二极管的漏电流。
附图说明
18.图1是一实施例中碳化硅半导体结构的示意性截面图。
19.图2是另一实施例中碳化硅半导体结构的示意性截面图。
20.图3是另一实施例中碳化硅半导体结构的示意性截面图。
21.图4是另一实施例中碳化硅半导体结构的示意性截面图。
22.图5是另一实施例中碳化硅半导体结构的示意性截面图。
23.附图标号说明
24.碳化硅半导体结构10、碳化硅半导体器件20、衬底100、漂移层101、110源极区、111电流传播层、112缓冲层、120阱区、121第二屏蔽区、122第一屏蔽区、130栅极沟槽、131栅极电极、132栅极氧化物、133第一源极、134第二源极、135漏极电极、136金属层。
具体实施方式
25.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的首选实施例。但是，本技术可以以许多不同的形式来实现，并不局限于本文所描述的实施例。相反地，提供这些实施例的目的是使本技术的公开内容更加透彻全面。
26.除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
27.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它
元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
28.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
29.在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
30.这里参考作为本发明的理想实施例(和中间结构)的示意图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。
31.本文所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于p型和n型杂质，为区分掺杂浓度，简易的将p+型代表重掺杂浓度的p型，p型代表中掺杂浓度的p型，p
‑
型代表轻掺杂浓度的p型，n+型代表重掺杂浓度的n型，n型代表中掺杂浓度的n型，n
‑
型代表轻掺杂浓度的n型。
32.图1是一实施例中碳化硅半导体结构的示意性截面图。所述碳化硅半导体结构10包括：衬底100、漂移层101、第一源极133、两个栅极沟槽130和第一屏蔽区122。所述衬底100为第一导电类型。所述漂移层101为第一导电类型。所述漂移层101位于所述衬底100的一侧。所述第一源极133和所述两个栅极沟槽130位于所述漂移层101远离所述衬底100的表面。所述两个栅极沟槽130分别位于所述第一源极133的两侧。每个栅极沟槽130靠近所述第一源极133的一侧包围设置有第一屏蔽区122。所述第一屏蔽区122为第二导电类型，两个所述第一屏蔽区122间隔设置。在一个实施例中，第一导电类型为n型，第二导电类型为p型。
33.其中，所述衬底100的掺杂浓度要高于所述漂移层101。所述衬底100的掺杂浓度在1
×
10
18
cm
‑3‑5×
10
19
cm
‑3范围内，所述漂移层101的掺杂浓度在1
×
10
16
cm
‑3‑5×
10
17
cm
‑3范围内。所述漂移层101厚度为0.2μm
‑
50μm。所述漂移层101可以通过在所述衬底100上的外延来
形成。
34.在一个实施例中，所述栅极沟槽130由栅极氧化物132和栅极电极131组成。所述栅极氧化物132可以是sio2，也可以是其它氧化物，如hfo2等。所述栅极氧化物132可由热氧化工艺形成，也可由热沉积形成。所述栅极氧化物132使所述栅极电极131与碳化硅半导体器件20的其它部分不形成直接的电连接。所述栅极氧化物132的厚度在0.02μm
‑
0.5μm的范围内。所述栅极电极132可由热沉积工艺形成。
35.在一个实施例中，所述第一屏蔽区122从所述第一源极133靠近所述衬底100的一侧表面延伸到所述栅极沟槽130的底部，包裹大约一半的所述栅极氧化物132，从而屏蔽栅极氧化物高电场使所述碳化硅半导体器件20获得较高的击穿电压。所述第一屏蔽区122的掺杂浓度为5
×
10
17
cm
‑3‑1×
10
19
cm
‑3。
36.本实施例所述的碳化硅半导体结构，在每个栅极沟槽130靠近第一源极133的一侧包围设置有第二导电类型第一屏蔽区122，改变栅极氧化物132的电场分布，从而屏蔽栅极氧化物132高电场使碳化硅半导体器件20获得较高的击穿电压。此外，传统碳化硅半导体器件通常与二极管并联使用，二极管充当续流二极管可以降低器件的双极型退化。然而外部连接的二极管由于集成度低严重影响器件的尺寸，使得碳化硅半导体器件成本增高。而本实施例中第一屏蔽区122、第一源极133和漂移层101形成了肖特基二极管，替代了传统功率器件中寄生的体二极管来完成续流的功能，提高器件集成度，使器件尺寸减小，成本降低。同时第一屏蔽区122也能屏蔽肖特基二极管受到的电场，降低肖特基二极管的漏电流。
37.在一个实施例中，碳化硅半导体结构10还包括第二源极134，与所述第一源极133间隔设置，且所述栅极沟槽130位于所述第一源极133和所述第二源极134之间。所述第二源极134与所述第一源极133作用相同。当在所述栅极电极131施加电压后，若所述碳化硅半导体器件20导通，电流从所述第一源极133或第二源极134流出。
38.在一个实施例中，所述碳化硅半导体结构10还包括第二屏蔽区121。所述第二屏蔽区121为第二导电类型。所述第二屏蔽区121位于所述栅极沟槽130远离所述第一屏蔽区122的一侧，且所述第二屏蔽区121与所述第二源极134靠近所述衬底100的表面接触。所述第二屏蔽区121靠近所述衬底100的一侧比所述栅极沟槽130靠近所述衬底100的一侧更靠近所述衬底100。所述第二屏蔽区121的掺杂浓度与所述第一屏蔽区122的掺杂浓度相同。所述第二屏蔽区121的掺杂浓度为5
×
10
17
cm
‑3‑1×
10
19
cm
‑3。所述第二屏蔽区121改变所述栅极氧化物132的电场分布，从而屏蔽所述栅极氧化物132高电场使所述碳化硅半导体器件20获得较高的击穿电压。
39.在一个实施例中，在所述栅极沟槽130和所述第二屏蔽区121之间设置阱区120和源极区110。所述源极区110和所述阱区120的一侧与第二屏蔽区121相邻，另一侧与所述栅极氧化物132相邻，所述阱区120位于所述源极区110和所述漂移层101之间。所述阱区120的掺杂浓度由所述碳化硅半导体器件20的阈值电压决定，阈值电压一般是3
‑
5v，对应的所述阱区120掺杂浓度大约为1x10
17
cm
‑3。原理上要求所述源极区110的掺杂浓度尽可能高，但是掺杂浓度过高会在材料中造成缺陷，反而使性能下降。所述源极区110一般的掺杂浓度大约为1x10
19
cm
‑3。所述阱区120在所述碳化硅半导体器件20施加栅电压时形成导电沟道，所述源极区110给导电沟道提供电子。
40.在一个实施例中，所述阱区120的掺杂浓度为1
×
10
16
cm
‑3‑5×
10
17
cm
‑3，厚度为0.1μ
m
‑
1.5μm。所述源极区110的掺杂浓度为5
×
10
17
cm
‑3‑5×
10
19
cm
‑3，厚度为0.1μm
‑
1.5μm。所述源极区110和所述阱区120可以通过离子注入工艺形成。
41.在一个实施例中，所述碳化硅半导体器件20包括任一个实施例所述的碳化硅半导体结构10以及漏极电极135。所述漏极电极135位于所述衬底100远离所述第一源极133的一侧。当在所述栅极电极131施加电压后，若所述碳化硅半导体器件20导通，电流从所述漏极电极135流入。
42.参见图2，在一个实施例中，在所述漂移层101上设置第一导电类型的电流传播层(csl)111。部分所述电流传播层111位于两个所述第一屏蔽区122以及所述第一源极133之间，部分所述电流传播层111位于所述第一屏蔽区122以及所述第二屏蔽区121之间。
43.其中，所述电流传播层111可以在所述漂移层101上通过外延形成。为了减少所述碳化硅半导体器件20导通时的电阻，所述电流传播层111的掺杂浓度要大于所述漂移层101的浓度。所述电流传播层111的掺杂浓度大，在导通时耗尽区的宽度小，所以电流流过的面积大，同时所述电流传播层111掺杂浓度大也会降低电阻。但是如果所述电流传播层111掺杂浓度太大会降低所述碳化硅半导体器件20的击穿电压。因此，一般的所述电流传播层111掺杂浓度会比所述漂移区101的掺杂浓度大几倍。
44.在一个实施例中，所述漂移层101的掺杂浓度在1
×
10
16
cm
‑3‑5×
10
17
cm
‑3范围内，所述电流传播层111掺杂浓度在3
×
10
16
cm
‑3‑2×
10
18
cm
‑3范围内。所述电流传播层111的厚度为0.1μm
‑
3μm。当器件处于导通状态时，电流从所述漏极电极135经过所述电流传播层111和所述漂移层101流向所述第一源极133或所述第二源极134。第一导电类型的所述电流传播层111相比第一导电类型的所述漂移层101有更高的掺杂浓度。因此所述碳化硅半导体器件20导通时，在所述电流传播层111形成的耗尽区的电荷密度高，电荷密度高在空间形成的电场强度高，电压降等于电场强度对距离的积分。故而在相同的电压降时，电场强度高的距离小，即耗尽区的宽度小。所述碳化硅半导体器件20导通时在所述电流传播层111形成的耗尽层更窄，电流可以有更大的导通面积，所以所述碳化硅半导体器件20具有更低的导通电阻。
45.参见图3，在一个实施例中，所述碳化硅半导体结构10还包括金属层136。所述金属层136位于两个所述第一屏蔽区122和所述第一源极133之间，且所述金属层136与所述第一源极133靠近所述衬底100的表面接触。
46.所述金属层136、所述第一屏蔽层122和所述漂移层101形成jbs结构肖特基二极管，jbs结构肖特基二极管在器件处于反向导通状态时可以当做续流二极管。即若所述栅极电极131不加电压，并且所述第一源极133或所述第二源极134与所述漏极电极135的电位差大于肖特基二极管的开启电压。此时，电流从所述第一源极133或所述第二源极134经过所述金属层136和所述漂移层101流向所述漏极电极135。而内部的由pn结构成的寄生体二极管由于开启电压较大而几乎没有电流流过，所以半导体器件的双极退化现象减弱。同时由于肖特基二极管是单极型器件，反向恢复时间短，可以达到很高的器件开关频率。
47.在一个实施例中，肖特基二极管的开启电压1v，pn结构成的体二极管开启电压为3v。传统碳化硅半导体器件直接用pn结作为二极管，在不施加栅极电压且源极电压高于漏极时反向导通，电子和空穴同时参与导电时会发生双极退化现象。在本实施例中，肖特基二极管的开启电压小于pn结构成的体二极管开启电压。当所述栅极电极131不加电压，并且所述第一源极133或所述第二源极134与所述漏极电极135的电位差大于1v时，jbs结构肖特基
二极管导通而pn结不会导通。因此使用jbs肖特基二极管作为体二极管，只有电子参与导电，所以不会发生双极退化现象。
48.请参见图4，在一个实施例中，碳化硅半导体结构10既包括所述金属层136，又包括所述电流传播层111。此时，部分所述电流传播层111位于两个所述第一屏蔽区122以及所述金属层136之间，部分所述电流传播层111位于所述第一屏蔽区122以及所述第二屏蔽区121之间。
49.所述金属层136、所述第一屏蔽层122和所述漂移层101形成jbs结构肖特基二极管，jbs结构肖特基二极管在器件处于反向导通状态时起到续流二极管的作用。替代了传统功率器件中寄生的体二极管来完成续流的功能，提高器件集成度，使器件尺寸减小，成本降低。
50.所述电流传播层111相比第一导电类型的所述漂移层101有更高的掺杂浓度。因此导通时在所述电流传播层111形成的耗尽层更窄，电流可以有更大的导通面积，所以器件具有更低的导通电阻。
51.在一个实施例中，所述漂移层101的掺杂浓度在1
×
10
16
cm
‑3‑5×
10
17
cm
‑3范围内，所述电流传播层111掺杂浓度在3
×
10
16
cm
‑3‑2×
10
18
cm
‑3范围内。所述电流传播层111的厚度为0.1μm
‑
3μm。当器件处于导通状态时，电流从所述漏极电极135经过所述电流传播层111和所述漂移层101流向所述第一源极133或所述第二源极134。第一导电类型的所述电流传播层111相比第一导电类型的所述漂移层101有更高的掺杂浓度。因此所述碳化硅半导体器件20导通时，所述电流传播层111形成的耗尽层更窄，电流可以有更大的导通面积，所以所述碳化硅半导体器件20具有更低的导通电阻。
52.参见图5，在一个实施例中，所述碳化硅半导体器件20还包括缓冲层112。所述缓冲层112为第一导电类型。所述缓冲层112位于所述衬底100与所述漂移层101之间。所述缓冲层112的掺杂浓度一般比所述漂移层101高一个数量级以上。但所述缓冲层112的掺杂浓度高缺陷密度大，会增大漏电流。因此所述缓冲层112的掺杂浓度要小于所述衬底100的掺杂浓度。所述缓冲层112掺杂浓度为2
×
53.10
16
cm
‑3‑5×
10
17
cm
‑3。所述缓冲层112厚度为0.1μm
‑
3μm。所述缓冲层112可以防止耗尽区到达衬底，降低器件的漏电流。
54.以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。