MOSFET器件及制备方法与流程

mosfet器件及制备方法
技术领域
1.本发明涉及半导体技术领域，特别是涉及一种mosfet器件及制备方法。


背景技术：

2.金属-氧化物-半导体-场效应晶体管(metal-oxide-semiconductor field-effect transistor，mosfet)是一种可以广泛使用在模拟电路与数字电路的场效晶体管，由于驱动电路简单，驱动功率小，开关速度快，工作频率高等优点，是中低压同步整流电源的重要元器件。
3.现有的mosfet器件为提升组件密度，多采用垂直结构的设计，例如沟槽型mosfet器件，这种沟槽型mosfet器件的结构一般为源极位于表面，通过通孔接到硅体内，栅极形成于沟槽中，通过栅多晶硅连接出来，漏极则位于衬底背面。这种沟槽型mosfet器件为了达到较高耐压，特别是适用于中压段的mosfet器件，通常采用厚外延，这导致外延电阻高，导通电阻高，反向恢复时间长，从而导致整流效率低。
4.然而现代的大功率电源系统，开关频率越来越高，输出电压也越来越高，电流越来越大，需要次级同步整流的mosfet器件的耐压高，同时具有低的导通电阻和快的反向恢复速度。因此，现有的mosfet器件已不能满足需求。
5.因此，提供一种mosfet器件及制备方法，实属必要。


技术实现要素：

6.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种mosfet器件及制备方法，用于解决现有技术中mosfet器件难以满足高效整流的问题。
7.为实现上述目的及其他相关目的，本发明提供一种mosfet器件，所述mosfet器件包括：
8.具有第一导电类型的外延结构，所述外延结构包括堆叠设置的第一外延层及第二外延层，且所述第一外延层的掺杂浓度大于所述第二外延层的掺杂浓度；
9.沟槽栅极结构，所述沟槽栅极结构设置于所述外延结构中，包括第一沟槽栅极结构及第二沟槽栅极结构，其中，所述第一沟槽栅极结构包括第一栅介电层及第一栅导电层，所述第二沟槽栅极结构包括第二栅介电层及第二栅导电层，且所述第二沟槽栅极结构位于所述第一栅介电层上，并位于部分所述第一栅导电层的外围；
10.具有第二导电类型的体区，所述体区设置于所述沟槽栅极结构之间的所述第二外延层中，所述第二导电类型与所述第一导电类型相反；
11.具有第一导电类型的源区，所述源区设置于所述体区上。
12.可选地，所述外延结构为具有缺陷中心的外延结构，形成所述缺陷中心的物质包括锂、铁及铜中的一种或组合。
13.可选地，所述外延结构的厚度范围为8μm～20μm；所述沟槽栅极结构的深度为5μm～10μm，且所述沟槽栅极结构贯穿所述第二外延层；所述第一栅介电层的厚度为500μm～
1000μm。
14.可选地，所述第二栅导电层的表面与所述第一栅导电层的表面位于同一平面。
15.可选地，所述第一栅介电层及所述第二栅介电层均为氧化硅；所述第一栅导电层及第二栅导电层均为多晶硅。
16.本发明还提供一种mosfet器件的制备方法，其特征在于，包括以下步骤：
17.形成具有第一导电类型的外延结构，所述外延结构包括堆叠设置的第一外延层及第二外延层，且所述第一外延层的掺杂浓度大于所述第二外延层的掺杂浓度；
18.于所述外延结构中形成沟槽栅极结构，所述沟槽栅极结构包括第一沟槽栅极结构及第二沟槽栅极结构，其中，所述第一沟槽栅极结构包括第一栅介电层及第一栅导电层，所述第二沟槽栅极结构包括第二栅介电层及第二栅导电层，且所述第二沟槽栅极结构位于所述第一栅介电层上，并位于部分所述第一栅导电层的外围；
19.于所述沟槽栅极结构之间的所述第二外延层中形成第二导电类型的体区，所述第二导电类型与所述第一导电类型相反；
20.于所述体区中形成具有第一导电类型的源区。
21.可选地，还包括在所述外延结构中形成缺陷中心的步骤，形成所述缺陷中心的物质包括锂、铁及铜中的一种或组合。
22.可选地，形成的所述外延结构的厚度范围为8μm～20μm；形成的所述沟槽栅极结构的深度为5μm～10μm，且所述沟槽栅极结构贯穿所述第二外延层；所述第一栅介电层的厚度为500μm～1000μm。
23.可选地，形成所述沟槽栅极结构的步骤包括：
24.图形化所述外延结构形成沟槽，所述沟槽显露所述第一外延层；
25.于所述沟槽中形成第一栅介电层及填充所述沟槽的第一栅导电层；
26.去除部分所述第一栅介电层，形成凹槽；
27.于所述凹槽中形成第二栅介电层及填充所述凹槽的第二栅导电层，且所述第二栅导电层的表面与所述第一栅导电层的表面位于同一平面。
28.可选地，形成所述沟槽栅极结构的步骤包括：
29.图形化所述外延结构形成沟槽，所述沟槽显露所述第一外延层；
30.于所述沟槽中形成第一栅介电层及填充所述沟槽的第一栅导电层；
31.图形化所述第一栅介电层，形成凹槽；
32.形成填充所述凹槽的第二栅导电层，且所述第二栅导电层的表面与所述第一栅导电层的表面位于同一平面。
33.如上所述，本发明的mosfet器件及制备方法，引入具有不同掺杂浓度的双层外延以及较深的具有不同厚度栅介电层的沟槽栅极结构，能够使得在一定沟槽深度情况下mosfet器件取得较高的耐压，显著降低了导通电阻和反向恢复时间；在沟槽栅极结构中，形成的具有不同厚度的栅介电层以及具有同一平面的栅导电层的复合沟槽栅结构的制备工艺简单，便于制造实现，且制造成本较低；在外延结构中引入缺陷中心，还可进一步的降低mosfet器件的反向恢复时间，从而可大幅提升电源系统的整流效率，同时双层外延提供了软的反向恢复特性，显著降低了系统的电压和电流尖峰，提高了系统可靠性。
附图说明
34.图1显示为本发明实施例中制备mosfet器件的工艺流程示意图。
35.图2显示为本发明实施例中图形化外延结构形成沟槽后的结构示意图。
36.图3显示为本发明实施例中于沟槽中形成第一栅介电层及第一栅导电层后的结构示意图。
37.图4显示为本发明实施例中形成第二栅介电层及第二栅导电层后的结构示意图。
38.图5显示为本发明实施例中形成体区及源区后的结构示意图。
39.图6显示为本发明实施例中形成缺陷中心后的结构示意图。
40.图7显示为本发明实施例中形成金属导电层后的结构示意图。
41.元件标号说明
42.100
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半导体衬底
43.200
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外延结构
44.210
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第一外延层
45.220
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第二外延层
46.300
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沟槽
47.400
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沟槽栅极结构
48.410
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第一沟槽栅极结构
49.411
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第一栅介电层
50.412
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第一栅导电层
51.420
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第二沟槽栅极结构
52.421
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第二栅介电层
53.422
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第二栅导电层
54.500
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体区
55.600
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源区
56.700
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缺陷中心
57.800
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介质层
58.900
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金属导电层
具体实施方式
59.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
60.如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
61.为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的
其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。本文使用的“介于
……
之间”表示包括两端点值。
62.在本技术的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
63.需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
64.如图7显示为本实施例的mosfet器件的截面图。所述mosfet器件包括具有第一导电类型的外延结构200、沟槽栅极结构400、具有第二导电类型的体区500、具有第一导电类型的源区600。
65.本实施例中，所述第一导电类型为n型，所述第二导电类型与所述第一导电类型相反，从而相应的所述第二导电类型为p型，但并非局限于此，在另一实施例中，所述第一导电类型也可为n型，相应的所述第二导电类型也可为p型。
66.具体的，所述外延结构200包括堆叠设置的第一外延层210及第二外延层220，且所述第一外延层210的掺杂浓度大于所述第二外延层220的掺杂浓度。所述沟槽栅极结构400设置于所述外延结构200中，包括第一沟槽栅极结构410及第二沟槽栅极结构420，所述第一沟槽栅极结构410包括第一栅介电层411及第一栅导电层412，所述第二沟槽栅极结构420包括第二栅介电层421及第二栅导电层422，且所述第二沟槽栅极结构420位于所述第一栅介电层411上，并位于部分所述第一栅导电层411的外围。所述体区500设置于所述沟槽栅极结构400之间的所述第二外延层220中，所述源区600设置于所述体区500上。
67.本实施例引入具有不同掺杂浓度的双层外延以及具有不同厚度栅介电层的沟槽栅极结构，能够使得在一定沟槽深度情况下mosfet器件取得较高的耐压，显著降低了导通电阻和反向恢复时间；在沟槽栅极结构中，形成的具有不同厚度的栅介电层以及具有同一平面的栅导电层的复合沟槽栅结构的制备工艺简单，便于制造实现，且制造成本较低；同时双层外延提供了软的反向恢复特性，显著降低了系统的电压和电流尖峰，提高了系统可靠性。
68.如图7，所述mosfet器件还包括半导体衬底100、介质层800及金属导电层900。进一步的，本实施例中，在所述外延结构200中还包括缺陷中心700，以通过所述缺陷中心700降低所述mosfet器件的反向恢复时间，从而可大幅提升电源系统的整流效率。
69.以下结合附图，对所述mosfet器件的制备工艺进行介绍。
70.参阅图1，本实施例提供一种mosfet器件的制备方法，具体可包括：
71.首先，参阅图2，形成具有第一导电类型的所述外延结构200，所述外延结构200包括堆叠设置的第一外延层210及第二外延层220，且所述第一外延层210的掺杂浓度大于所述第二外延层220的掺杂浓度。
72.具体的，可先提供半导体衬底100，所述半导体衬底100可为硅衬底，并且为第一导电类型，当然所述半导体衬底100的材质还可为锗硅(sige)、氮化镓(gan)或碳化硅(sic)等掺杂半导体材料。所述半导体衬底100由于具有第一导电类型掺杂，可作为所述mosfet器件
的漏区。接着，在所述半导体衬底100上可通过离子注入形成具有不同掺杂浓度的所述外延结构200，所述外延结构200中第一导电类型载流子的浓度低于所述半导体衬底100，可作为所述mosfet器件的漂移区，且所述外延结构200中临近所述半导体衬底100的所述第一外延层210的掺杂浓度大于所述第二外延层220的掺杂浓度，以确保在一定沟槽深度情况下，所述mosfet器件可取得较高的耐压，且双层外延可提供软的反向恢复特性，可显著降低系统的电压和电流尖峰，提高系统可靠性。
73.接着，如图2～图4，于所述外延结构200中形成所述沟槽栅极结构400，所述沟槽栅极结构400包括第一沟槽栅极结构410及第二沟槽栅极结构420，其中，所述第一沟槽栅极结构410包括第一栅介电层411及第一栅导电层412，所述第二沟槽栅极结构420包括第二栅介电层421及第二栅导电层422，且所述第二沟槽栅极结构420位于所述第一栅介电层411上，并位于部分所述第一栅导电层412的外围。从而，在所述沟槽栅极结构400中，位于上部的所述第一栅介电层411大于位于下部的所述第二栅介电层421的厚度，且使得所述第二栅导电层422的表面与所述第一栅导电层412的表面位于同一平面，以形成复合沟槽栅结构，该制备工艺简单，便于制造实现，且制造成本较低。
74.作为示例，形成的所述外延结构200的厚度范围可为8μm～20μm，如8μm、10μm、15μm、20μm等。形成的所述沟槽栅极结构400的深度为5μm～10μm，如5μm、8μm、10μm等，且所述沟槽栅极结构400贯穿所述第二外延层220；所述第一栅介电层411的厚度为500μm～1000μm，如500μm、800μm、1000μm等。
75.作为示例，形成的所述第一栅介电层411及所述第二栅介电层421可均为氧化硅材质，如采用热氧化工艺形成的氧化硅，当然也可采用介电常数大于氧化硅的材料构成，如介电常数较大的氧化物、氮化物、氧氮化物等。形成的所述第一栅导电层412及第二栅导电层422可均为多晶硅材质，当然也可采用如金属层或包括金属层和多晶硅层的叠层栅导电层。
76.作为示例，形成所述沟槽栅极结构400的步骤可包括：
77.图形化所述外延结构200形成沟槽300，所述沟槽300显露所述第一外延层210，如图2；
78.于所述沟槽300中形成第一栅介电层411及填充所述沟槽300的第一栅导电层412，如图3；
79.去除部分所述第一栅介电层410，形成凹槽(未图示)；
80.于所述凹槽中形成第二栅介电层421及填充所述凹槽的第二栅导电层422，且所述第二栅导电层的表面422与所述第一栅导电层412的表面位于同一平面，如图4。
81.在另一实施例中，形成所述沟槽栅极结构400的步骤还可包括：
82.图形化所述外延结构200形成沟槽300，所述沟槽300显露所述第一外延层210，如图2；
83.于所述沟槽300中形成第一栅介电层411及填充所述沟槽300的第一栅导电层412，如图3；
84.图形化所述第一栅介电层，形成凹槽；
85.形成填充所述凹槽的第二栅导电层422，且所述第二栅导电层422的表面与所述第一栅导电层421的表面位于同一平面，如图4，即形成的所述第一栅导电层421可直接作为所述第二沟槽栅极结构420的栅介电层应用，以降低工艺复杂度。
86.接着，如图5，于所述沟槽栅极结构400之间的所述第二外延层220中形成第二导电类型的体区500，以及于所述体区500中形成具有第一导电类型的源区600。
87.具体的，可采用常规的体注入技术，形成围绕所述沟槽栅极结构400的所述体区500及所述源区600。如可进行第一次离子注入，在所述第二外延层220中邻近所述沟槽栅极结构400的上部区域中形成第二导电类型的所述体区500。接着，进行第二次离子注入，以在所述体区500中形成具有第一导电类型的所述源区600。
88.接着，如图6，还可包括在所述外延结构200中形成缺陷中心700的步骤，使得反向续流二极管关断时，少数载流子空穴能够就地与缺陷中心进行复合，缩短了复合时间，以通过所述缺陷中心700降低所述mosfet器件的反向恢复时间，从而可大幅提升电源系统的整流效率。其中，形成所述缺陷中心700的物质可包括锂、铁及铜中的一种或组合。所述缺陷中心700优选均匀分布于所述第一外延层210及第二外延层220中。接着，如图7，形成位于所述源区600上方的介质层800以及金属导电层900。
89.具体的，先形成覆盖所述源区600和所述沟槽栅极结构400的顶部表面的所述介质层800，而后可通过已知的刻蚀工艺，形成穿透所述介质层800以及所述源区600的导电通道，而后在所述介质层800上方形成所述金属导电层900，使得所述金属导电层900经导电通道连接至所述体区500，所述金属导电层900可包括如铝或铜之类的金属材料。
90.综上所述，本发明的mosfet器件及制备方法，引入具有不同掺杂浓度的双层外延以及较深的具有不同厚度栅介电层的沟槽栅极结构，能够使得在一定沟槽深度情况下mosfet器件取得较高的耐压，显著降低了导通电阻和反向恢复时间；在沟槽栅极结构中，形成的具有不同厚度的栅介电层以及具有同一平面的栅导电层的复合沟槽栅结构的制备工艺简单，便于制造实现，且制造成本较低；在外延结构中引入缺陷中心，还可进一步的降低mosfet器件的反向恢复时间，从而可大幅提升电源系统的整流效率，同时双层外延提供了软的反向恢复特性，显著降低了系统的电压和电流尖峰，提高了系统可靠性。
91.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。