半导体结构的制作方法

1.本公开涉及一种半导体结构，尤其涉及具有四多晶硅节距的sram单元布局的半导体结构。


背景技术：

2.半导体集成电路(integrated circuit；ic)工业呈指数成长。在ic材料及ic设计的技术进步产生多个ic世代，每一个ic世代比上一个ic世代有更小及更复杂的电路。在ic发展过程中，几何尺寸(例如：工艺可作出的最小部件(或线路))会下降，而功能密度(例如:每一芯片区域的相连元件数量)通常都会增加。此微缩过程通过增加生产效率及降低相关成本提供了优势。此微缩亦增加了ic工艺及制造的复杂性。因此，半导体制造工艺需要持续改进。改进的领域之一是如何减小场效晶体管的特征之间的杂散电容。
3.举例来说，嵌入式静态随机存取存储器(static random
‑
access memory；sram)单元通常整合到半导体装置中以增加功能密度。这样的应用范围包括工业和科学子系统、汽车电子、手机、数字相机、微处理器等。为了满足对更高的sram密度和更好的效能(例如：更高的操作速度和更低的功耗)需求，仅微缩半导体特征尺寸已不再足够，并且需要除了微缩以外的其他方法。


技术实现要素：

4.本发明的目的在于提出一种半导体结构，以解决上述至少一个问题。
5.本公开提供一种半导体结构，半导体结构具有正面和背面。半导体结构包括静态随机存取存储器单元，静态随机存取存储器单元包括第一上拉电晶和第二上拉晶体管、第一下拉晶体管和第二下拉晶体管、第一传输栅晶体管和第二传输栅晶体管以及两个位元线导体。第一上拉晶体管和第一下拉晶体管形成第一反相器，第二上拉晶体管和第二下拉晶体管形成第二反相器。第一反相器和第二反相器交叉耦合以形成两个储存节点，并且两个储存节点通过第一传输栅晶体管和第二传输栅晶体管耦接至两个位元线导体。第一上拉晶体管和第二上拉晶体管形成在半导体结构的正面上方的n型有源区上方，并且第一下拉晶体管和第二下拉晶体管以及第一传输栅晶体管和第二传输栅晶体管形成在半导体结构的正面上方的p型有源区上方。两个位元线导体设置在半导体结构的背面上方。
6.本公开提供一种半导体结构，半导体结构具有正面和背面。半导体结构包括静态随机存取存储器单元，静态随机存取存储器单元包括第一上拉电晶和第二上拉晶体管、第一下拉晶体管和第二下拉晶体管、第一传输栅晶体管和第二传输栅晶体管、字元线导体以及两个位元线导体。第一上拉晶体管和第一下拉晶体管形成第一反相器，第二上拉晶体管和第二下拉晶体管形成第二反相器。第一反相器和第二反相器交叉耦合以形成两个储存节点，并且两个储存节点通过第一传输栅晶体管和第二传输栅晶体管耦接至两个位元线导体。第一上拉晶体管和第二上拉晶体管形成在半导体结构的正面上方的n型有源区上方，并且第一下拉晶体管和第二下拉晶体管以及第一传输栅晶体管和第二传输栅晶体管形成在
半导体结构的正面上方的p型有源区上方。两个位元线导体设置在半导体结构的背面上方。字元线导体设置在半导体结构的正面上方。半导体结构还包括两个第一通孔和两个第二通孔，两个第一通孔设置在位元线导体与第一传输栅晶体管和第二传输栅晶体管的栅极电极之间，并且电性连接字元线导体、第一传输栅晶体管和第二传输栅晶体管的栅极电极。两个第二通孔将两个位元线导体连接至第一传输栅晶体管和第二传输栅晶体管的两个源极/漏极特征的背面。
7.本公开提供一种集成电路布局，集成电路布局包括复数静态随机存取存储器单元。静态随机存取存储器单元的每一个包括p型有源区和n型有源区、第一栅极、第二栅极、第三栅极以及第四栅极、字元线导体、两个第一通孔、两个位元线导体、两个第二通孔。p型有源区和n型有源区，沿着第一方向纵向定向。第一栅极、第二栅极、第三栅极以及第四栅极设置在p型有源区和n型有源区上方，并且沿着垂直于第一方向的第二方向纵向定向，其中第一栅极和第四栅极接合p型有源区以形成两个传输栅晶体管，其中第二栅极和第三栅极接合p型有源区以形成两个下拉晶体管，并且接合n型有源区以形成两个上拉晶体管。字元线导体，设置在第一栅极、第二栅极、第三栅极以及第四栅极上方，并且沿着第一方向纵向定向。两个第一通孔，设置在字元线导体与第一栅极和第四栅极之间，并且连接字元线导体、第一栅极和第四栅极。两个位元线导体，设置在p型有源区和n型有源区下方，并且沿着第二方向纵向定向。两个第二通孔，设置在两个位元线导体和p型有源区之间。
附图说明
8.本公开实施例可通过阅读以下的详细说明以及范例并配合相应的附图以更详细地了解。需要注意的是，依照业界的标准操作，各种特征部件并未依照比例绘制。事实上，为了清楚论述，各种特征部件的尺寸可以任意地增加或减少。
9.图1是根据本公开各个方面的具有嵌入式sram单元的集成电路(ic)的示意图。
10.图2根据一个实施例显示了六晶体管(6t)sram单元的示意图。
11.图3根据一些实施例显示了图1中的半导体装置的一部分的剖面图，其中在基板的正面和背面上均制造有电路。
12.图4a、图4b和图5根据一些实施例各自显示了图2的sram单元的布局的一部分。
13.图6根据一些实施例显示了图2的sram单元的布局的一部分，其上覆盖有切割图案。
14.图7根据一个实施例显示了图1中的半导体装置的一部分的剖面图。
15.图8根据另一个实施例显示了图1中的半导体装置的一部分的剖面图。
16.图9、图10、图11、图12a、图12b、图13、图14以及图15根据一些实施例显示了图1中的半导体装置的布局的一部分。
17.附图标记如下：
18.100:半导体装置、装置
19.102:静态随机存取存储器巨集
20.120:静态随机存取存储器单元
21.pu1:上拉晶体管、晶体管、pmos晶体管
22.pu2:上拉晶体管、晶体管、pmos晶体管
23.pd1:下拉晶体管、晶体管、nmos晶体管
24.pd2:下拉晶体管、晶体管、nmos晶体管
25.pg1:传输栅晶体管、晶体管、nmos晶体管
26.pg2:传输栅晶体管、晶体管、nmos晶体管
27.vdd:电源线
28.vss:接地线、金属线
29.node:节点
30.:节点
31.wl:字元线
32.bl:位元线、金属线、位元线导体
33.blb:位元线、金属线
34.103:基板
35.150:装置层
36.160:互连结构
37.190:互连结构、互连层
38.202p:p型有源区、有源区
39.202n:n型有源区、有源区
40.218
‑
1:栅极
41.218
‑
2:栅极
42.218
‑
3:栅极
43.218
‑
4:栅极
44.220
‑
1:金属线
45.220
‑
2:金属线、节点导体
46.220
‑
3:金属线、节点导体
47.220
‑
4:金属线
48.230
‑
1:通孔
49.230
‑
2:通孔
50.230
‑
3:通孔
51.230
‑
4:通孔
52.232
‑
1:通孔
53.232
‑
2:通孔
54.232
‑
3:通孔
55.240
‑
1:源极/漏极接点、接点
56.240
‑
2:源极/漏极接点、接点
57.240
‑
3:源极/漏极接点
58.310
‑
1:金属线、导体
59.310
‑
2:金属线、导体
60.310
‑
3:金属线、导体
61.312
‑
1:背面通孔
62.312
‑
2:背面通孔
63.312
‑
3:背面通孔
64.120
‑
1:静态随机存取存储器单元
65.120
‑
2:静态随机存取存储器单元
66.pn:间隔
67.nn:间隔
68.np:间隔
69.218:栅极
70.410
‑
1:切割图案
71.410
‑
2:切割图案
72.410
‑
3:切割图案
73.420
‑
1:切割图案
74.420
‑
2:切割图案
75.cut
‑
1:线段
76.203:介电层
77.204n:n型源极/漏极特征、源极/漏极特征、源极特征、漏极特征
78.206:通道层
79.208:内部间隔物
80.210:栅极间隔物
81.212:介电层
82.215:栅极介电层
83.217:栅极电极、栅极电极层
84.239:硅化物特征
85.wl
‑
1:字元线导体、字元线
86.wl
‑
2:字元线导体、字元线
87.wl
‑
3:字元线导体、字元线
88.wl
‑
4:字元线导体、字元线
89.wl
‑
5:字元线导体、字元线
90.wl
‑
6:字元线导体、字元线
91.wl
‑
7:字元线导体、字元线
92.wl
‑
8:字元线导体、字元线
93.bl
‑
1:位元线导体
94.bl
‑
2:位元线导体
95.bl
‑
3:位元线导体
96.bl
‑
4:位元线导体
97.bl
‑
5:位元线导体
98.m0:金属层
99.m1:金属层
100.m2:金属层
101.v0:通孔
102.v1:通孔
103.mb0:背面金属层
104.mb1:背面金属层
105.vb0:背面通孔
106.320:接地线
具体实施方式
107.本公开提供许多不同的实施例或范例以实施本案的不同特征。以下的公开内容叙述各个构件及其排列方式的特定实施例，以简化说明。当然，这些特定的范例并非用以限定。举例来说，若是本公开叙述了一第一特征形成于一第二特征之上或上方，即表示其可能包含上述第一特征与上述第二特征是直接接触的实施例，亦可能包含了有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可能未直接接触的实施例。另外，以下本公开不同实施例可能重复使用相同的参考符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
108.此外，其与空间相关用词。例如“在
…
下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，是为了便于描述图示中一个元件或特征与另一个(些)元件或特征之间的关系。除了在附图中示出的方位外，这些空间相关用词意欲包含使用中或操作中的装置的不同方位。除此之外，设备可能被转向不同方位(旋转90度或其他方位)，则在此使用的空间相关词也可依此相同解释。此外，根据此处公开的特定技术和根据本技术领域中技术人员，当数字或数字范围以“约”、“近似”等描述时，该术语涵盖所述数字的某些变化(例如+/
‑
10％或其他变化)，除非另有说明。举例来说，术语“约5nm”可以涵盖4.5nm至5.5nm、4.0nm至5.0nm等的尺寸范围。
109.本公开总体上涉及一种半导体布局及其结构。更具体地，本公开涉及sram单元布局设计和结构。本公开的目的是提供一种紧凑的sram单元设计，其具有四个多晶硅节距的宽度(所称的四多晶硅节距sram单元)，并且在基板的正面和背面上均具有金属轨(metal track)。形成sram单元的晶体管(例如鳍式场效晶体管(fin field
‑
effect transistor；finfet)及/或环绕式栅极晶体管)制造在结构的正面。一些金属轨(例如字元线和电源线(vdd))制造在结构的正面。其他金属轨(例如位元线和接地线(vss))制造在结结构的背面。位元线可被制造比在正面的那些金属轨宽，从而减小位元线的电阻。而且，位元线和接地线vss的间隔比在正面的那些金属轨的间隔更远，从而减小位元线的耦合电容。根据本公开的sram布局是工艺友善的(process friendly)和光刻友善的(lithography friendly)，从而实现更好的工艺余量(process margin)。通过参照附图进一步描述本公开的这些和其他方面。
110.图1显示了具有sram巨集(macro)102的半导体装置100。半导体器件可以是微处理器，特殊应用集成电路(application specific integrated circuit；asic)、现场可程序化逻辑栅阵列(field programmable gate array；fpga)或数字信号处理器(digital signal processor；dsp)。半导体装置100的确切功能不限于本公开所提供的。sram巨集102包括复数sram单元和负数外围逻辑电路。sram单元用于储存存储器位元，而外围逻辑电路
用于实现各种逻辑功能，例如写入及/或读取地址解码器、字元/位元选择器、数据驱动器、存储器自我测试(memory self
‑
testing)等。sram单元和逻辑电路可以包括(或者用)复数晶体管来实现，例如p型场效应晶体管(p
‑
type field effect transistor；pfet)、n型场效晶体管(n
‑
type field effect transistor；nfet)、金属氧化物半导体场效晶体管(metal
‑
oxide semiconductor field effect transistor；mosfet)、互补式金属氧化物半导体(complementary metal
‑
oxide semiconductor；cmos)晶体管、finfet、环绕式栅极(gate
‑
all
‑
around；gaa)晶体管(例如纳米片fet和纳米线fet)及/或其他类型多栅极fet。在一些实施例中，半导体装置100可以包括其他有源和无源装置，例如二极管、双极性晶体管(bipolar junction transistor；bjt)、横向扩散mos(laterally diffused mos；ldmos)晶体管、高压晶体管、高频晶体管、电阻、电容和电感。
111.图2显示了六个晶体管(6t)单一端口(single port；sp)sram单元120的示意图，其被实现为图1的sram巨集102中的sram单元的一个。参照图2，sram单元120包括两个p型晶体管作为上拉晶体管pu1和pu2；两个n型晶体管作为下拉晶体管pd1和pd2；和两个n型晶体管作为传输栅晶体管pg1和pg2。上拉晶体管pu1和pu2的源极连接至电源(vdd)。下拉晶体管pd1和pd2的源极连接至负电源或接地线vss。上拉晶体管pu1和下拉晶体管pd1耦接以形成反相器。上拉晶体管pu2和下拉晶体管pd2耦接以形成另一个反相器。两个反相器交叉耦合以形成sram单元120的储存单元，标示为两个电路网络node和其中网络node连接上拉晶体管pu1、下拉晶体管pd1和传输栅晶体管pg1的漏极，以及上拉晶体管pu2和下拉晶体管pd2的栅极，并且网络连接上拉晶体管pu2、下拉晶体管pd2和传输栅晶体管pg2的漏极，以及上拉晶体管pu1和下拉晶体管pd1的栅极。sram单元120还包括连接至传输栅晶体管pg1和pg2的栅极的字元线(wl)和连接至pg1和pg2的源极的位元线(bl和blb)，以用于存取sram单元120的储存单元。
112.实际来说，图2的sram单元120可以以许多方式在物理地(例如：布局和结构)实现。以下讨论描述了根据本公开各种实施例的sram单元120的一些布局和结构设计。具体来说，晶体管pu1、pu2、pd1、pd2、pg1和pg2被制造在基板(例如硅晶片)的正面上，而位元线bl和blb以及接地线vss被制造在基板的背面上。
113.在这方面，根据一些实施例，图3显示了半导体装置100的一部分的剖面图，其具有在基板103的正面和背面两者上制造的电路。参照图3，半导体装置100包括基板103、在基板103的正面(或正表面)上方的装置层150以及在装置层150上方的互连结构(或多层互连)160。半导体装置100还包括在基板103的背面(或背表面)上的互连结构190。在本公开中，将半导体装置100的装置层150和互连结构160所在的一侧称为半导体装置100的正面，并且将半导体装置100的基板103和互连结构190所在的一侧称为半导体装置100的背面。对于在半导体装置100的正面的电路特征，其远离基板103的一侧被称为特征的正面，并且其靠近基板103的一侧被称为特征的背面。如图3所示，半导体装置100包括通孔180，通孔180穿过基板103并且连接正面和背面的电路。通孔180可以包括铜、钨、钌、钴或其他合适材料。在一些实施例中，基板103可以被大抵移除(变薄)，并且装置150直接连接至互连层190。
114.在本实施例中，基板103是块体硅(si)基板，例如硅晶片。在替代实施例中，基板103包括其他元素半导体，例如锗(ge)；化合物半导体，例如碳化硅(sic)、砷化镓(gaas)、砷
化铟(inas)以及磷化铟(inp)；或合金半导体，例如硅锗(sige)、碳化硅锗(sigec)、磷砷化镓(gaasp)以及磷化镓铟(gainp)。在一些实施例中，基板103可以包括绝缘体上硅(silicon on insulator；soi)基板，其被应变(strain)化及/或应力化以提高效能，包括外延区、掺杂区及/或包括其他合适特征和层。
115.装置层150包括半导体有源区(例如：半导体鳍片)以及建构在半导体有源区中或上的各种有源装置(例如：包括图2中的晶体管的晶体管)。装置层150还可以包括无源装置，例如电容、电阻和电感。装置层150还包括外延半导体特征、源极/漏极特征、栅极电极、源极/漏极接点(source/drain contact)、栅极接点、通孔、局部互连(local interconnect)、隔离结构、介电层和其他结构。
116.互连结构160和190中的每一个包括嵌入在一或多个介电层中的导体(例如金属线或金属导线和通孔)。导体为装置层150中的装置提供连接性，并且为装置100提供电源轨和接地平面(ground plane)。导体可以包括铜、铝或其他合适材料，并且可以使用单镶嵌工艺、双镶嵌工艺或其他合适工艺形成。介电层可以包括氮化硅、氮氧化硅、具有氧(o)或碳(c)元素的氮化硅、四乙氧基硅烷(tetraethylorthosilicate；teos)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅，例如硼磷硅酸盐玻璃(borophosphosilicate glass；bpsg)、氟硅酸盐玻璃(fluorosilicate glass；fsg)、磷硅酸盐玻璃(phosphosilicate glass；psg)、硼掺杂硅玻璃(boron doped silicon glass；bsg)及/或其他合适介电材料。
117.图4a、图4b和图5根据一些实施例各自显示了图2的sram单元120的布局的一部分。具体来说，图4a、图4b部分地显示了在装置100的正面实现的sram单元120的布局，图5部分地显示了在单元100的背面实现的sram单元120的布局。
118.参照图4a，sram单元120包括沿着第一方向(图4a中的“y”方向)纵向定向的p型有源区202p和n型有源区202n以及沿着垂直于第一方向的第二方向(图4a中的“x”方向)纵向定向的四个栅极218
‑
1、218
‑
2、218
‑
3和218
‑
4。在一些情况下，栅极218
‑
1至218
‑
4有时称为“多晶硅”，因为多晶硅可以是用于在用金属栅极代替栅极218
‑
1至218
‑
4之前制造栅极218
‑
1至218
‑
4的材料。由于在sram单元120中有四个栅极218
‑
1至218
‑
4，sram单元120被称为具有四多晶硅节距，因此被称为四多晶硅节距sram单元。sram单元120沿着“x”方向具有x/2的长度，并且沿着“y”方向具有2y的宽度。x和y表示具有2多晶硅节距的6
‑
t晶体管布局的尺寸，其具有沿着“x”方向的x长度和沿着“y”方向的y宽度。在一些实施例中，x与y的比率为2.5∶1。然而，在其他实施例中，x与y的比率可以变化。栅极218
‑
1、218
‑
2、218
‑
3和218
‑
4接合有源区202p以个别形成晶体管pg1、pd1、pd2和pg2。由于晶体管pg1、pd1、pd2和pg2形成在相同的有源区上方，因此与在不同有源区上方形成的方法相比，它们的效能(例如临界电压)更加一致。栅极218
‑
2和218
‑
3接合有源区202n以个别形成晶体管pu1和pu2。相似地，由于晶体管pu1和pu2形成在相同的有源区上方，因此与在不同有源区上方形成的方法相比，它们的效能(例如临界电压)更加一致。此外，在其中四个栅极218
‑
1至218
‑
4被实现为金属栅极的一些实施例中，四个栅极218
‑
1至218
‑
4中的金属边界效应(metal boundary effect；mbe)在它们之间是一致的。mbe是指金属栅极同时连接到pmos和nmos的现象，并且由于pmos和nmos的功函数要求不同，金属栅极具有不同的段，金属可能在段之间扩散并影响栅极的工作功能。mbe是指金属栅极同时连接到pmos和nmos，并且由于用于pmos和nmos的不同功函数要求而引起的现象，金属栅极被提供有不同的片段，并且金属可能会在这些片段之间扩
散并影响栅极的功函数。在本实施例中，可以以相同的方式设计四个栅极218
‑
1至218
‑
4，使得它们之间的mbe是一致的。此外，栅极延伸长度(经过下方的有源区的栅极延伸量)在四个栅极218
‑
1至218
‑
4之间是一致的。这进一步增强了效能一致性。因此，本实施例的一个优点是使得在sram单元120中能够实现更平衡和更一致的晶体管。
119.有源区202p和202n可以通过离子注入、扩散或其他掺杂工艺形成在基板103中或基板103上。举例来说，n型有源区202n可以掺杂有n型掺杂物，例如磷、砷、其他n型掺杂物或其组合；以及p型有源区202p可以掺杂有p型掺杂物，例如硼、铟、其他p型掺杂物或其组合。有源区202p和202n可以采取单井结构、双井结构、凸起结构(raised structure)、半导体鳍片或其他形状的形式。当有源区202p和202n为半导体鳍片的形式时，有源区202p和202n中的每一个可以被实现为单鳍或多鳍结构。值得注意的是，源极/漏极特征设置在有源区上方，并且以相反的导电类型掺杂。举例来说，在p型有源区202p上方提供n型源极/漏极特征，以形成nmos晶体管pg1、pd1、pd2和pg2，并且在n型有源区202n上方提供p型源极/漏极特征，以形成pmos晶体管pu1和pu2。
120.仍参照图4a，sram单元120的布局还包括沿着“x”方向纵向定向的源极/漏极(或s/d)接点240
‑
1、240
‑
2和240
‑
3。s/d接点240
‑
1至240
‑
3设置在有源区202p和202n上方。s/d接点240
‑
1延伸到晶体管pg2和pd2的共享漏极特征和晶体管pu2的漏极特征，并且与晶体管pg2和pd2的共享漏极特征和晶体管pu2的漏极特征耦接，其对应网络s/d接点240
‑
2延伸到晶体管pg1和pd1的共享漏极特征和晶体管pu1的漏极特征，并且与晶体管pg1和pd1的共享漏极特征和晶体管pu1的漏极特征耦接，其对应网络node。s/d接点240
‑
3延伸到晶体管pu1和pu2的共享源极特征和金属线(vdd)220
‑
4，并且与晶体管pu1和pu2的共享源极特征和金属线(vdd)220
‑
4耦接。
121.参照图4b，sram单元120的布局还包括沿着“y”方向纵向定向的金属线(或金属轨)220
‑
1、220
‑
2、220
‑
3和220
‑
4。金属线220
‑
1至220
‑
4设置在s/d接点240
‑
1至240
‑
3和栅极218
‑
1至218
‑
4上方。金属线220
‑
1和220
‑
4个别提供sram单元120的字元线wl和电源(vdd)。金属线220
‑
2将栅极218
‑
2耦接至网络金属线220
‑
3将栅极218
‑
3耦接至网络node。
122.sram单元120的布局还包括通孔230
‑
1、230
‑
2、230
‑
3和230
‑
4，其在栅极和金属线之间提供垂直连接(进入和离开图4b的纸平面)。通孔230
‑
1至230
‑
4设置在栅极218
‑
1至218
‑
4和金属线220
‑
1至220
‑
3之间。具体来说，通孔230
‑
1将栅极218
‑
4连接至金属线220
‑
1、通孔230
‑
2将栅极218
‑
1连接至金属线220
‑
1、通孔230
‑
3将栅极218
‑
2连接至金属线220
‑
2以及通孔230
‑
4将栅极218
‑
3连接至金属线220
‑
3。
123.sram单元120的布局还包括通孔232
‑
1、232
‑
2和232
‑
3，其在在s/d接点和金属线之间提供垂直连接(进入和离开图4b的纸平面)。通孔232
‑
1至232
‑
3设置在s/d接点240
‑
1至240
‑
3和金属线220
‑
2至220
‑
4之间。具体来说，通孔232
‑
1将s/d接点240
‑
1连接至金属线220
‑
2、通孔232
‑
2将s/d接点240
‑
2连接至金属线220
‑
3以及通孔232
‑
3将s/d接点240
‑
3连接至金属线220
‑
4。
124.参照图5，在背面上，sram单元120的布局还包括沿着“x”方向纵向定向的金属线(或金属轨)310
‑
1、310
‑
2和310
‑
3。金属线310
‑
1、310
‑
2和310
‑
3个别提供sram单元120的位元线bl、接地线vss和位元线blb。有源区202p和202n以及栅极218
‑
1至218
‑
4以虚线显示，以
显示这些特征的相对位置。sram单元120的布局还包括将金属线310
‑
1、310
‑
2和310
‑
3个别连接至正面特征的背面通孔312
‑
1、312
‑
2和312
‑
3。具体来说(亦如图7所示)，通孔312
‑
1将位元线blb连接至晶体管pg2的源极特征、通孔312
‑
2将接地线vss连接至晶体管pd1和pd2的源极特征以及通孔312
‑
3将位元线bl连接至晶体管pg1的源极特征。通过将金属线bl、blb和vss移动到sram单元120的背面，与在sram单元120的正面实现金属线bl、blb和vss的方法相比，在本实施例中的这些金属线与晶体管pd1、pd2、pg1、pg2的个别源极特征之间的连接变得更短。此外，在本实施例中，金属线bl、blb和vss可以制造得更宽以减小电阻。更进一步，在本实施例中，栅极218
‑
1至218
‑
4与位元线bl和blb之间的耦合电容实际上可忽略不计，并且比在装置100的正面实现位元线bl和blb的方法要更小。
125.图6显示了具有彼此邻接的两个sram单元120
‑
1和120
‑
2的sram巨集102的布局。sram单元120
‑
1和120
‑
2中的每一个包括如上所述的四多晶硅节距布局。如图6所示，有源区202p和202n布置为矩形片(rectangular piece)，并且沿着“x”方向彼此隔开相同的间隔。具体来说，间隔“pn”、“nn”和“np”是相同的。这样的布局是光刻友善的。而且，栅极218被布置成矩形片，并且沿着“y”方向彼此隔开相同的间隔。这样的布局也是光刻友善的。sram巨集102的布局还包括切割图案410
‑
1、410
‑
2和410
‑
3，切割图案410
‑
1、410
‑
2和410
‑
3沿着“y”方向纵向定向，并且放置在sram单元120
‑
1和120
‑
2的边界。使用切割图案410
‑
1至410
‑
3，可以使用光刻和蚀刻工艺将栅极218切割成用于每个sram单元的片段。sram巨集102的布局还包括切割图案420
‑
1和420
‑
2，切割图案420
‑
1和420
‑
2沿着“x”方向纵向定向，并且放置在sram单元120
‑
1和120
‑
2的边界和在n型有源区202n上方。使用切割图案420
‑
1和420
‑
2，可以使用光刻和蚀刻工艺将n型有源区202n切割成用于每个sram单元的片段。切割图案410
‑
1至410
‑
3和420
‑
1至420
‑
2的布局也是光刻友善的。因此，在本实施例中，sram单元120的有源区和栅极的布局是光刻友善的，并且可以从掩模组(mask set)精确地转移到下方的晶片。
126.图7根据一个实施例部分地显示了沿着图4a、图4b至图5中的线段“cut
‑
1”截取的sram单元120的剖面图，其中晶体管pu1、pu2、pd1、pd2、pg1和pg2中的每一个被实现为环绕式栅极(gaa)晶体管。gaa晶体管(或装置)是指具有垂直堆叠的水平定向的多个通道的晶体管，例如纳米线晶体管和纳米片晶体管。gaa晶体管由于它们更好的栅极控制能力、更低的漏电流以及完全的finfet装置布局兼容性，因此有望将cmos推向路线图(roadmap)的下一个站点。
127.sram单元120包括基板103以及建构在基板103的正面和背面上的各种特征。在正面上方，sram单元120包括介电层203、n型s/d特征204n以及悬置在介电层203上方并且连接s/d特征204n的通道层206。栅极218
‑
1至218
‑
4中的每一个包括栅极电极217和栅极介电层215。栅极218
‑
1至218
‑
4在多个侧面上环绕通道层206。sram单元120还包括在栅极218
‑
1至218
‑
4的侧壁上并且在最顶的通道层206上方的栅极间隔物210，以及在s/d特征204n和栅极218
‑
1至218
‑
4之间并且在相邻通道层206之间垂直的内部间隔物208。sram单元120还包括在源极特征204n上方的一或多个介电层212。接点240
‑
1至240
‑
2设置在漏极特征204n上方，并且硅化物特征239设置在接点240
‑
1至240
‑
2与漏极特征204n之间。通孔230
‑
1和230
‑
2个别设置在栅极218
‑
4和218
‑
1与金属线(wl)220
‑
1之间。在背面上方，sram单元120还包括通孔312
‑
1至312
‑
3和金属线310
‑
1至310
‑
3。金属线310
‑
1和310
‑
3可以制造得很宽(或者比正面要更宽)，因为背面比正面更灵活(resourceful)，从而至少减小了位元线bl和blb的电
阻。而且，与在正面实施位元线bl和blb的其他方法相比，在本实施例中减小了栅极至源极的耦合电容(例如：在栅极218
‑
1和通孔312
‑
1之间以及在栅极218
‑
4和通孔312
‑
3之间)。晶体管pg1、pg2、pd1和pd2的源极特征的正面被一或多个介电层212完全覆盖，并且没有金属连接。沿着p型晶体管pu1和pu2切割的sram单元120的剖面图具有与图7相似的结构，除了s/d特征是p型而不是n型。在替代实施例中，sram单元120可以包括未在图7中显示的其他特征或省略在图7中显示的特征。sram单元120的各种特征将在下面进一步讨论。
128.介电层203可以包括氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、掺杂氟的硅酸盐玻璃(fsg)、低k介电材料及/或其他合适绝缘材料。
129.n型s/d特征204n包括硅，并且可以掺杂有n型掺杂物，例如碳、磷、砷、其他n型掺杂物或其组合(例如：形成硅(si)：碳(c)外延s/d特征、硅(si)：磷(p)外延s/d特征、或硅(si)：碳(c)：磷(p)外延s/d特征)。尽管未在图7中显示，晶体管pu1和pu2包括p型s/d特征，其可包括硅锗或锗，并且掺杂有p型掺杂物，例如硼、其他p型掺杂物或其组合(例如：形成硅(si)：锗(ge)：硼(b)外延s/d特征)。n型和p型s/d特征可以通过任何外延工艺形成，包括化学气相沉积(chemical vapor deposition；cvd)技术(例如气相外延及/或超高真空cvd)、分子束外延、其他合适外延成长工艺或其组合。
130.通道层206包括半导体材料，例如硅。在各种实施例中，通道层206可以是棒子(rod)、条带(bar)、薄片(sheet)的形状或其他形状。在一些实施例中，内部间隔物208包括三氧化二镧(la2o3)、三氧化二铝(al2o3)、氮碳氧化硅(siocn)、碳氧化硅(sioc)、氮碳化硅(sicn)、二氧化硅(sio2)、碳化硅(sic)、氧化锌(zno)、氮化锆(zrn)、氧化锆铝(zr2al3o9)、二氧化钛(tio2)、二氧化钽(tao2)、二氧化锆(zro2)、二氧化铪(hfo2)、氮化硅(si3n4)、三氧化二钇(y2o3)、氮氧化铝(alon)、碳氮化钽(tacn)、二硅化锆(zrsi)或其他合适材料。
131.栅极间隔物210的每一个可以是单层或多层结构。在一些实施例中，栅极间隔物210包括介电材料，例如氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、其他介电材料或其组合。在一个示例中，栅极间隔物210通过沉积和蚀刻(例如：各向异性蚀刻)工艺形成。在一些实施例中，栅极间隔物210包括三氧化二镧(la2o3)、三氧化二铝(al2o3)、氮碳氧化硅(siocn)、碳氧化硅(sioc)、氮碳化硅(sicn)、二氧化硅(sio2)、碳化硅(sic)、氧化锌(zno)、氮化锆(zrn)、氧化锆铝(zr2al3o9)、二氧化钛(tio2)、二氧化钽(tao2)、二氧化锆(zro2)、二氧化铪(hfo2)、氮化硅(si3n4)、三氧化二钇(y2o3)、氮氧化铝(alon)、碳氮化钽(tacn)、二硅化锆(zrsi)或其他合适材料。
132.栅极介电层215可以包括高k介电材料，例如二氧化铪(hfo2)、氧化铪硅(hfsio)、硅酸铪(hfsio4)、氮氧化铪硅(hfsion)、氧化铪镧(hflao)、氧化铪钽(hftao)、氧化铪钛(hftio)、氧化铪锆(hfzro)、氧化铪铝(hfalo
x
)、一氧化锆(zro)、二氧化锆(zro2)、二氧化锆硅(zrsio2)、一氧化铝(alo)、氧化铝硅(alsio)、三氧化二铝(al2o3)、一氧化钛(tio)、二氧化钛(tio2)、一氧化镧(lao)、氧化镧硅(lasio)、三氧化二钽(ta2o3)、五氧化二钽(ta2o5)、三氧化二钇(y2o3)、钛酸锶(srtio3)、氧化钡锆(bazro)、钛酸钡(batio3(bto))、钛酸锶钡((ba，sr)tio3(bst))、氮化硅(si3n4)、二氧化铪
‑
三氧化二铝(hfo2‑
al2o3)合金、其他合适高k介电材料或其组合。k介电材料通常是指具有高介电常数的介电材料，例如大于氧化硅的介电常数(k≈3.9)。可以通过化学氧化、热氧化、原子层沉积(atomic layer deposition；ald)、化学气相沉积(cvd)及/或其他合适方法来形成栅极介电层215。在一些实施例中，栅
极218还包括在栅极介电层215和通道层206之间的界面层。界面层可以包括二氧化硅、氮氧化硅或其他合适材料。在一些实施例中，栅极电极层217包括n型或p型功函数层(个别用于n型和p型晶体管)和金属填充层。举例来说，n型功函数层可以包括具有足够低的有效功函数的金属，例如钛、铝、碳化钽、氮碳化钽、氮化钽硅或其组合。举例来说，p型功函数层可以包括具有足够大的有效功函数的金属，例如氮化钛、氮化钽、钌、钼、钨、铂或其组合。举例来说，金属填充层可以包括铝、钨、钴、铜及/或其他合适材料。可以通过cvd、物理气相沉积(physical vapor deposition；pvd)、电镀及/或其他合适工艺来形成栅极电极层217。由于栅极218包括高k介电层和金属层，因此它也被称为高k金属栅极。
133.一或多个介电层212可包括蚀刻停止层、层间介电层和其他介电层。蚀刻停止层可以包括三氧化二镧(la2o3)、三氧化二铝(al2o3)、氮碳氧化硅(siocn)、碳氧化硅(sioc)、氮碳化硅(sicn)、二氧化硅(sio2)、碳化硅(sic)、氧化锌(zno)、氮化锆(zrn)、氧化锆铝(zr2al3o9)、二氧化钛(tio2)、二氧化钽(tao2)、二氧化锆(zro2)、二氧化铪(hfo2)、氮化硅(si3n4)、三氧化二钇(y2o3)、氮氧化铝(alon)、碳氮化钽(tacn)、二硅化锆(zrsi)或其他合适材料；以及可以通过cvd、pvd、ald或其他合适方法形成。层间介电层可以包括四乙氧基硅烷teos)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅，例如硼磷硅酸盐玻璃(bpsg)、掺杂氟的硅酸盐玻璃(fsg)、磷硅酸盐玻璃(psg)、硼掺杂硅玻璃(bsg)及/或其他合适介电材料。层间介电层可以通过pecvd(等离子体辅助cvd(plasma enhanced cvd))，fcvd(流动式cvd(flowable cvd))或其他合适方法形成。
134.硅化物特征239可以包括硅化钛(tisi)、硅化镍(nisi)、硅化钨(wsi)、硅化镍铂(niptsi)、硅化镍铂锗(niptgesi)、硅化镍锗(nigesi)、硅化镱(ybsi)、硅化铂(ptsi)、硅化铱(irsi)、硅化铒(ersi)、硅化钴(cosi)或其他合适化合物。可以通过蚀刻暴露s/d特征204n的接点孔洞(contact hole)、将一或多种金属沉积到接点孔洞中、对装置100执行退火工艺以引起一或多种金属与s/d特征204n之间的反应以产生硅化物特征239以及去除一或多种金属的未反应部分，来形成硅化物特征239。
135.在一个实施例中，接点240(包括240
‑
1至240
‑
3)可以包括阻挡层和在阻挡层上方的金属填充层。阻挡层起到防止金属填充层的金属材料扩散到附近的介电层中的作用。阻挡层可以包括钛(ti)、钽(ta)、钨(w)、钴(co)、钌(ru)或氮化物、例如氮化钛(tin)、氮化钛铝(tialn)、氮化钨(wn)、氮化钽(tan)或其组合，并且可以通过cvd、pvd、ald及/或其他合适工艺形成。金属填充层可以包括钨(w)、钴(co)、钼(mo)、钌(ru)或其他金属，并且可以通过cvd、pvd、ald、电镀或其他合适工艺形成。
136.在一个实施例中，通孔的每一个(包括230
‑
1至230
‑
4、232
‑
1至232
‑
3和312
‑
1至312
‑
3)可以包括阻挡层和在阻挡层上方的金属填充层。阻挡层起到防止金属填充层的金属材料扩散到附近的介电层中的作用。阻挡层可以包括钛(ti)、钽(ta)、钨(w)、钴(co)、钌(ru)或氮化物、例如氮化钛(tin)、氮化钛铝(tialn)、氮化钨(wn)、氮化钽(tan)或其组合，并且可以通过cvd、pvd、ald及/或其他合适工艺形成。金属填充层可以包括钨(w)、钴(co)、钼(mo)、钌(ru)或其他金属，并且可以通过cvd、pvd、ald、电镀或其他合适工艺形成。
137.在一个实施例中，金属线的每一个(包括220
‑
1至220
‑
4和310
‑
1至310
‑
3)可以使用镶嵌工艺、双镶嵌工艺、金属图案化工艺或其他合适工艺来形成。金属线可以包括钨(w)、钴(co)、钼(mo)、钌(ru)、铜(cu)、铝(al)、钛(ti)、钽(ta)或其他金属，并且可以通过cvd、pvd、
ald、电镀或其他合适工艺来沉积。尽管在图7中未显示，但是装置100包括其中嵌入金属线(包括金属线wl、bl、blb和vss)和通孔(包括正面通孔230
‑
1至230
‑
2和232
‑
1至232
‑
3以及背面通孔312
‑
1至312
‑
3)的一或多个介电层。
138.图7根据另一个实施例部分地显示了沿着图4a、图4b至图5中的线段“cut
‑
1”截取的sram单元120的剖面图，其中晶体管pu1、pu2、pd1、pd2、pg1和pg2中的每一个被实现为finfet。此实施例与图7中的实施例之间的共同特征用相同的参考标记表示。两个实施例之间的主要差异为通道层206的形状。在此实施例中，通道层206是从基板103延伸的鳍片。尽管在图8中未显示，但是每一个栅极218被设置在鳍片的顶部和两个侧壁上。在此实施例中，省略了介电层203和内部间隔物208。
139.图9在(a)部分中显示了根据本实施例的具有sram单元120的四乘四(4x4)阵列的sram巨集102的简化布局，在(b)部分中显示了用于比较的具有二多晶硅节距sram单元的4x4阵列的另一布局。在图9的(a)部分中，每一个方框对应一个sram单元120，已根据一些实施例在上面描述了其布局。每一个方框中的黑点表示位元线bl或blb与sram单元之间的连接点。如图9的(a)部分所示，位元线bl和blb在相邻列(row)的sram单元之间共享(例如在图7和图8中的导体310
‑
1和310
‑
3)。具体来说，sram单元120的bl线也是紧接其下方的另一sram单元120的位元线blb。因此，每一个位元线bl或blb具有8个sram位元的负载，长度为2x。在各种实施例中，sram巨集102不限于4
×
4阵列，并且可以包括任何尺寸的阵列。在图9的(b)部分中，每一个方框对应一个sram单元，垂直矩形线代表位元线(bl和blb)，黑点代表位元线和sram单元之间的连接。因此，(b)部分中的每一个位元线具有4个sram位元的负载，长度为4y。比较图9的(a)部分和(b)部分的两个实施例，对于4位元的相同负载，(a)部分的实施例在bl导体中使用x的长度，而(b)部分的实施例在bl导体中使用4y的长度。在x：y为2.5：1的情况下，与(b)部分的实施例相比，根据本公开实施例的(a)部分的实施例与bl导体相关的电容和电阻减小了约37％，因为对于相同数量的位元，在本实施例中的bl导体较短。
140.图10根据本公开实施例显示了具有与图9中的(a)部分相同的四乘四(4x4)sram单元120的阵列的sram巨集102的简化布局，但是加入了字元线(wl导体wl
‑
1至wl
‑
8)。位元线(bl导体bl
‑
1至bl
‑
5)水平定向，并且字元线垂直定向。字元线上的点表示字元线与sram单元之间的连接。为了方便讨论，使用从(1,1)到(4,4)的列(row)和行(column)坐标对sram单元进行索引。如图10所示，在sram单元的每一行中有两个字元线，并且两个字元线在sram单元之间分开。举例来说，字元线wl
‑
1存取sram单元(1,1)和(3,1)但不存取sram单元(2,1)和(4,1)，而字线wl
‑
2存取sram单元(2,1)和(4,1)但不存取sram单元(1,1)和(3,1)。分开字元线的原因是位元线在相邻的sram单元之间共享。举例来说，位元线导体bl
‑
2由列1和列2中的sram单元共享。如果不分开字元线，存取一个sram单元将会影响相邻sram单元的储存。实际来说，要存取sram单元(2,3)，先开启(turn on)wl导体wl
‑
6并且关闭(turn off)wl导体wl
‑
5，接着bl导体bl
‑
2和bl
‑
3将允许存取sram单元(2,3)的位元线，而不会受到sram单元(1,3)和(3,3)的干扰。sram巨集102不限于sram单元120的4
×
4阵列，并且在各种实施例中可以具有任何尺寸的一或多个阵列。图11显示了可以包括在sram巨集102中的二乘四(2
×
4)sram单元120的阵列。与参照图10讨论的4
×
4阵列相似，2
×
4阵列还具有由sram单元120的列共享的位元线和在sram单元之间分开的字元线。实验和模拟显示，对于64k位sram阵列，根据本公开的布局/结构比起二多晶硅节距方法在操作速度上提高了约16％，这是由于
主要与较短和较宽的位元线bl和blb相关的减小的电阻和电容，即使wl导体可能比二多晶硅节距方法更长。
141.根据本公开的实施例，图12a和图12b显示了在sram巨集102的正面的金属线布线(metal line routing)，并且图13显示了在sram巨集102的背面的金属线布线。参照图12a，在金属层m0(在晶体管上方的第一金属层)的金属线用实心矩形框表示，其框沿着“y”方向纵向定向、在金属层m1(在金属层m0正上方的金属层)的金属线用实线矩形框表示，其沿着“x”方向纵向定向以及将金属层m0连接至金属层m1的通孔(v0)用实心小矩形表示。参照图12b，在金属层m2(在金属层m1正上方的金属层)的金属线用虚线矩形框表示，其沿着“y”方向纵向定向，并且将金属层m1连接至金属层m2的通孔(v1)用格纹小矩形(checked small rectangle)表示。sram单元120以4
×
2阵列布置。已经参照图4b描述了金属层m0中的金属线(参见金属线220
‑
1至220
‑
4)。具体来说，两个电源线vdd(即图4b中的金属线220
‑
4)放置在阵列的边界，并且延伸通过sram单元120的列。四个字元线wl
‑
1、wl
‑
2、wl
‑
3和wl
‑
4布置在金属层m2中。字元线wl
‑
1通过两个通孔v1、金属层m1中的两条金属线和两个通孔v0连接至sram单元(1,1)和(3,1)的字元线(即图4b中的金属线220
‑
1)。字元线wl
‑
2通过两个通孔v1、金属层m1中的两条金属线和两个通孔v0连接至sram单元(2,1)和(4,1)的字元线(即图4b中的金属线220
‑
1)。从字元线wl
‑
3和wl
‑
4到个别sram单元120的连接相似制造。图12a和图12b中的金属布线是光刻友善的。
142.参照图13，在背面上，在背面金属层mb0(在晶体管下方的第一金属层)的金属线用实心矩形框表示，其沿着“x”方向纵向定向，在背面金属层mb1(在背面金属层mb0正下方的金属层)的金属线用虚线矩形框表示，其沿着“y”方向纵向定向，将背面金属层mb0连接至晶体管的背面通孔(参见图8中的通孔312
‑
1至312
‑
3)用实心小矩形表示，并且将背面金属层mb0连接至背面金属层mb1的背面通孔(vb0)(参见图8中的通孔312
‑
1至312
‑
3)用格纹小矩形表示。如图13所示，位元线(bl)在背面金属层mb0布线，并通过背面过孔312连接至在正面的晶体管。一些接地线(vss)在背面金属层mb0和位元线之间布线。在背面金属层mb0中，每一个位元线导体都比接地线(vss)导体宽。一些接地线(vss)320(图13中所示的两个)在背面金属层mb1布线，并且通过背面通孔vb0连接至背面金属层mb0中的接地线(vss)。图13中的金属布线是光刻友善的。而且，位元线导体bl可以制造得很宽以减小电阻。
143.图14和图15显示了根据替代实施例的sram单元120的布局。这些实施例中的布局与图4b所示的布局相似。它们之间的一个差异是节点导体220
‑
2和220
‑
3的长度。参照图14，在此实施例中，节点导体220
‑
2和220
‑
3沿着“y”方向延伸以覆盖(encompass)所有四个栅极218
‑
1至218
‑
4。参照图15，在此实施例中，节点导体220
‑
2和220
‑
3沿着“y”方向延伸以覆盖(encompass)两个栅极218
‑
2至218
‑
3和两个s/d接点240
‑
1至240
‑
2。图4b、图14和图15中的布局显示了在四多晶硅节距布局中节点导体的布线灵活性，并且它们中的每一个都是光刻友善的。
144.尽管不意于限制，本公开的实施例提供以下一或多个优点。举例来说，利用四多晶硅节距的sram单元布局并且在背面上实现位元线/接地线(vss)，本公开实施例的sram单元具有与位元线相关的减小的电阻和电容，并且减小了栅极到s/d接点的耦合电容。本公开还能够对有源区、栅极、s/d接点和各种金属布线提供更加光刻友善的布局。本公开的实施例可以容易地整合到现有的半导体制造过程中。
145.在一个示例方面，本公开针对一种具有正面和背面的半导体结构。半导体结构包括静态随机存取存储器单元(sram)单元，静态随机存取存储器单元单元包括第一上拉(pu)晶体管和第二上拉晶体管、第一下拉(pd)晶体管和第二下拉晶体管、第一传输栅(pg)晶体管和第二传输栅晶体管以及两个位元线(bl)导体。第一上拉晶体管和第一下拉晶体管形成第一反相器。第二上拉晶体管和第二下拉晶体管形成第二反相器。第一反相器和上述第二反相器交叉耦合以形成两个储存节点，两个储存节点通过第一传输栅晶体管和第二传输栅晶体管耦接两个位元线导体。第一上拉晶体管和第二上拉晶体管形成在半导体结构的正面上方的n型有源区上方。第一下拉晶体管和第二下拉晶体管以及第一传输栅晶体管和第二传输栅晶体管形成在半导体结构的正面上方的p型有源区上方。两个位元线导体设置在半导体结构的背面上方。
146.在半导体结构的一些实施例中，静态随机存取存储器单元还包括字元线(wl)导体，字元线导体设置在半导体结构的正面上方。在另一实施例中，半导体结构两个通孔，两个通孔设置在字元线导体与第一传输栅晶体管和第二传输栅晶体管的栅极电极之间，并且电性连接上述字元线导体、上述第一传输栅晶体管和上述第二传输栅晶体管的栅极电极。
147.在一些实施例中，半导体结构还包括两个通孔，两个通孔将两个位元线导体连接至第一传输栅晶体管和第二传输栅晶体管的两个源极/漏极特征的背面。在另一实施例中，第一传输栅晶体管和第二传输栅晶体管的两个源极/漏极特征的正面被一或多个介电层完全覆盖。
148.在一些实施例中，半导体结构还包括接地线(vss)导体和通孔，接地线导体设置在半导体结构的背面上方，并且通孔将接地线导体连接至第一下拉晶体管和第二下拉晶体管的源极/漏极特征的背面。在另一实施例中，第一下拉晶体管和第二下拉晶体管的源极/漏极特征的正面被一或多个介电层完全覆盖。在另一进一步的实施例中，两个位元线导体和接地线导体设置在半导体结构的背面上的相同介电层中。
149.在一些实施例中，半导体结构还包括电源(vdd)导体，电源导体设置在半导体结构的正面上方，并且电性连接至第一上拉晶体管和第二上拉晶体管的源极/漏极特征。在一些实施例中，第一上拉电晶和第二上拉晶体管、第一下拉晶体管和第二下拉晶体管以及第一传输栅晶体管和第二传输栅晶体管中的每一个包括环绕式栅极晶体管或鳍式场效晶体管(finfet)。
150.在另一个示例方面，本公开针对一种具有正面和背面的半导体结构。半导体结构包括静态随机存取存储器(sram)单元，静态随机存取存储器单元包括第一上拉(pu)电晶和第二上拉晶体管、第一下拉(pd)晶体管和第二下拉晶体管、第一传输栅(pg)晶体管和第二传输栅晶体管、字元线(wl)导体以及两个位元线(bl)导体。第一上拉晶体管和第一下拉晶体管形成第一反相器。第二上拉晶体管和第二下拉晶体管形成第二反相器。第一反相器和第二反相器交叉耦合以形成两个储存节点。两个储存节点通过第一传输栅晶体管和第二传输栅晶体管耦接至两个位元线导体。第一上拉晶体管和第二上拉晶体管形成在半导体结构的正面上方的n型有源区上方，并且第一下拉晶体管和第二下拉晶体管以及第一传输栅晶体管和第二传输栅晶体管形成在半导体结构的正面上方的p型有源区上方。两个位元线导体设置在半导体结构的背面上方。字元线导体设置在半导体结构的正面上方。半导体结构还包括两个第一通孔和两个第二通孔，两个第一通孔设置在位元线导体与第一传输栅晶体
管和第二传输栅晶体管的栅极电极之间，并且电性连接字元线导体、第一传输栅晶体管和第二传输栅晶体管的栅极电极，两个第二通孔将两个位元线导体连接至第一传输栅晶体管和第二传输栅晶体管的两个源极/漏极特征的背面。
151.在一些实施例中，半导体结构还包括电源(vdd)导体，电源导体设置在半导体结构的正面上方，并且电性连接置第一上拉晶体管和第二上拉晶体管的源极/漏极特征。
152.在一些实施例中，半导体结构，还包括接地线(vss)导体和第三通孔，接地线导体设置在半导体结构的背面上方，并且第三通孔将接地线导体连接至第一下拉晶体管和第二下拉晶体管的源极/漏极特征的背面。在另一实施例中，两个位元线导体和接地线导体设置在半导体结构的背面上的相同层中，并且两个位元线导体和接地线导体沿着相同方向纵向定向。
153.在一些实施例中，第一传输栅晶体管和第二传输栅晶体管的两个源极/漏极特征的正面被或多个介电层完全覆盖。在静态随机存取存储器单元是第一静态随机存取存储器单元的一些实施例中，半导体结构还包括第二静态随机存取存储器单元，第二静态随机存取存储器单元与第一静态随机存取存储器单元共享边界，其中两个位元线导体的一个从背面视点来看设置在边界上方，并且连接至第二静态随机存取存储器单元的源极/漏极特征的背面。
154.在又一个示例方面，本公开针对一种包括复数静态随机存取存储器(sram)单元的集成电路(ic)布局。静态随机存取存储器单元的每一个包括沿着第一方向纵向定向的p型有源区和n型有源区；以及设置在p型有源区和n型有源区上方，并且沿着垂直于第一方向的第二方向纵向定向的第一栅极、第二栅极、第三栅极以及一第四栅极。第一栅极和第四栅极接合p型有源区以形成两个传输栅(pg)晶体管。第二栅极和第三栅极接合p型有源区以形成两个下拉(pd)晶体管，并且接合n型有源区以形成两个上拉(pu)晶体管。静态随机存取存储器单元的每一个还包括设置在第一栅极、第二栅极、第三栅极以及第四栅极上方，并且沿着第一方向纵向定向的字元线导体；设置在字元线导体与第一栅极和第四栅极之间，并且连接字元线导体、第一栅极和第四栅极的两个第一通孔；设置在p型有源区和n型有源区下方，并且沿着第二方向纵向定向的两个位元线导体；以及设置在两个位元线导体和p型有源区之间的两个第二通孔。
155.在ic布局的一些实施例中，静态随机存取存储器单元的每一个还包括接地线导体，接地线导体设置在p型有源区和n型有源区下方，沿着第二方向纵向定向，并且在两个位元线导体之间。在ic布局的一些实施例中，静态随机存取存储器单元的四者布置成2x2阵列，其中静态随机存取存储器单元的四者的字元线导体包括沿着第一方向纵向定向的四个平行导体。在ic布局的一些其他实施例中，静态随机存取存储器单元的四者共享公共位元线导体。
156.前述内文概述了许多实施例的特征，使本技术领域中技术人员可以从各个方面更佳地了解本公开。本技术领域中技术人员应可理解，且可轻易地以本公开为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本公开的发明精神与范围。在不背离本公开的发明精神与范围的前提下，可对本公开进行各种改变、置换或修改。