半导体器件及其制造方法与流程

1.本发明涉及半导体集成电路制造领域，特别涉及一种半导体器件及其制造方法。


背景技术：

2.对于半导体技术而言，寄生电容一直是限制一些器件性能提升的因素之一。特别是对于需要在高频率下工作的半导体器件，其输入/输出端(i/o)的金属板结构的寄生电容(pad cio,capacitance of input/output)会严重影响i/o传输速率。
3.以应用3d ic(三维集成电路封装)技术开发的光学器件为例，目前，3d ic技术已经是一个非常有发展潜力和具有丰富可拓展性的技术平台和架构。比如，目前已经非常成熟的3d ic cis(cmos image sensor，cmos图像传感器)技术和产品以及3d ic nand flash技术和产品，通过应用3d ic技术将像素晶圆和逻辑晶圆进行键合，使得芯片的性能和面积利用率都得到了非常大的提升。
4.目前，在将像素晶圆和逻辑晶圆进行键合之后，对位于顶层的像素晶圆的背面进行衬底减薄，接着进行焊盘的制作。参阅图1，像素晶圆包括第一衬底11以及形成于第一衬底11上的第一器件层111，逻辑晶圆包括第二衬底12以及形成于第二衬底12上的第二器件层121，第一器件层111与第二器件层121之间通过键合层(未图示)进行键合，第一器件层111中形成有第一金属互连结构112，第二器件层121中形成有第二金属互连结构122，第一金属互连结构112与第二金属互连结构122电连接。其中，焊盘结构包括三种方案：
5.方案一：在a1区域，第一衬底11中形成有贯穿第一衬底11的沟槽(未图示)，沟槽的内表面以及沟槽外围的第一衬底11的背面形成有第一绝缘介质层13，沟槽的底部形成有贯穿第一绝缘介质层13和部分深度的第一器件层111的通孔(未图示)，通孔暴露出部分的第一金属互连结构112，向通孔和沟槽底部填充金属材料，以在沟槽底部形成第一焊盘15，通过第一焊盘15将第二金属互连结构122引出；
6.方案二：在a2区域，第一衬底11中形成有贯穿第一衬底11的沟槽(未图示)，沟槽的内表面以及沟槽外围的第一衬底11的背面形成有第一绝缘介质层13，沟槽的底部形成有贯穿第一绝缘介质层13和部分深度的第一器件层111的通孔(未图示)，通孔暴露出部分的第一金属互连结构112，通孔和沟槽的内表面以及沟槽外围的第一绝缘介质层13上依次覆盖有金属材料和第二绝缘介质层14，第一衬底11背面上的金属材料可形成为复杂的金属连线，第二绝缘介质层14中的开口暴露出金属连线的部分表面，以作为第二焊盘16，通过第二焊盘16将第二金属互连结构122引出；
7.方案三：在a3区域，第一衬底11的背面覆盖有第一绝缘介质层13，第一绝缘介质层13上形成有复杂的金属连线，且第一绝缘介质层13上形成有覆盖金属连线的第二绝缘介质层14，第二绝缘介质层14中的开口暴露出金属连线的部分表面，以作为第三焊盘18；金属连线通过贯穿第一绝缘介质层13和第一衬底11的通孔插塞结构17以及第一器件层111中的导电插塞113实现与第一金属互连结构112的电连接，从而使得第三焊盘18将第二金属互连结构122引出。
8.上述的三种焊盘结构的方案中，对应的优缺点如下：
9.方案一：寄生电容较小；但是，仅能在沟槽中形成焊盘(即第一焊盘15)，不能在第一衬底11背面形成金属连线；
10.方案二：既能在第一衬底11背面形成金属连线，也能形成焊盘(即第二焊盘16)；但是，金属连线、第一绝缘介质层13和第一衬底11之间形成了寄生电容，导致寄生电容较大；
11.方案三：既能在第一衬底11背面形成金属连线，也能形成焊盘(即第三焊盘18)；但是，金属连线、第一绝缘介质层13和第一衬底11之间形成了寄生电容，且通孔插塞结构17与第一衬底11之间也形成了寄生电容，导致寄生电容较大。
12.并且，在上述的焊盘结构的方案中，在将像素晶圆和逻辑晶圆进行键合之后，焊盘结构需要额外制作在位于顶层的像素晶圆上，而且还需在像素晶圆中制作复杂的第一金属互连结构，通过将焊盘结构与第一金属互连结构电连接才能将逻辑晶圆中的第二金属互连结构引出，使得制作焊盘结构的工艺比较复杂。
13.因此，需要对现有的焊盘结构以及制作工艺进行改进，以解决上述问题。


技术实现要素：

14.本发明的目的在于提供一种半导体器件及其制造方法，在减小寄生电容的同时，还能简化焊盘结构的制作工艺。
15.为实现上述目的，本发明提供了一种半导体器件的制造方法，包括：
16.提供顶层晶圆和底层晶圆，所述底层晶圆中形成有金属互连结构；
17.形成焊盘结构于所述底层晶圆上，所述焊盘结构与所述金属互连结构电连接；
18.形成牺牲层于所述顶层晶圆和/或所述底层晶圆上，将所述顶层晶圆与所述底层晶圆键合，所述牺牲层位于所述焊盘结构与所述顶层晶圆远离所述底层晶圆的表面之间，且所述牺牲层与所述焊盘结构在垂直于键合面的方向上的投影至少部分重合；以及，
19.于所述顶层晶圆远离所述底层晶圆的表面上开设第一开口，所述第一开口暴露出所述牺牲层。
20.可选地，所述半导体器件的制造方法还包括：采用灰化工艺去除所述牺牲层，以形成第二开口，所述第二开口暴露出所述焊盘结构。
21.可选地，所述半导体器件的制造方法还包括：
22.形成绝缘介质层覆盖于所述第二开口的内表面上；
23.形成第三开口于所述第二开口底面的绝缘介质层中，所述第三开口暴露出所述焊盘结构的部分表面。
24.可选地，形成所述焊盘结构于所述底层晶圆上的步骤包括：
25.形成通孔于所述底层晶圆中，所述通孔暴露出所述金属互连结构；
26.形成金属层覆盖于所述底层晶圆上，所述金属层将所述通孔填满；以及，
27.刻蚀去除所述底层晶圆上的部分所述金属层，以形成与所述金属互连结构电连接的焊盘结构。
28.可选地，形成所述牺牲层于所述底层晶圆上的方法包括：
29.形成键合层于所述底层晶圆上，所述键合层将所述焊盘结构掩埋在内；
30.形成第一牺牲层于所述键合层中，所述第一牺牲层与所述焊盘结构连接。
31.可选地，将所述顶层晶圆与所述底层晶圆键合的步骤包括：
32.形成第二牺牲层于所述顶层晶圆中；
33.将所述顶层晶圆与所述底层晶圆键合，且所述第一牺牲层与所述第二牺牲层对准连接。
34.可选地，所述牺牲层的材质包括含碳材料。
35.本发明还提供了一种半导体器件，包括：
36.底层晶圆，具有金属互连结构；
37.焊盘结构，形成于所述底层晶圆上，所述焊盘结构与所述金属互连结构电连接；
38.顶层晶圆，键合于所述底层晶圆上；
39.牺牲层，形成于所述顶层晶圆和/或所述底层晶圆上，所述牺牲层位于所述焊盘结构与所述顶层晶圆远离所述底层晶圆的表面之间，且所述牺牲层与所述焊盘结构在垂直于键合面的方向上的投影至少部分重合；以及，
40.第一开口，开设于所述顶层晶圆远离所述底层晶圆的表面上，所述第一开口暴露出所述牺牲层。
41.可选地，所述底层晶圆中形成有暴露出所述金属互连结构的通孔，所述焊盘结构填满所述通孔且覆盖所述底层晶圆的部分顶面。
42.可选地，所述半导体器件还包括：
43.键合层，位于所述底层晶圆和所述顶层晶圆之间；形成于所述键合层中的第一牺牲层作为形成于所述底层晶圆上的所述牺牲层，所述第一牺牲层与所述焊盘结构连接，所述键合层与所述第一牺牲层共同将所述焊盘结构掩埋在内。
44.可选地，形成于所述顶层晶圆中的第二牺牲层作为形成于所述顶层晶圆上的所述牺牲层，所述第一牺牲层与所述第二牺牲层对准连接。
45.与现有技术相比，本发明的技术方案具有以下有益效果：
46.1、本发明的半导体器件的制造方法，在将顶层晶圆键合于底层晶圆上之前，先将焊盘结构形成于所述底层晶圆上，并在将所述顶层晶圆键合于所述底层晶圆上之后，对所述焊盘结构上的各层结构进行刻蚀，以将所述焊盘结构打开，即可通过所述焊盘结构将所述底层晶圆中的所述金属互连结构引出，使得在减小寄生电容的同时，还能简化焊盘结构的制作工艺；并且，通过形成牺牲层于所述顶层晶圆和/或所述底层晶圆上，且所述牺牲层与所述焊盘结构在垂直于键合面的方向上的投影至少部分重合，使得降低了将所述焊盘结构打开的工艺难度。
47.2、本发明的半导体器件，在顶层晶圆与底层晶圆键合形成的结构中，焊盘结构形成于所述底层晶圆上，使得将所述焊盘结构打开，即可通过所述焊盘结构将所述底层晶圆中的所述金属互连结构引出，进而使得在减小寄生电容的同时，还能简化焊盘结构的制作工艺；并且，由于所述顶层晶圆和/或所述底层晶圆上形成有牺牲层，且所述牺牲层与所述焊盘结构在垂直于键合面的方向上的投影至少部分重合，使得降低了将所述焊盘结构打开的工艺难度。
附图说明
48.图1是现有的焊盘结构的剖面示意图；
49.图2是本发明一实施例的半导体器件的制造方法的流程图；
50.图3a～图3m是图2所示的半导体器件的制造方法中的器件示意图。
51.其中，附图1～图3m的附图标记说明如下：
52.11
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第一衬底；111
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第一器件层；112
‑
第一金属互连结构；113
‑
导电插塞；12
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第二衬底；121
‑
第二器件层；122
‑
第二金属互连结构；13
‑
第一绝缘介质层；14
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第二绝缘介质层；15
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第一焊盘；16
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第二焊盘；17
‑
通孔插塞结构；18
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第三焊盘；20
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底层晶圆；21
‑
第一衬底；22
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第一器件层；221
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金属互连结构；222
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通孔；223
‑
金属层；23
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焊盘结构；24
‑
第一键合层；25
‑
第一牺牲层；30
‑
顶层晶圆；31
‑
第二衬底；311
‑
第一开口；32
‑
第二器件层；33
‑
第二键合层；34
‑
第二牺牲层；35
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第二开口；36
‑
绝缘介质层；37
‑
第三开口。
具体实施方式
53.为使本发明的目的、优点和特征更加清楚，以下对本发明提出的半导体器件及其制造方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。本文中“和/或”的含义是二选一或者二者兼具。
54.本发明一实施例提供一种半导体器件的制造方法，参阅图2，图2是本发明一实施例的半导体器件的制造方法的流程图，所述半导体器件的制造方法包括：
55.步骤s1、提供顶层晶圆和底层晶圆，所述底层晶圆中形成有金属互连结构；
56.步骤s2、形成焊盘结构于所述底层晶圆上，所述焊盘结构与所述金属互连结构电连接；
57.步骤s3、形成牺牲层于所述顶层晶圆和/或所述底层晶圆上，将所述顶层晶圆与所述底层晶圆键合，所述牺牲层位于所述焊盘结构与所述顶层晶圆远离所述底层晶圆的表面之间，且所述牺牲层与所述焊盘结构在垂直于键合面的方向上的投影至少部分重合；
58.步骤s4、于所述顶层晶圆远离所述底层晶圆的表面上开设第一开口，所述第一开口暴露出所述牺牲层。
59.下面参阅图3a～图3m更为详细的介绍本实施例提供的半导体器件的制造方法，图3a～图3m也是半导体器件的剖面示意图。
60.按照步骤s1，参阅图3a和图3h，提供底层晶圆20和顶层晶圆30，所述底层晶圆20中形成有金属互连结构221。
61.如图3a所示，所述底层晶圆20包括衬底和形成于所述衬底上的器件层(为了与顶层晶圆30中的衬底和器件层进行区分，定义底层晶圆20中的衬底和器件层分别为第一衬底21和第一器件层22，顶层晶圆30中的衬底和器件层分别为第二衬底31和第二器件层32)，所述金属互连结构221形成于所述第一器件层22中。
62.所述底层晶圆20可以是逻辑晶圆，其内部形成有cmos电路；所述第一器件层22还可包含mos晶体管、电阻以及电容等。所述底层晶圆20可以是单层晶圆的结构，也可以是多层晶圆键合后的结构，如附图3a所示的实施例中，所述底层晶圆20为单层晶圆的结构。所述底层晶圆20的结构取决于最终要制作的器件的功能。
63.如图3h所示，所述顶层晶圆30包括第二衬底31和形成于所述第二衬底31上的第二器件层32。所述第二器件层32中可含有功能结构，例如像素阵列、晶体管，或者mems微结构
(例如振膜、电极等结构)等。
64.所述顶层晶圆30可以为器件晶圆，例如为包含图像传感器的像素阵列的像素晶圆，所述顶层晶圆30的种类取决于最终要制作的器件的功能。所述顶层晶圆30可以是单层晶圆的结构，也可以是多层晶圆键合后的结构，如附图3h所示的实施例中，所述顶层晶圆30为单层晶圆的结构。
65.按照步骤s2，参阅图3b～图3d，形成焊盘结构23于所述底层晶圆20上，所述焊盘结构23与所述金属互连结构221电连接。
66.形成所述焊盘结构23于所述底层晶圆20上的步骤包括：首先，如图3b所示，刻蚀所述第一器件层22，以形成通孔222于所述第一器件层22中，所述通孔222暴露出所述金属互连结构221的部分顶面；然后，如图3c所示，形成金属层223覆盖于所述第一器件层22上，所述金属层223将所述通孔222填满；接着，如图3d所示，刻蚀去除所述第一器件层22上的部分所述金属层223，以形成与所述金属互连结构221电连接的焊盘结构23，所述焊盘结构23包括位于所述通孔222中的部分和位于所述第一器件层22顶面(即所述第一器件层22的远离所述第一衬底21的一面)上的部分。
67.另外，在上述步骤中，也可以刻蚀所述第一衬底21和部分深度的所述第一器件层22形成所述通孔222，所述通孔222贯穿所述第一衬底21和部分深度的所述第一器件层22，使得所述焊盘结构23包括位于所述通孔222中的部分和位于所述第一衬底21的底面(即所述第一衬底21的远离所述第一器件层22的一面)上的部分。
68.所述金属层223的材质可以包括钨、铝、铜、银和金等金属材料中的至少一种。
69.按照步骤s3，形成牺牲层于所述顶层晶圆30和/或所述底层晶圆20上，将所述顶层晶圆30与所述底层晶圆20键合，所述牺牲层位于所述焊盘结构23与所述顶层晶圆30远离所述底层晶圆20的表面之间，且所述牺牲层与所述焊盘结构23在垂直于键合面的方向上的投影至少部分重合。
70.形成所述牺牲层于所述底层晶圆20上的方法包括：首先，形成键合层(为了与顶层晶圆30上的键合层进行区分，定义所述底层晶圆20上的键合层为第一键合层24，所述顶层晶圆30上的键合层为第二键合层)于所述底层晶圆20上，所述第一键合层24将所述焊盘结构23掩埋在内；然后，形成第一牺牲层25于所述第一键合层24中，所述第一牺牲层25与所述焊盘结构23连接。
71.其中，若所述焊盘结构23包括位于所述通孔222中的部分和位于所述第一器件层22顶面上的部分，则参阅图3e，所述第一键合层24覆盖于所述第一器件层22上，所述第一键合层24将所述焊盘结构23掩埋在内；并且，参阅图3f，采用化学机械研磨工艺对所述第一键合层24的顶面进行平坦化处理，以便于后续所述第一器件层22的顶面通过所述第一键合层24与所述顶层晶圆30键合。
72.或者，若所述焊盘结构23包括位于所述通孔222中的部分和位于所述第一衬底21的底面上的部分，则所述第一键合层24覆盖于所述第一衬底21的远离所述第一器件层22的一面上，后续所述第一衬底21的远离所述第一器件层22的一面通过所述第一键合层24与所述顶层晶圆30键合。
73.另外，形成所述牺牲层于所述顶层晶圆30上且将所述顶层晶圆30与所述底层晶圆20键合的步骤包括：首先，形成第二键合层33于所述顶层晶圆30上；然后，形成第二牺牲层
34于所述顶层晶圆30中，且所述第二牺牲层34贯穿所述第二键合层33；接着，将所述顶层晶圆30与所述底层晶圆20通过所述第一键合层24和所述第二键合层33键合，且所述第一牺牲层25与所述第二牺牲层34对准连接。
74.其中，如图3h所示，所述第二键合层33可以覆盖于所述第二器件层32的远离所述第二衬底31的一面上，那么，后续所述第二器件层32的远离所述第二衬底31的一面通过所述第二键合层33与所述底层晶圆20键合；或者，所述第二键合层33可以覆盖于所述第二衬底31的远离所述第二器件层32的一面上，那么，后续所述第二衬底31的远离所述第二器件层32的一面与所述底层晶圆20键合。
75.下面以所述第一器件层22的远离所述第一衬底21的一面以及所述第二器件层32的远离所述第二衬底31的一面通过所述第一键合层24和所述第二键合层33进行键合(即将所述顶层晶圆30的正面键合于所述底层晶圆20的正面上)为例继续进行说明。
76.若仅所述底层晶圆20上形成所述牺牲层，则在形成所述第一键合层24于所述底层晶圆20上之后且在将所述顶层晶圆30键合于所述底层晶圆20上之前，如图3g所示，于所述第一键合层24表面形成第一开孔(未图示)，所述第一开孔暴露出所述焊盘结构23，于所述第一开孔内填充所述第一牺牲层25，可以采用平坦化工艺使所述第一牺牲层25表面与所述第一键合层24表面在一个平面上，所述第一牺牲层25的底面与所述焊盘结构23的顶面接触，以使得所述第一牺牲层25与所述焊盘结构23在垂直于键合面的方向上的投影至少部分重合。需要说明的是，所述第一牺牲层25形成于所述第一键合层24中不仅限于上述方法，可以根据实际需要进行。
77.或者，若仅所述顶层晶圆30上形成所述牺牲层，则在将所述顶层晶圆30键合于所述底层晶圆20上之前，如图3h所示，于所述第二键合层33表面形成第二开孔(未图示)，所述第二开孔至少贯穿所述第二键合层33，于所述第二开孔内填充所述第二牺牲层34，可以采用平坦化工艺使所述第二牺牲层34表面与所述第二键合层33表面在一个平面上。需要说明的是，所述第二牺牲层34至少形成于所述第二键合层33中不仅限于上述方法，可以根据实际需要进行。且在将所述顶层晶圆30键合于所述底层晶圆20上之后，所述第二牺牲层34的位置与所述焊盘结构23的位置对准，即所述第二牺牲层34与所述焊盘结构23在垂直于键合面的方向上的投影至少部分重合。所述第二牺牲层34在所述顶层晶圆30中的情况可以包括仅贯穿所述第二键合层33，或者同时贯穿所述第二键合层33和所述第二器件层32(如图3h所示)，或者可以贯穿所述第二键合层33、所述第二器件层32和部分深度的所述第二衬底31等。
78.或者，若所述底层晶圆20和所述顶层晶圆30上均形成所述牺牲层，则可参考上述图3g和图3h所示的实施例的方法形成所述第一牺牲层25和所述第二牺牲层34，且如图3i所示，在将所述顶层晶圆30键合于所述底层晶圆20上之后，所述第一牺牲层25和所述第二牺牲层34与所述焊盘结构23在垂直于键合面的方向上的投影至少部分重合，且所述第一牺牲层25与所述第二牺牲层34连接，优选所述第一牺牲层25与所述第二牺牲层34的位置对准。
79.所述第一牺牲层25和所述第二牺牲层34的材质包括含碳材料，例如含碳的抗反射材料、含碳的光刻胶、含碳的有机聚合物等。
80.且在所述顶层晶圆30的正面键合于所述底层晶圆20的正面上之后，还可对所述顶层晶圆30的背面的第二衬底31进行减薄。
81.按照步骤s4，于所述顶层晶圆30远离所述底层晶圆20的表面上开设第一开口311，所述第一开口311暴露出所述牺牲层。
82.另外，所述半导体器件的制造方法还包括：采用灰化工艺去除所述牺牲层，以形成第二开口35，所述第二开口35暴露出所述焊盘结构23。
83.其中，若仅所述第一键合层24中形成有所述第一牺牲层25，则形成所述第一开口311和所述第二开口35的步骤包括：首先，刻蚀所述顶层晶圆30和所述第二键合层33，以形成第一开口311，所述第一开口311贯穿所述顶层晶圆30和所述第二键合层33，以暴露出所述第一牺牲层25的顶面；然后，采用灰化工艺去除所述第一牺牲层25，以形成暴露出所述焊盘结构23的第二开口35。
84.若仅部分深度的所述顶层晶圆30中和所述第二键合层33中形成有所述第二牺牲层34，则形成所述第一开口311和所述第二开口35的步骤包括：首先，刻蚀所述顶层晶圆30，以在所述顶层晶圆30中形成第一开口311，所述第一开口311暴露出所述第二牺牲层34；然后，采用灰化工艺去除所述第二牺牲层34，以暴露出所述第一键合层24；接着，刻蚀所述第一键合层24，以形成暴露出所述焊盘结构23的第二开口35。
85.若所述第一键合层24中形成有所述第一牺牲层25，且部分深度的所述顶层晶圆30中和所述第二键合层33中形成有所述第二牺牲层34，则形成所述第一开口311和所述第二开口35的步骤包括：首先，如图3j所示，刻蚀所述顶层晶圆30，以在所述顶层晶圆30中形成第一开口311，所述第一开口311暴露出所述第二牺牲层34；然后，如图3k所示，采用灰化工艺去除所述第二牺牲层34和所述第一牺牲层25，以形成暴露出所述焊盘结构23的第二开口35。
86.另外，需要说明的是，由于所述第二牺牲层34位于所述顶层晶圆30中的深度不同，且可以位于所述顶层晶圆30的第二器件层32所在的一侧中或者位于所述顶层晶圆30的第二衬底31所在的一侧中，使得形成所述第二开口35的步骤不仅限于上述的三种，可以根据所述第二牺牲层34位于所述顶层晶圆30中的不同情况，适应性调整刻蚀和灰化工艺的顺序以形成所述第二开口35。
87.并且，由于在形成所述第二开口35时，所述第二开口35暴露出的所述焊盘结构23的区域上的所述第一键合层24的整个厚度被所述第一牺牲层25替代或所述顶层晶圆30的部分厚度被所述第二牺牲层34替代，或者所述第一键合层24的整个厚度被所述第一牺牲层25替代以及所述顶层晶圆30的部分厚度被所述第二牺牲层34替代，使得能够避免键合后对所述第二开口35暴露出的所述焊盘结构23的区域上的所述第一键合层24和所述顶层晶圆30的整个厚度进行刻蚀，而是将刻蚀部分厚度(以形成低深宽比的通道)与灰化工艺相结合，从而获得具有高深宽比的所述第二开口35，降低了工艺难度。
88.另外，所述半导体器件的制造方法还包括：
89.如图3l所示，形成绝缘介质层36覆盖于所述第二开口35的内表面上，且覆盖于所述第二开口35的外围的所述顶层晶圆30上；
90.如图3m所示，形成第三开口37于所述第二开口35底面的绝缘介质层36中，所述第三开口37暴露出所述焊盘结构23的部分表面，以使得所述焊盘结构23能够将所述金属互连结构221引出，即能够将所述底层晶圆20中的信号引出。
91.另外，上述的半导体器件的制造方法中的各个步骤不仅限于上述的形成顺序，各
个步骤的先后顺序可适应性的进行调整。
92.从上述半导体器件的制造方法可知，在将所述顶层晶圆键合于所述底层晶圆上之前，先将焊盘结构制作在所述底层晶圆上，并在将所述顶层晶圆键合于所述底层晶圆上之后，对焊盘结构上的各层结构进行刻蚀，以形成将所述焊盘结构打开的第二开口，即可通过所述焊盘结构将所述底层晶圆中的所述金属互连结构引出，即将所述底层晶圆中的信号引出。与传统的在顶层晶圆键合于底层晶圆上之后，再在顶层晶圆上制作焊盘结构(如图1中的三种方案)相比，本发明的方法直接通过所述底层晶圆上的所述焊盘结构将所述底层晶圆中的金属互连结构引出，无需在键合之后通过复杂的工艺步骤在顶层晶圆上额外制作焊盘结构，且无需在顶层晶圆中制作与焊盘结构电连接的复杂的金属互连结构来将底层晶圆中的金属互连结构引出，使得简化了焊盘结构的制作工艺，缩短了顶层晶圆中的金属互连结构的长度，同时，也减小了焊盘结构对应的寄生电容(即不会产生图1中的方案二和方案三中的金属连线、第一绝缘介质层13和第一衬底11之间形成的寄生电容)。
93.本发明一实施例提供了一种半导体器件，所述半导体器件包括底层晶圆、焊盘结构、顶层晶圆、牺牲层和第一开口，所述底层晶圆中形成有金属互连结构；所述焊盘结构形成于所述底层晶圆上，所述焊盘结构与所述金属互连结构电连接；所述顶层晶圆键合于所述底层晶圆上；所述牺牲层形成于所述顶层晶圆和/或所述底层晶圆上，所述牺牲层位于所述焊盘结构与所述顶层晶圆远离所述底层晶圆的表面之间，且所述牺牲层与所述焊盘结构在垂直于键合面的方向上的投影至少部分重合；所述第一开口开设于所述顶层晶圆远离所述底层晶圆的表面上，所述第一开口暴露出所述牺牲层。
94.下面参阅图3j详细描述本实施例提供的半导体器件。
95.所述底层晶圆20中形成有金属互连结构221。
96.所述底层晶圆20包括衬底和形成于所述衬底上的器件层(为了与顶层晶圆中的衬底和器件层进行区分，定义底层晶圆20中的衬底和器件层分别为第一衬底21和第一器件层22，顶层晶圆中的衬底和器件层分别为第二衬底和第二器件层)，所述金属互连结构221形成于所述第一器件层22中。
97.所述底层晶圆20可以是逻辑晶圆，其内部形成有cmos电路；所述第一器件层22还可包含mos晶体管、电阻以及电容等。所述底层晶圆20可以是单层晶圆的结构，也可以是多层晶圆键合后的结构，如附图3j所示的实施例中，所述底层晶圆20为单层晶圆的结构。所述底层晶圆20的结构取决于最终要制作的器件的功能。
98.所述焊盘结构23形成于所述底层晶圆20上，所述焊盘结构23与所述金属互连结构221电连接。
99.所述第一器件层22中形成有暴露出所述金属互连结构221的通孔(未图示)，所述焊盘结构23填满所述通孔且覆盖所述第一器件层22的部分顶面，所述焊盘结构23包括位于所述通孔中的部分和位于所述第一器件层22的远离所述第一衬底21的一面上的部分。
100.或者，所述第一衬底21和部分深度的所述第一器件层22中形成有所述通孔，所述焊盘结构23包括位于所述通孔中的部分和位于所述第一衬底21的远离所述第一器件层22的一面上的部分。
101.所述焊盘结构23的材质可以包括钨、铝、铜、银和金等金属材料中的至少一种。
102.所述顶层晶圆30键合于所述底层晶圆20上。
103.所述顶层晶圆30包括第二衬底31和形成于所述第二衬底31上的第二器件层32。所述第二器件层32中可含有功能结构，例如像素阵列、晶体管，或者mems微结构(例如振膜、电极等结构)等。
104.所述顶层晶圆30可以为器件晶圆，例如为包含图像传感器的像素阵列的像素晶圆，所述顶层晶圆30的种类取决于最终要制作的器件的功能。所述顶层晶圆30可以是单层晶圆的结构，也可以是多层晶圆键合后的结构，如附图3j所示的实施例中，所述顶层晶圆30为单层晶圆的结构。
105.所述半导体器件还包括第一键合层24和第二键合层33，位于所述底层晶圆20和顶层晶圆30之间，且所述第一键合层24相比所述第二键合层33更靠近所述底层晶圆20。
106.若所述焊盘结构23包括位于所述通孔222中的部分和位于所述第一器件层22的远离所述第一衬底21的一面上的部分，则所述第一器件层22相比所述第一衬底21更靠近所述顶层晶圆30，所述第一键合层24覆盖所述焊盘结构23的位于所述第一器件层22的远离所述第一衬底21的一面上的部分。
107.若所述焊盘结构23包括位于所述通孔222中的部分和位于所述第一衬底21的远离所述第一器件层22的一面上的部分，则所述第一衬底21相比所述第一器件层22更靠近所述顶层晶圆30，所述第一键合层24覆盖所述焊盘结构23的位于所述第一衬底21的远离所述第一器件层22的一面上的部分。
108.并且，所述第二器件层32相比所述第二衬底31更靠近所述底层晶圆20，或者，所述第二衬底31相比所述第二器件层32更靠近所述底层晶圆20。
109.所述牺牲层形成于所述顶层晶圆30和/或所述底层晶圆20上，所述牺牲层位于所述焊盘结构23与所述顶层晶圆30远离所述底层晶圆20的表面之间，且所述牺牲层与所述焊盘结构23在垂直于键合面的方向上的投影至少部分重合。
110.形成于所述第一键合层24中的第一牺牲层25作为形成于所述底层晶圆20上的所述牺牲层；所述第一牺牲层25与所述焊盘结构23连接，所述第一键合层24与所述第一牺牲层25共同将所述焊盘结构23掩埋在内。
111.形成于所述顶层晶圆30中的第二牺牲层34作为形成于所述顶层晶圆30上的所述牺牲层，且所述第二牺牲层34贯穿所述第二键合层33，所述第一牺牲层25与所述第二牺牲层34对准连接。所述第二牺牲层34在所述顶层晶圆30中的情况可以包括同时贯穿所述第二键合层33和所述第二器件层32(如图3h所示)，或者可以贯穿所述第二键合层33、所述第二器件层32和部分深度的所述第二衬底31等。
112.所述第一牺牲层25和所述第二牺牲层34的材质包括含碳材料，例如含碳的抗反射材料、含碳的光刻胶、含碳的有机聚合物等。
113.所述第一开口311开设于所述顶层晶圆30远离所述底层晶圆20的表面上，所述第一开口311暴露出所述牺牲层。
114.其中，若仅所述第一键合层24中形成有所述第一牺牲层25，则所述第一开口311贯穿所述顶层晶圆30和所述第二键合层33，以暴露出所述第一牺牲层25；若仅部分深度的所述顶层晶圆30中和所述第二键合层33中形成有所述第二牺牲层34，则所述第一开口311暴露出所述第二牺牲层34；若所述第一键合层24中形成有所述第一牺牲层25，且部分深度的所述顶层晶圆30中和所述第二键合层33中形成有所述第二牺牲层34，则如图3j所示，所述
第一开口311暴露出所述第二牺牲层34。
115.由于所述焊盘结构23的区域上的所述第一键合层24的整个厚度被所述第一牺牲层25替代或所述顶层晶圆30的部分厚度被所述第二牺牲层34替代，或者所述焊盘结构23的区域上的所述第一键合层24的整个厚度被所述第一牺牲层25替代以及所述顶层晶圆30的部分厚度被所述第二牺牲层34替代，使得采用刻蚀所述焊盘结构23上的部分厚度的结构的工艺(以形成低深宽比的通道)与采用灰化工艺去除所述第一牺牲层25和所述第二牺牲层34相结合的工艺即可将所述焊盘结构23暴露出来，而无需将所述焊盘结构23上的整个厚度的结构均采用刻蚀工艺去除(刻蚀的厚度太厚，工艺难度大)，降低了工艺难度。
116.后续若将所述第一开口311底部至所述焊盘结构23之间的结构去除，则会形成暴露出所述焊盘结构23的第二开口(即图3m中的第二开口35)。并且，由于所述顶层晶圆30和所述底层晶圆20之间形成有所述第一键合层24和所述第二键合层33，则所述第二开口35还贯穿所述第一键合层24和所述第二键合层33，以暴露出所述焊盘结构23。
117.并且，所述第二开口35的内表面上还可形成有绝缘介质层36，所述绝缘介质层36还可覆盖于所述第二开口35的外围的所述顶层晶圆30上；且所述第二开口35底面的绝缘介质层36中形成有第三开口37，所述第三开口37暴露出所述焊盘结构23的部分表面，以使得所述焊盘结构23能够将所述金属互连结构221引出，即能够将所述底层晶圆20中的信号引出。
118.从上述半导体器件的结构可知，在所述顶层晶圆与所述底层晶圆键合形成的结构中，所述焊盘结构形成于所述底层晶圆上，使得后续将所述第一开口底部至所述焊盘结构之间的结构去除之后将所述焊盘结构打开即可通过所述焊盘结构将所述底层晶圆中的所述金属互连结构引出，即将所述底层晶圆中的信号引出。与传统的顶层晶圆键合于底层晶圆上且焊盘结构形成于顶层晶圆上的结构(如图1中的三种方案)相比，本发明直接通过所述底层晶圆上的所述焊盘结构将所述底层晶圆中的金属互连结构引出，无需在键合之后通过复杂的工艺步骤在顶层晶圆上额外制作焊盘结构，且无需在顶层晶圆中制作与焊盘结构电连接的复杂的金属互连结构来将底层晶圆中的金属互连结构引出，使得简化了焊盘结构的制作工艺，缩短了顶层晶圆中的金属互连结构的长度，同时，也减小了焊盘结构对应的寄生电容(即不会产生图1中的方案二和方案三中的金属连线、第一绝缘介质层13和第一衬底11之间形成的寄生电容)。
119.上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。