包括光检测器的半导体结构和形成光检测器的方法与流程

1.本技术的实施例涉及包括光检测器的半导体结构和形成光检测器的方法。


背景技术：

2.半导体图像传感器可用于感测电磁辐射，诸如可见范围的光、红外辐射和/或紫外线。互补金属氧化物半导体(cmos)图像传感器(cis)和电荷耦合器件(ccd)传感器可用于各种应用，诸如数码相机或集成在移动器件中的相机。这些器件利用像素阵列(可包括光二极管和晶体管)来利用电子
‑
空穴对的光生来检测辐射。


技术实现要素：

3.本技术的一些实施例提供了一种包括光检测器的半导体结构，其中，所述光检测器包括：含锗阱，嵌入在单晶硅衬底中并延伸至所述单晶硅衬底的近侧水平表面，其中，所述含锗阱包括大于50％原子百分比的锗；以及含硅覆盖结构，位于所述含锗阱的顶面上，并包括大于42％原子百分比的硅原子，其中：所述含锗阱包括光伏结，所述光伏结包括第一导电类型含锗区和第二导电类型含锗区。
4.本技术的另一些实施例提供了一种包括光检测器的半导体结构，所述光检测器包括：含锗阱，嵌入在单晶硅衬底内并延伸至所述单晶硅衬底的近侧水平表面，其中，所述含锗阱包括大于50％原子百分比的锗，并且其中，所述含锗阱包括光伏结；以及含硅覆盖结构，位于所述含锗阱的顶面上，并包括大于42％原子百分比的硅原子，其中：所述单晶硅衬底的包围所述含锗阱的一部分包括第一导电类型硅区；以及所述含锗阱包括第二导电类型含锗区。
5.本技术的又一些实施例提供了一种形成光检测器的方法，包括：在单晶硅衬底上方对介电掩模层进行沉积和图案化；穿过所述介电掩模层中的开口在所述单晶硅衬底中蚀刻沟槽；在所述沟槽内形成含锗阱，其中，所述含锗阱包括大于50％原子百分比的锗；在所述含锗阱的顶面上形成含硅覆盖结构；以及通过注入第一导电类型的掺杂剂和第二导电类型的掺杂剂来在所述沟槽内或横跨所述沟槽形成光伏结。
附图说明
6.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
7.图1a是根据本发明的实施例的图像传感器的像素阵列的第一配置的平面图。
8.图1b是根据本发明的另一个实施例的图像传感器的像素阵列的第二配置的平面图。
9.图2a至图2k是根据本发明的第一实施例的图像传感器的像素的形成期间的第一示例性结构的顺序垂直截面图。
10.图2l是根据本发明的第一实施例的第一示例性结构的可选配置的垂直截面图。
11.图3a和图3b是根据本发明的第二实施例的包括图像传感器的像素的第二示例性结构的配置的垂直截面图。
12.图4a和图4b是根据本发明的第二实施例的包括图像传感器的像素的第三示例性结构的配置的垂直截面图。
13.图5a至图5f是根据本发明第四实施例的在形成图像传感器的像素期间的第四示例性结构的顺序垂直截面图。
14.图6a至图6f是根据本发明第四实施例的第四示例性结构的可选配置的垂直截面图。
15.图7a至图7g是根据本发明的第五实施例的图像传感器的像素的形成期间的第五示例性结构的顺序垂直截面图。
16.图7h是根据本发明的第五实施例的第五示例性结构的可选配置的垂直截面图。
17.图8是示出根据本发明的实施例的用于形成图像传感器的示例性工艺顺序的第一工艺流程图。
18.图9是示出用于形成图2k或图2l所示的图像传感器的示例性工艺顺序的第二工艺流程图。
19.图10是示出用于形成图3a或图3b所示的图像传感器的示例性工艺顺序的第三工艺流程图。
20.图11是示出用于形成图4a或图4b所示的图像传感器的示例性工艺顺序的第四工艺流程图。
21.图12是示出用于形成图5f和图6a至图6f所示的图像传感器的示例性工艺顺序的第五工艺流程图。
22.图13是示出用于形成图7g和图7h所示的图像传感器的示例性工艺顺序的第六工艺流程图。
具体实施方式
23.以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。假设具有相同附图标记的元件具有相同的材料组分。
24.而且，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
25.通常，本发明的结构和方法可用于制造锗基光检测器和/或并入有锗基光检测器
的阵列的图像传感器。具体地，本发明的结构和方法可用于制造形成在硅衬底上的锗基光检测器(即，硅锗(gis)光检测器)和/或包括gis光检测器阵列的图像传感器。这种光检测器或图像传感器可在近红外(nir)光谱下为各种传感应用提供高量子效率。
26.通常，硅基光检测器由于量子效率低而在红外范围内显示出低灵敏度。硅基光检测器由于光子吸收低，在大于1,000nm的波长范围内提供的光学性能较差。锗在红外波长范围内提供更高的光子吸收率，但在锗衬底上制造互补金属氧化物半导体(cmos)器件提出了许多挑战。
27.根据本发明的方面，可在硅衬底内形成锗基光检测器，以提供在硅衬底上的标准cmos制造工艺的使用。根据本发明的方面，可通过围绕沟槽的围绕硅衬底的壁并通过包括氮化硅或结晶硅的上面的含硅覆盖结构来钝化包括锗或硅锗合金的含锗材料部分。
28.本发明的实施例相对于硅衬底的顶面提供含锗材料部分的可控高度。例如，介电材料层可形成为具有可控的厚度，并且化学机械平坦化可用于形成在介电掩模层的顶面的高度处具有顶面的含锗材料部分。含锗材料部分可形成为结晶相。含锗材料部分可以是与硅衬底中的单晶硅材料外延对准的单晶。在一些实施例中，可使用选择性外延生长工艺来维持硅衬底的含锗材料部分与单晶硅材料之间的外延对准。
29.含硅覆盖结构可包括硅。在一个实施例中，含硅覆盖结构的硅材料可形成为单晶硅材料，以增强作为钝化结构(即，作为扩散阻挡结构)的有效性。可选地，含硅覆盖结构可包括氮化硅。
30.图1a是根据本发明的实施例的图像传感器的像素阵列的第一配置的平面图。图1b是根据本发明的另一个实施例的图像传感器的像素阵列的第二配置的平面图。参考图1a和图1b，在相应的平面图中示出图像传感器的像素900的阵列1000的第一配置和图像传感器的像素900的阵列1000的第二配置。图像传感器可以是背照式(bsi)图像传感器器件。然而，为简单起见，如在前照式(fsi)图像传感器中使用而讨论本发明的实施例。
31.为了从图像传感器生成图像，每个像素900代表最小的单位面积。包括像素900的阵列1000的区在本文中称为像素阵列区。像素阵列区中的像素900可以行和列布置。例如，像素阵列区可包括m行和n列，其中m和n介于1至2
16
(诸如28至2
14
)的范围内的整数。像素900的行可以范围介于1至m的整数连续编号，并且像素900的列可以范围介于1至n的整数连续编号。像素p
ij
是指第i行和第j列中的像素900。
32.每个像素900包括被配置为检测给定波长范围的辐射的至少一个光检测器。每个像素900可包括被配置为检测相应波长范围的辐射的多个光检测器，该多个光检测器可不同于多个光检测器中的每个。在一个实施例中，每个像素900可包括多个子像素，每个子像素包括光检测器与被配置为检测入射到光检测器中的辐射的电子电路的相应组合。例如，像素900可包括被配置为检测红色波长范围(诸如635nm至700nm的范围)内的辐射的子像素、被配置为检测绿色波长范围(诸如520nm至560nm的范围)内的辐射的子像素、以及被配置为检测蓝色波长范围(诸如450nm至490nm的范围)内的辐射的子像素。这些子像素分别称为红色子像素、绿色子像素和蓝色子像素。
33.通常，像素900生成关于单位检测区域的入射辐射的信息。子像素生成关于在单位检测区的区域内检测到的特定波长范围内的入射辐射的强度的信息。单色像素900可仅包括单个子像素。被配置为检测入射辐射的光谱分布的像素900包括具有至少两个不同检测
波长范围的多个子像素。像素阵列区中的光检测器可包括光二极管、互补金属氧化物半导体(cmos)图像传感器、电荷耦合器件(ccd)传感器、有源传感器、无源传感器、其他适用的传感器或其组合。
34.图像传感器内的子像素可使用形成在单晶硅衬底内的含锗阱形成，如下所述。尽管下面描述的各种示例性结构仅描述了单个子像素区，该单个子像素区包括有包括单个锗基光检测器的光检测器区和包含用于锗基光检测器的感测电路的感测电路区，但应当理解，子像素区的多个实例可布被置成提供用于图像传感器的子像素的二维阵列。此外，应当理解，可以可选地将附加的子像素，诸如包括硅基光检测器的子像素，并入至图像传感器中。因此，对于以下描述的每个示例性结构，明确涵盖各种示例性结构的实例相乘以提供包括像素阵列的图像传感器的实施例。
35.图2a至图2k是根据本发明的第一实施例的图像传感器的像素的形成期间的第一示例性结构的顺序垂直截面图。参考图2a，示出根据本发明的第一实施例的第一示例性结构。第一示例性结构包括半导体衬底500，该半导体衬底500包括单晶硅衬底10。单晶硅衬底10可具有一对主水平表面。位于顶侧上的主要水平表面在本文中称为近侧水平表面7。位于背面上的主要水平表面在本文中称为远侧水平表面17。单晶硅衬底10可以是单晶的，并可具有合适的导电类型(可以是p型或n型)的掺杂。在一个实施例中，单晶硅衬底10可具有第一导电类型的掺杂，并可包括原子浓度介于1.0
×
10
13
/cm3至1.0
×
10
17
/cm3的范围内的第一导电类型的掺杂剂，尽管也可使用更小和更大的掺杂剂浓度。
36.第一示例性结构包括：光检测器区510，随后将在其中形成锗基光检测器；以及感测电路区520，随后将在其中形成用于锗基光检测器的感测电路。在一个实施例中，可执行掩模离子注入工艺以形成具有各种深度的各种掺杂区。例如，可通过离子注入形成具有第二导电类型的掺杂的第二导电类型掺杂阱60。第二导电类型掺杂阱60可形成为横向包围单晶硅衬底10的封闭区。第二导电类型与第一导电类型相反。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。第二导电类型掺杂阱60的深度可介于1微米至2微米的范围内，尽管也可使用更小和更大的深度。第二导电类型的掺杂阱60可包括原子浓度介于1.0
×
10
15
/cm3至1.0
×
10
18
/cm3的范围内的第二导电类型的掺杂剂，尽管也可使用更小和更大的掺杂剂浓度。
37.通过执行掩模离子注入工艺，可在第二导电类型的掺杂阱60的上部中形成具有第二导电类型的掺杂的掺杂阱接触区68。掺杂阱接触区68可被重掺杂以减小接触电阻。掺杂阱接触区68可包括原子浓度介于1.0
×
10
19
/cm3至1.0
×
10
22
/cm3的范围内的第二导电类型的掺杂剂，尽管也可使用更小和更大的掺杂剂浓度。
38.具有第一导电类型的掺杂的第一掺杂光二极管接触区28可在由第二导电类型的掺杂阱60包围的区域内形成在单晶硅衬底10的近侧水平表面7下方。第一掺杂光二极管接触区28可被重掺杂以减小接触电阻。第一掺杂光二极管接触区28可包括原子浓度介于1.0
×
10
19
/cm3至1.0
×
10
22
/cm3的范围内的第二导电类型的掺杂剂，尽管也可使用更小和更大的掺杂剂浓度。
39.参考图2b，可在单晶硅衬底10的近侧水平表面7上形成介电掩模层12。介电掩模层12包括诸如氧化硅等介电材料。其他合适的材料处于预期公开范围内。可通过沉积氧化硅层或通过对单晶硅衬底10的一部分的表面进行热氧化来形成介电掩模层12。介电掩模层12
的厚度可介于50nm至300nm的范围内，诸如80nm至150nm的范围内，尽管也可使用更小和更大的厚度。
40.可在介电掩模层12上方施加光刻胶层67。可对光刻胶层67进行光刻图案化，以在由第二导电类型的掺杂阱60横向包围的区域内形成开口。可执行各向异性蚀刻工艺以将光刻胶层67中的开口的图案通过介电掩模层12转印至单晶硅衬底10的上部中。可在单晶硅衬底10的上部中形成沟槽69。沟槽69被第二导电类型的掺杂阱60横向包围，并且与第二导电类型掺杂阱60横向向内隔开。沟槽69的深度可大于、等于或小于第二导电类型掺杂阱60的深度。在一个实施例中，沟槽69的深度可介于0.5微米至10微米的范围内，诸如1微米至6微米的范围内，尽管也可使用更小和更大的深度。沟槽69的横向尺寸可介于0.5微米至30微米的范围内，诸如1微米至15微米的范围内，尽管也可使用更小和更大的横向尺寸。沟槽69的横向尺寸在沟槽69具有圆形或椭圆形水平截面形状的实施例中可以是沟槽69的水平截面形状的直径或主轴，或者在沟槽69的水平截面形状是矩形的实施例中可以是矩形的边的长度。随后可例如通过灰化去除光刻胶层67。
41.参考图2c，可在沟槽69的区周围注入第一导电类型的掺杂剂。第一导电类型的掺杂剂至少注入在由第二导电类型的掺杂阱60横向包围的区域内。可执行多角度离子注入工艺以通过沟槽69的侧壁注入第一导电类型的掺杂剂。此外，可将第一导电类型的掺杂剂注入至单晶硅衬底10的位于单晶硅衬底10的近侧水平表面7下面的表面部分中。另外，可将第一导电类型的掺杂剂注入至单晶硅衬底10的位于沟槽69的底面下方的水平部分中。第一导电类型硅区21可形成在单晶硅衬底10内。第一导电类型硅区21连接至第一掺杂光二极管接触区28，该第一掺杂光二极管接触区28是用于第一导电类型硅区21的接触区。围绕沟槽69的每个侧壁的第一导电类型硅区21的横向宽度可介于100nm至1,000nm的范围内，尽管也可使用更小和更大的横向尺寸。沟槽69的底面下方的第一导电类型硅区21的水平部分的厚度可介于100nm至1,000nm的范围内，尽管也可使用更小和更大的厚度。
42.参考图2d，在一些实施例中，可以可选地从第一导电类型硅区21的物理暴露的表面生长硅衬垫32，该表面是沟槽69的表面。可通过选择性硅外延附生工艺生长硅衬垫32，该选择性硅外延附生工艺仅从物理暴露的半导体表面生长外延硅，而不从介电表面生长硅。硅衬垫32可包括外延生长的硅，即，与单晶硅衬底10的单晶硅材料外延对准的单晶硅。硅衬垫32可以是本征的，或者可具有低水平的掺杂。例如，硅衬垫32内的掺杂剂的原子浓度可介于1.0
×
10
13
/cm3至1.0
×
10
16
/cm3的范围内，尽管也可使用更小和更大的掺杂剂浓度。在硅衬垫32不是本征的实施例中，硅衬垫32的导电类型可以是第一导电类型或第二导电类型。在硅衬垫32的厚度可介于5nm至200nm的范围内，诸如10nm至100nm的范围内，尽管也可使用更小和更大的厚度。硅衬垫32(如果存在的话)可用作随后要沉积的含锗材料与第一导电类型硅区21之间的缓冲层。
43.参考图2e，在包括硅衬垫32的实施例中，可从硅衬垫32的物理暴露的表面生长含锗材料，或者在不包括硅衬垫32的实施例中，可从第一导电类型硅区21的物理暴露的表面生长含锗材料。含锗材料包括原子百分比大于50％的锗。在一个实施例中，含锗材料可包括掺杂或非掺杂锗，使得锗的原子百分比为至少99％，并且基本上不含硅。在另一个实施例中，含锗材料可包括硅锗合金，其中锗的原子百分比大于50％，并且硅的原子百分比小于50％，诸如5％至30％。可由沉积的含锗材料形成含锗材料层30l。
44.含锗材料层30l可通过选择性沉积工艺或非选择性沉积工艺形成。选择性沉积工艺是从物理暴露的半导体表面(诸如硅衬垫32的物理暴露的表面或第一导电类型硅区21的物理暴露的表面)生长含锗材料的过程。在此实施例中，含锗反应物(诸如锗烷或二锗烷)可与蚀刻剂气体(诸如氯化氢)的流动同时或交替地流入包含第一示例性结构的工艺腔中。通常，半导体材料(诸如含锗材料)在半导体表面上的生长速率高于在介电表面上的生长速率。可控制流速和沉积温度，使得净沉积速率(即，沉积速率减去蚀刻速率)在半导体表面上为正，而在选择性沉积工艺期间在介电表面上为负。在此实施例中，仅在半导体表面上发生含锗材料的生长。非选择性沉积工艺是一种沉积工艺，其中含锗材料从所有物理暴露的表面生长。在此实施例中，沉积工艺可使用含锗反应物而不使用蚀刻剂气体。
45.在一个实施例中，用于沉积含锗材料层30l的选择性沉积工艺或非选择性沉积工艺可以是外延沉积工艺，即，使沉积的含锗材料的晶体结构与底层材料部分的物理暴露表面的晶体结构对准的沉积工艺。因此，沉积在沟槽69中的含锗材料层30l的部分可与硅衬垫32的晶体结构(在包括硅衬垫32的实施例中)和/或第一导电类型硅区21的晶体结构外延对准。在使用选择性外延沉积工艺来沉积含锗材料层30l的实施例中，含锗材料层30l的材料从硅衬垫32或第一导电类型硅区21的物理暴露表面生长。在此类实施例中，整个含锗材料层30l可以是单晶的，并可与单晶硅衬底8的单晶硅材料外延对准。在使用非选择性外延沉积工艺来沉积含锗材料层30l的实施例中，含锗材料层30l的材料从硅衬垫32的物理暴露表面生长(在包括硅衬垫32的实施例中)或第一导电类型硅区21，并且从介电掩模层12的物理暴露表面生长。在此实施例中，含锗材料层30l的仅从硅衬垫32的物理暴露表面(在包括硅衬垫32的实施例中)或第一导电类型硅区21中生长的部分可以是单晶的，并且从介电掩模层12的物理暴露的表面生长的含锗材料层30l的部分可以是多晶的。
46.通常，可执行外延沉积工艺以在沟槽69内生长单晶含锗材料。在沟槽69内生长的含锗材料层30l的至少一部分可以是单晶的，并可形成为与单晶硅衬底10的单晶硅材料外延对准。在此实施例中，位于沟槽69内的含锗材料层30l的整个部分可以是单晶的。
47.含锗材料层30l可以是本征的，或者可具有低水平的掺杂。例如，含锗材料层30l内的掺杂剂的原子浓度可介于1.0
×
10
13
/cm3至1.0
×
10
18
/cm3的范围内，尽管也可使用更小和更大的掺杂剂浓度。
48.参考图2f，可从包括介电掩模层12的顶面的水平面上方去除含锗材料的过量部分。在一个实施例中，可执行化学机械平坦化(cmp)工艺以去除含锗材料层30l的位于包括介电掩模层12的顶面的水平面上方的部分。位于沟槽69内的含锗材料层30l的剩余部分包括含锗材料部分，该部分在本文中称为含锗阱30。含锗阱30的顶面可在与介电掩模层12的顶面相同的水平面内。
49.虽然使用含锗阱30形成为单晶含锗材料部分的实施例来描述了本发明，但含锗阱30可形成为多晶材料部分或非晶材料部分，但效率降低。在本文中明确涵盖此类变化。
50.参考图2g，含锗材料的剩余部分可在介电掩模层12中的开口内垂直地凹进。具体地，例如，可通过执行凹进蚀刻工艺来使含锗阱30和可选的硅衬垫32的上部可选地垂直凹进。在此类实施例中，垂直凹进距离可大于、等于或小于介电掩模层12的厚度。不管垂直凹进距离如何，含锗阱30不与介电掩模层12接触，并且含锗阱30的材料不与介电掩模层12的任何含氧材料(诸如氧化硅)接触。在不使用硅衬垫32的实施例中，垂直凹进距离可大于介
电掩模层12的厚度，以防止含锗阱30与介电掩模层12之间的直接接触。
51.参考图2h，可将含硅覆盖材料沉积在含锗阱30的物理暴露的顶面上。在存在硅衬垫32的实施例中，含硅覆盖材料可沉积在硅衬垫32的顶面上。含硅覆盖材料可包括和/或可基本上由可防止氧扩散的含硅材料组分。例如，含硅覆盖材料可包括硅或氮化硅，和/或可基本上由硅或氮化硅组成。
52.在一个实施例中，可执行选择性外延附生工艺以从含锗阱30的顶面生长硅。在此实施例中，可在含锗阱30上方形成包括单晶硅的钝化硅区340。可选地，可在形成多晶硅的条件下执行选择性或非选择性硅沉积工艺。在此实施例中，钝化硅区340可包括多晶硅和/或可基本上由多晶硅组成。
53.如果使用选择性硅沉积工艺(可以是或可不是外延沉积工艺)，则可仅在介电掩模层12中的开口内部形成钝化硅区340。在此实施例中，不需要平坦化工艺，并且钝化硅区340的顶面可位于包括介电掩模层12的顶面的水平面处、下方或上方。如果使用非选择性硅沉积工艺，则可执行诸如化学机械平坦化工艺等平坦化工艺，以从包括介电掩模层12的顶面的水平面上方去除沉积的硅材料的一部分。在此实施例中，钝化硅区340的顶面可位于与介电掩模层12的顶面相同的水平面内。
54.在一个实施例中，所形成的钝化硅区340可包括本征硅或轻掺杂硅，即，包括原子浓度介于1.0
×
10
13
/cm3至1.0
×
10
17
/cm3的范围内电掺杂剂的硅。钝化硅区340中的掺杂的导电类型可以是第一导电类型或第二导电类型。通常，取决于沉积条件，钝化硅区340可形成为单晶硅部分、多晶硅部分、微晶硅部分或非晶硅部分。
55.参考图2i，可将第二导电类型的掺杂剂注入至钝化硅区340和含锗阱30的上部中。含锗阱30的注入部分可被转换成第二导电类型含锗区302，并且钝化硅区340可被转换成第二导电类型硅区342。在第二导电类型含锗区302和第二导电类型硅区342中的第二导电类型的电掺杂剂的原子浓度可介于1.0
×
10
18
/cm3至1.0
×
10
21
/cm3的范围内，尽管也可使用更小和更大的原子浓度。第二导电类型含锗区302的厚度可介于50nm至500nm的范围内，尽管也可使用更小和更大的厚度。第二导电类型含锗区302的厚度可介于50nm至300nm的范围内，尽管也可使用更小和更大的厚度。
56.含锗阱30的未注入部分在本文中被称为中间含锗区308。中间含锗区308可以是本征的，或者可具有与浓度介于1.0
×
10
13
/cm3至1.0
×
10
18
/cm3的范围内的掺杂剂的原子的掺杂。中间含锗区308与第二导电类型含锗区302接触，并且由第一导电类型硅区21横向包围。中间含锗区308与中间含锗区308的组合构成含锗阱30。
57.第一导电类型硅区21、中间含锗区308和第二导电类型含锗区302共同形成p
‑
i
‑
n型光伏结，即，包括p掺杂区的光伏结n掺杂区与位于p掺杂区和n掺杂区之间的中间半导体区，该中间半导体区包括本征半导体材料或轻掺杂半导体材料。在一个实施例中，第一导电类型可以是p型，第二导电类型可以是n型。在另一个实施例中，第一导电类型可以是n型，并且第一导电类型可以是p型。由于在沟槽69之外存在第一导电类型硅区21，所以光伏结可横跨沟槽69形成，即，可在空间上横跨沟槽69的边界延伸。中间含锗区308位于沟槽69内，并且用作包括本征半导体材料或轻掺杂半导体材料的中间半导体区。
58.在可选的实施例中，中间含锗区308可具有第二导电类型的掺杂，并且光伏结可包括在中间含锗区308与第一导电类型硅区21之间形成的p
‑
n结。在此实施例中，中间含锗区
308可包括原子浓度介于1.0
×
10
17
/cm3至1.0
×
10
20
/cm3布置内的第二导电类型的掺杂剂，尽管也可使用更小和更大的掺杂剂浓度。在不包括硅衬垫32的实施例中，可在沟槽69的侧壁和底面处形成p
‑
n结。在包括硅衬垫32的实施例中，硅衬垫32可以是本征的，可以是p掺杂的，或者可以是n掺杂的。通常，光伏结可包括横跨含锗阱30和包含第一导电类型硅区21的单晶硅衬底10形成的p
‑
i
‑
n结或p
‑
n结。
59.参考图2j，可例如通过执行湿蚀刻工艺来去除介电掩模层12。在介电掩模层12包括氧化硅的实施例中，可执行使用稀氢氟酸的湿蚀刻工艺以去除介电掩模层12。
60.浅沟槽隔离结构20可形成在单晶硅衬底10的上部中。浅沟槽隔离结构20可包括诸如氧化硅等介电填充材料，并且提供与要随后形成的半导体器件的电气隔离。可在光检测器区510和感测电路区520中形成各种场效应晶体管(610、630、640)。例如，可在光检测器区510中形成传输晶体管610，并可在感测电路区520中形成p型场效应晶体管630和n型场效应晶体管640。每个场效应晶体管(610、630、640)可包括相应的栅极电介质50、相应的栅电极52以及相应的一对源极区和漏极区。源极区和漏极区统称为源极/漏极区。例如，p型场效应晶体管630可包括p掺杂的源极/漏极区42，并且n型场效应晶体管640可包括n掺杂的源极/漏极区44。传输晶体管610可包括要电连接至第二导电类型含锗区302的源极区48和浮置漏极区46。第二导电类型含锗区302和浮置漏极区46可具有第二导电类型的掺杂。可根据需要在感测电路区520中形成各种掺杂阱。尽管本发明仅示出感测电路区520中的两个场效应晶体管，但应当理解，可在感测电路区520中形成用于提供用于子像素的感测电路的全套场效应晶体管。感测电路区520中的场效应晶体管可包括诸如复位晶体管、源极跟随器晶体管和选择晶体管等晶体管。可形成用于感测在第二导电类型含锗区302中存储的电荷的任何感测电路。
61.参考图2k，可在场效应晶体管(610、630、640)和第二导电类型硅区342上方形成介电材料层90和金属互连结构80。每个介电材料层90包括相应的层间介电(ild)材料，诸如非掺杂硅酸盐玻璃、掺杂的硅酸盐玻璃、有机硅酸盐玻璃和/或多孔介电材料。介电材料层90可包括介电衬垫，诸如氮化硅介电衬垫、介电金属氧化物介电衬垫、碳化硅介电衬垫和/或氮氧化硅介电衬垫。金属互连结构80可包括金属通孔结构82和金属线结构84。第二导电类型硅区342可通过金属互连结构80的子集电连接至传输晶体管610的源极区48。
62.图2l是根据本发明的第一实施例的第一示例性结构的可选配置的垂直截面图。参考图2l，通过将氮化硅用作含硅覆盖结构的材料，可从图2h的第一示例性结构得到第一示例性结构的可选配置。可在含锗阱30的顶面上形成包括和/或基本上由氮化硅组成的氮化硅覆盖结构41。
63.随后，可执行图2i的处理步骤以将含锗阱30的上部转换成第二导电类型含锗区302。随后可执行图2j和图2k的处理步骤。可通过氮化硅覆盖结构41(包括氮化硅)形成金属通孔结构82，以与第二导电类型含锗区302接触。
64.通常，含硅覆盖结构(342或41)可位于含锗阱30的顶面上。含硅覆盖结构(342或41)包括含硅扩散阻挡材料，该材料可以是硅或氮化硅。如果含硅覆盖结构(342或41)包括硅(包括第二导电类型硅区342)，则含硅覆盖结构中的硅的原子百分比(包括第二导电类型硅区342)可大于98％并可大于99％，余量是第二导电类型的电掺杂剂。如果含硅覆盖结构(包括氮化硅覆盖结构41)包括氮化硅，则硅的原子百分比可为约3/7
×
100％，约42.8％。通
常，本发明的实施例的含硅覆盖结构(342或41)可包括原子百分比大于42％的硅。
65.图3a和图3b是根据本发明的第二实施例的包括图像传感器的像素的第二示例性结构的配置的垂直截面图。图3a示出含硅覆盖结构包括第二导电类型硅区342的配置，并且图3b示出含硅覆盖结构包括氮化硅覆盖结构41的配置。
66.在第二示例性结构中，每个子像素的光伏结可形成在第一半导体衬底110中。第一半导体衬底110可以是单晶硅衬底，该单晶硅衬底可与如上所述的单晶硅衬底10相同。可在第一半导体衬底110上方形成包含金属互连结构80的第一子集的第一介电材料层190。第一接合焊盘188可形成在第一介电材料层190上。可在第一半导体衬底110中形成由相应的绝缘间隔件102横向包围的衬底通孔结构104。
67.每个子像素的感测电路可形成在第二半导体衬底210上，该第二半导体衬底可以是硅衬底。在此实施例中，用于光检测器的传输晶体管610可形成在第二半导体衬底210上。可在第二半导体衬底210上方形成包含金属互连结构80的第二子集的第二介电材料层290。第二接合焊盘288可形成在第二介电材料层290上。
68.包括第一半导体衬底110和第一介电材料层190的第一晶圆可通过晶圆至晶圆接合而接合至包括第二半导体衬底210和第二介电材料层290的第二晶圆。例如，第一接合焊盘188并且与第二接合焊盘288对准并布置在第二接合焊盘288上，并可在每对配对的第一接合焊盘188与第二接合焊盘288上引发金属至金属接合。随后，可使第一半导体衬底110的背面薄化，以物理上暴露贯通衬底通孔结构104的顶面。背面介电层106可形成在第一半导体衬底110的背面上，并且外部接合焊盘198可穿过背面介电层106形成在衬底通孔结构104中的相应衬底通孔结构的背面表面上。可切割第一晶圆和第二晶圆的接合组件以提供接合的半导体管芯。每个接合的半导体管芯可包括：第一半导体管芯710，包括第一半导体衬底110和第一介电材料层190的切割部分；第二半导体管芯720，包括第二半导体衬底210和第二介电材料层290的切割的部分。
69.图4a和图4b是根据本发明的第二实施例的包括图像传感器的像素的第三示例性结构的配置的垂直截面图。图4a示出含硅覆盖物包括第二导电类型硅区342的配置，并且图4b示出含硅覆盖结构包括氮化硅覆盖结构41的配置。
70.在第三示例性结构中，每个子像素的光伏结和每个子像素的感测电路的至少一个子集可形成在第一半导体衬底110中，该第一半导体衬底是可与如上所述的单晶硅衬底10相同的单晶硅衬底。可在第一半导体衬底110上方形成包含金属互连结构80的第一子集的第一介电材料层190。可在第一半导体衬底110中形成由相应的绝缘间隔件102横向包围的衬底通孔结构104。
71.诸如p型场效应晶体管630和n型场效应晶体管等附加半导体器件可形成在第二半导体衬底210上，该第二半导体衬底可以是硅衬底。附加半导体器件可包括或可不包括用于第一半导体衬底110中的光伏结的感测电路的组件。附加半导体器件可包括可与图像传感器的子像素结合使用的附加半导体器件。例如，附加半导体器件可包括可支持图像传感器的操作的存储器件或逻辑器件。
72.第一半导体衬底110上的器件与第二半导体衬底210上的器件可彼此面对面、背对背或背对面连接。所示出的配置包括第一半导体衬底110的背面薄化，在第一半导体衬底110的背面上沉积背面介电层106，并且在贯穿衬底通孔结构104的表面上穿过背面介电层
106形成第一接合焊盘188的实施例。第一接合焊盘188接合至第二接合焊盘288，该第二接合焊盘288设置在覆盖第二半导体衬底210的第二介电材料层290中。
73.通常，可在含锗阱30内或周围形成任何类型的光伏结。光伏结可以是垂直p
‑
i
‑
n结、横向p
‑
i
‑
n结、垂直p
‑
n结或横向p
‑
n结。此外，也可使用使用钉扎层的钉扎二极管的配置或单光子雪崩二极管(spad)的配置。尽管本文描述了在含锗阱30内或周围形成的光伏结的特定实施例，但应当理解，本发明的范围不受光伏结的任何特定配置的限制，前提是锗阱30用作光伏结的元件。
74.含锗阱30的含锗材料可以是掺杂锗或包括大于50％原子百分比的锗的掺杂硅锗合金。可通过第一导电类型硅区21和含硅覆盖结构(342或41)的组合，或者通过硅衬垫32与含硅覆盖结构(342或41)的组合来完全密封含锗阱30。因此，可避免在第一、第二和第三示例性结构内的含锗阱30与介电材料层90或任何其他含氧元件之间的物理接触，并且含锗阱30可保持无氧化。
75.参考图2a至图4b并且根据本发明的各个实施例，提供一种包括光检测器的半导体结构。光检测器包括：含锗阱30，嵌入在单晶硅衬底(10、110)内并延伸至单晶硅衬底(9，10)的近侧水平表面7，其中，含锗阱30包括原子百分比大于50％(诸如从50％至100％)的锗；以及含硅覆盖结构(342或41)，位于含锗阱30的顶面上，并包括原子百分比大于42％的硅原子。围绕沟槽69的单晶硅衬底(10、110)的一部分包括第一导电类型硅区21。含锗阱30包括第二导电类型含锗区302。
76.在一个实施例中，光伏结可包括p
‑
i
‑
n结(21、308、302)；并且含锗阱30包括中间含锗区308，该中间含锗区308具有介于1.0
×
10
13
/cm3至1.0
×
10
18
/cm3的范围内的掺杂剂原子浓度，与第二导电类型含锗区302接触，并由第一导电类型硅区21横向包围。
77.在一个实施例中，半导体结构可包括：单晶硅衬垫32，与第一导电类型硅区302的内侧壁接触，横向包围含锗阱30，并与单晶硅衬底(9、10)外延对准。在一个实施例中，含锗阱30包括与单晶硅衬垫32和单晶硅衬底(9、10)外延对准的单晶含锗半导体材料。
78.在一个实施例中，第一导电类型硅区21连续地围绕含锗阱30，并包括与含锗阱30的底面接触的第一水平延伸部分和第二水平延伸部分，该第一水平延伸部分与含锗阱的底面接触，该第二水平延伸部分7在单晶硅衬底(9、10)的近侧水平表面30下方从含锗阱向外延伸。
79.半导体结构可包括：感测电路，位于单晶硅衬底(10、110)上或位于通过介电材料层(190、290)和位于介电材料层(190、290)内的焊盘(188、288)接合至单晶硅衬底(10、110)的半导体衬底210上；以及金属互连结构80，在第二导电类型含锗区302与感测电路之间提供电连接。
80.图5a至图5f是根据本发明第四实施例的在形成图像传感器的像素期间的第四示例性结构的顺序垂直截面图。图5a所示的第四示例性结构包括第一半导体衬底110，该第一半导体衬底110可以是单晶硅衬底。在第一示例性结构中，第一半导体衬底110可与单晶硅衬底10相同。近侧水平表面7可位于第一半导体衬底110的顶面上。介电掩模层12可形成在近侧水平表面上，并且沟槽69可通过介电掩模层12中的开口形成在第一半导体衬底110的上部中。通过省略第一掺杂光二极管接触区28、第二导电类型掺杂阱60和掺杂阱接触区68的形成，可从图2b的第一示例性结构得到图5a的第四示例性结构。
81.参考图5b，可顺序地执行图2d、图2e、图2f和图2g的处理步骤，以形成硅衬垫32和含锗阱30。硅衬垫32可具有与第一实施例中相同的厚度和相同的材料组分。含锗阱30可具有与第一实施例中相同的材料组分和相同的结晶度。含锗阱30可以是单晶的并与第一半导体衬底110的单晶半导体衬底外延对准，或者可以是多晶的或非晶的。
82.参考图5c，可将硅沉积在含锗阱30的顶面上。在一个实施例中，沉积的硅可包括非掺杂硅。如本文所用，非掺杂硅是指在沉积工艺期间未故意引入的掺杂剂的硅。因此，非掺杂硅中的电掺杂剂的水平可处于残留水平。例如，非掺杂硅可以是本征的，或者可包括掺杂剂浓度小于1.0
×
10
16
/cm3(诸如1.0
×
10
12
/cm3至1.0
×
10
15
/cm3)的电掺杂剂。非掺杂硅提供相对较高的电阻率，并有效地抑制泄漏电流方面。可通过选择性沉积工艺或非选择性沉积工艺生长非掺杂硅。在使用非选择性沉积工艺的实施例中，可从包括介电掩模层12的顶面的水平面上方去除沉积的非掺杂硅材料的过量部分。沉积的非掺杂硅的剩余部分包括钝化硅区340。钝化硅区340的顶面可位于包括介电掩模层12的顶面的水平面内。在使用选择性沉积工艺来沉积非掺杂硅的实施例中，平坦化工艺可能不是必需的。钝化硅区340用作含锗阱30的含硅覆盖结构。
83.参考图5d，可使用第一掩模离子注入工艺来将第一导电类型的掺杂剂注入至钝化硅区340的一部分和含锗阱30的上部中。钝化硅区340的注入部分包括第一导电类型硅区341，并且含锗阱30的注入部分包括第一导电类型含锗区301。第一导电类型硅区341和第一导电类型含锗区301可被重掺杂。例如，第一导电类型硅区341和第一导电类型含锗区301中的每个可包括原子浓度介于1.0x10
19
/cm3至2.0x10
21
/cm3的范围内的第一导电类型的电掺杂剂。
84.可使用第二掩模离子注入工艺将第二导电类型的掺杂剂注入至钝化硅区340的另一部分和含锗阱30的另一上部中。钝化硅区340的注入部分包括第二导电类型硅区342，并且含锗阱30的注入部分包括第二导电类型含锗区302。第二导电类型硅区342和第二导电类型含锗区302可被重掺杂。例如，第二导电类型硅区342和第二导电类型含锗区302中的每个可包括原子浓度介于1.0x10
19
/cm3至2.0x10
21
/cm3的范围内的第二导电类型的电掺杂剂。
85.钝化硅区340的剩余部分可在第一导电类型硅区341与第二导电类型硅区342之间提供横向隔离。钝化硅区340、第一导电类型硅区341与第二导电类型硅区342的组合包括硅覆盖结构34，该硅覆盖结构34是含硅覆盖结构。
86.含锗阱30的未注入部分在本文中被称为中间含锗区308。中间含锗区308可以是本征的，或者可具有与浓度介于1.0
×
10
13
/cm3至1.0
×
10
18
/cm3的范围内的掺杂剂的原子的掺杂。中间含锗区308在第一导电类型含锗区301与第二导电类型含锗区302之间提供横向间隔。中间含锗区308、第一导电类型含锗区301与第二导电类型含锗区302的组合构成含锗阱30。
87.参考图5e，可例如通过执行各向同性蚀刻工艺(诸如湿蚀刻工艺)来去除介电掩模层12。可在第一半导体衬底110上方形成第一介电材料层190、衬底通孔结构104、横向包围衬底通孔结构104的绝缘间隔件102、金属互连结构80和第一接合焊盘188。
88.参考图5f，可在第二半导体衬底210上形成用于设置在图5f的第一半导体衬底110上的光检测器的感测电路。可形成用于设置在图5f的第一半导体衬底110上的光检测器的阵列的感测电路的阵列。例如，用于光检测器的每个感测电路可包括：传输晶体管610，包括
源极区48和浮置漏极区46；以及附加场效应晶体管，可包括p型场效应晶体管630和n型场效应晶体管。设置在第二半导体衬底210上的图5f的感测电路可与图2k的如设置在单晶硅衬底10上的感测电路相同。可在第二半导体衬底210上方形成在第二介电材料层290内形成的金属互连结构80，以提供往返于第二半导体衬底210上的各种半导体器件的电布线。第二接合焊盘288可形成在第二介电材料层290上。
89.包括第一半导体衬底110和第一介电材料层190的第一晶圆可通过晶圆至晶圆接合而接合至包括第二半导体衬底210和第二介电材料层290的第二晶圆。例如，第一接合焊盘188并且与第二接合焊盘288对准并布置在第二接合焊盘288上，并可在每对配对的第一接合焊盘188与第二接合焊盘288上引发金属至金属接合。随后，可使第一半导体衬底110的背面薄化，以物理上暴露贯通衬底通孔结构104的顶面。背面介电层106可形成在第一半导体衬底110的背面上，并且外部接合焊盘198可穿过背面介电层106形成在衬底通孔结构104中的相应衬底通孔结构的背面表面上。可切割第一晶圆和第二晶圆的接合组件以提供接合的半导体管芯。每个接合的半导体管芯可包括：第一半导体管芯710，包括第一半导体衬底110和第一介电材料层190的切割部分；第二半导体管芯720，包括第二半导体衬底210和第二介电材料层290的切割的部分。
90.图6a至图6f是根据本发明第四实施例的第四示例性结构的可选配置的垂直截面图。参考图6a，通过省略硅衬垫32的形成，可从图5f的第四示例性结构得到第四示例性结构的第一可选的配置。在此实施例中，含锗阱30可直接形成在沟槽69的侧壁和水平表面上。因此，含锗阱30可与包括第一半导体衬底110的单晶硅衬底直接接触。
91.参考图6b，通过形成氮化硅覆盖结构41代替硅覆盖结构34，可从图6a的第四示例性结构的第一可选配置得出第四示例性结构的第二可选配置。在此实施例中，第一导电类型含锗区301和第二导电类型含锗区302中的每个可经由结构82通过金属互连结构80中的相应金属互连结构(诸如相应金属通孔)直接接触。
92.参考图6c，通过形成多个第一导电类型含锗区301和/或多个第二导电类型含锗区302，可从图5f的第四示例性结构得到第四示例性结构的第三可选配置。在此实施例中，可形成多个第一导电类型硅区341和/或多个第二导电类型硅区342。
93.参考图6d，通过形成多个第一导电类型含锗区301和/或多个第二导电类型含锗区302，可从图6a的第四示例性结构的第一可选配置得到第四示例性结构的第四可选配置。在此实施例中，可形成多个第一导电类型硅区341和/或多个第二导电类型硅区342。
94.参考图6e，通过用掺杂剂掺杂第一导电类型的含锗中间区308以形成附加的第一导电类型含锗区305，可从图5f的第四示例性结构或图6c的第四示例性结构的第三替代结构得到第四示例性结构的第五替代结构。在此实施例中，附加第一导电类型含锗区305内的第一导电类型的掺杂剂的原子浓度可介于1.0
×
10
17
/cm3至1.0
×
10
19
/cm3的范围内，尽管也可使用更小和更大的原子浓度。在此实施例中，光伏结可以是p
‑
n结。
95.参考图6f，通过在与第一导电类型含锗区301中的第一导电类型的掺杂剂的原子浓度相当的原子浓度下用第一导电类型的掺杂剂掺杂中间含锗区308，可从图6e的第四示例性结构的第五可选配置得到第四示例性结构的第六可选配置。在此实施例中，第一导电类型含锗区301代替中间含锗区308。可在第一导电类型含锗区301与第二导电类型含锗区302之间形成p
‑
n结。含锗阱30包括和/或由第一导电类型含锗区301和第二导电类型含锗区
302组成。
96.图7a至图7g是根据本发明的第五实施例的图像传感器的像素的形成期间的第五示例性结构的顺序垂直截面图。参考图7a，可通过提供可包括单晶硅衬底10的半导体衬底500来形成根据本发明的第五实施例的第五示例性结构。单晶硅衬底10可与第一示例性结构中相同。用于形成感测电路的半导体器件可形成在单晶硅衬底10的上部上和/或中。例如，半导体器件可包括传输晶体管610、p型场效应晶体管630和n型场效应晶体管640。可在光检测器区510中形成传输晶体管610，并可在感测电路区520中形成p型场效应晶体管630和n型场效应晶体管640。各种场效应晶体管(610、630、640)可与第一示例性结构中相同。
97.诸如氧化硅等介电材料可沉积在单晶硅衬底10的近侧水平表面上的半导体器件上方，并可被平坦化以提供具有水平顶面的介电掩模层92。介电掩模层92的厚度可大于栅电极52的高度，并且介电掩模层92可覆盖栅电极52。
98.参考图7b，光刻胶层67可施加在介电掩模层12上方，并可被光刻图案化以在光检测器区510内形成开口。可执行各向异性蚀刻工艺以将光刻胶层67中的开口的图案通过介电掩模层92转印至单晶硅衬底10的上部中。可在单晶硅衬底10的上部中形成沟槽69。沟槽69的深度可大于、等于或小于第二导电类型掺杂阱60的深度。在一个实施例中，沟槽69的深度可介于0.5微米至10微米的范围内，诸如1微米至6微米的范围内，尽管也可使用更小和更大的深度。沟槽69的横向尺寸可介于0.5微米至30微米的范围内，诸如1微米至15微米的范围内。沟槽69的横向尺寸在沟槽69具有圆形或椭圆形水平截面形状的实施例中可以是沟槽69的水平截面形状的直径或主轴，或者在沟槽69的水平截面形状是矩形的实施例中可以是矩形的边的长度。随后可例如通过灰化去除光刻胶层67。
99.参考图7c，可执行图2d和图2e的处理步骤以形成硅衬垫32和含锗材料层30l。硅衬垫32可具有与第一示例性结构中相同的厚度、相同的结晶度和/或相同的材料组分。含锗材料层30l可具有与第一示例性结构中相同的结晶度和相同的材料组分。
100.参考图7d，可执行图2f和图2g的处理步骤以形成含锗阱30。
101.参考图7e，可执行图2h的处理步骤以形成钝化硅区340。在一个实施例中，钝化硅区340可具有在包括介电掩模层92的顶面的水平面内的顶面。
102.参考图7f，可执行图5d的处理步骤以形成第一导电类型硅区341、第一导电类型含锗区301、第二导电类型硅区342以及第二导电类型含锗区302。钝化硅区340的剩余部分可在第一导电类型硅区341与第二导电类型硅区342之间提供横向隔离。钝化硅区340、第一导电类型硅区341与第二导电类型硅区342的组合包括硅覆盖结构34，该硅覆盖结构34是含硅覆盖结构。中间含锗区308、第一导电类型含锗区301与第二导电类型含锗区302的组合构成含锗阱30。可选地，可形成图6a至图6d所示的任何p
‑
i
‑
n结结构或图6e和图6f所示的p
‑
n结结构来代替图6f所示的p
‑
i
‑
n结。通常，可在沟槽69中形成上述的任何p
‑
i
‑
n结或任何p
‑
n结。
103.参考图7g，可形成附加介电材料层94和金属互连结构80以提供往返于半导体器件和光检测器的各个节点的电连接。例如，第二导电类型含锗区302可通过金属互连结构和第二导电类型硅区342的子集连接至传输晶体管610的源极区48。第一导电类型含锗区301可由偏置电路适当地偏置穿过金属互连结构80的另一子集。
104.图7h是根据本发明的第五实施例的第五示例性结构的可选配置的垂直截面图。参
考图7h，通过形成氮化硅覆盖结构41代替硅覆盖结构34，可从图7g的第五示例结构得到第五示例性结构的可选配置。在此实施例中，第一导电类型含锗区301和第二导电类型含锗区302中的每个可经由结构82通过金属互连结构80中的相应金属互连结构(诸如相应金属通孔)直接接触。
105.通常，可在含锗阱30内形成任何类型的光伏结。光伏结可以是垂直p
‑
i
‑
n结、横向p
‑
i
‑
n结、垂直p
‑
n结或横向p
‑
n结。此外，也可使用使用钉扎层的钉扎二极管的配置或单光子雪崩二极管(spad)的配置。尽管本文描述了在含锗阱30内形成的光伏结的特定实施例，但应当理解，本发明的范围不受光伏结的任何特定配置的限制，前提是锗阱30用作光伏结的元件。
106.含锗阱30的含锗材料可以是掺杂锗或包括大于50％原子百分比的锗的掺杂硅锗合金。可通过第一导电类型硅区21和含硅覆盖结构(34或41)的组合，或者通过硅衬垫32与含硅覆盖结构(34或41)的组合来完全密封含锗阱30。因此，可避免第四或第五示例性结构内的含锗阱30与介电材料层90或任何其他含氧元件之间的物理接触，并且含锗阱30可保持无氧化。
107.参考图5a至图7h并且根据本发明的各个实施例，提供一种包括光检测器的半导体结构。光检测器包括：含锗阱30，嵌入在单晶硅衬底(10、110)中并延伸至单晶硅衬底(10、110)的近侧水平表面7，其中，含锗阱30包括原子百分比大于50％的锗；以及含硅覆盖结构(34或41)，位于含锗阱30的顶面上，并包括原子百分比大于42％的硅原子。含硅覆盖结构(34或41)可包括基本上由掺杂的硅组成的硅覆盖结构34，或者作为基本上由氮化硅组成的氮化硅覆盖结构41。含锗阱30包括光伏结，该光伏结包括第一导电类型含锗区301和第二导电类型含锗区302。
108.在一个实施例中，光伏结包括p
‑
i
‑
n结；并且含锗阱30包括中间含锗区308，该中间含锗区308具有介于1.0
×
10
13
/cm3至1.0
×
10
17
/cm3的范围内的掺杂剂原子浓度，并且与第一导电类型含锗区301和第二导电类型的含锗区302接触。
109.在一个实施例中，含硅覆盖结构34包括：与第一导电类型含锗区301接触的第一导电类型硅区341；第二导电类型含锗区302接触的第二导电类型硅区342。
110.在一个实施例中，含硅覆盖结构34包括钝化硅区340，该钝化硅区340具有介于1.0
×
10
13
/cm3至1.0
×
10
17
/cm3的范围内的掺杂剂原子浓度，并且位于第一导电类型硅区341与第二导电类型硅区342之间。
111.在一个实施例中，含锗阱30包括与单晶硅衬底(10、110)外延对准的单晶含锗半导体材料。在一个实施例中，含硅覆盖结构(34或41)的近侧表面与含锗阱30接触；并且含硅覆盖结构(34或41)的远侧表面远离包括单晶硅衬底(10、110)的近侧水平表面7的水平面垂直偏移。
112.在一个实施例中，光伏结包括p
‑
n结；并且第一导电类型含锗区301与第二导电类型含锗区302接触。
113.在一个实施例中，半导体结构可包括感测电路，该感测电路包括位于单晶硅衬底(10、110)上的场效应晶体管；以及位于单晶硅衬底(10、110)的近侧水平表面7上并包含金属互连结构80的介电材料层90、190、(92、94)。金属互连结构80的子集可在第二导电类型含锗区302和场效应晶体管中的一个的源极/漏极区(诸如传输晶体管610的源极区48)之间提
供导电路径。
114.在一个实施例中，半导体结构可包括：第一介电材料层190，位于单晶硅衬底110的近侧水平表面7上并包含第一金属互连结构80和第一接合焊盘188；半导体管芯720，包括半导体衬底210；感测电路，包括位于半导体衬底210上的场效应晶体管；以及第二介电材料层290，位于半导体衬底210上并在其中包含第二金属互连结构80和第二接合焊盘288。第二接合焊盘288可接合至第一接合焊盘188中的相应第一接合焊盘，并且第一金属互连结构80和第二金属互连结构80的子集在第二导电类型含锗区302与感测电路中的场效应晶体管中的一个的源极/漏极区(诸如传输晶体管610的源极区48)之间提供导电路径。
115.参考图8，第一工艺流程图800示出根据本发明的实施例的用于形成图像传感器的示例性工艺顺序。参考步骤810以及图2b、图5a和图7a，可在单晶硅衬底(10、110)上方对介电掩模层(12、92)进行沉积和图案化。参考步骤820以及图2b、图5a和图7b，可穿过介电掩模层(12、92)中的开口在单晶硅衬底(10、110)中蚀刻沟槽69。参考步骤830和图2c至图2g、图3a、图3b、图4a、图4b、图5b、图5f、图6a至图6f、图7c和图7d和图7h，可在沟槽69内形成含锗阱30。含锗阱30包括原子百分比大于50％的锗。在一个实施例中，含锗阱30可以是单晶的，并可与单晶硅衬底(10、110)外延对准。参考步骤840和图2h、图2l、图3a、图3b、图4a、图4b、图5c、图5f、图6a至图6f、图7e和图7h，可在含锗阱30的顶面上形成含硅覆盖结构(34或41)。参考步骤850和图2i至图2l、图3a、图3b、图4a、图4b、图5d至图5f、图6a至图6f和图7f至图7h，可通过注入第一导电类型的掺杂剂和第二导电类型的掺杂剂来在沟槽69内或横跨沟槽69形成光伏结。
116.参考图9，第二工艺流程图900示出用于形成图2k或图2l所示的图像传感器的示例性工艺顺序。参考步骤921和图2a，可提供单晶硅衬底10。参考步骤922和图2b，可在单晶硅衬底10的顶面上形成图案化的介电掩模层12，并可将该图案化的介电掩模层12用作蚀刻掩模来在单晶硅衬底10的上部中形成沟槽69。参考步骤923和图2c，例如通过离子注入第一导电类型的掺杂剂，可在单晶硅衬底10内的沟槽69周围形成第一导电类型硅区21。参考步骤924和图2d，可以可选地从第一导电类型硅区21的物理暴露的表面生长硅衬垫32。参考步骤925和图2e，可在沟槽69中和单晶硅衬底(9、10)上方形成含锗材料层30l。在一个实施例中，可执行外延沉积工艺以在沟槽69内生长单晶含锗材料以形成含锗材料层30l。参考步骤926和图2f，可通过对含锗材料层30l执行平坦化工艺来形成含锗阱30。参考步骤927和图2g，可以可选地使含锗阱30垂直凹进。参考步骤928以及图2h和图2l，可在含锗阱30的顶面上形成含硅覆盖结构(诸如图2h所示的钝化硅区340或图2l所示的氮化硅覆盖结构41)。参考步骤929以及图2i和图2l，可通过用第二导电类型的掺杂剂掺杂含锗阱30的上部来形成第二导电类型含锗区302。参考步骤930以及图2j和图2l，可在单晶硅衬底10上的光检测器区510和感测电路区520中形成场效应晶体管(610、630、640)。参考步骤931以及图2k和图2l，可在场效应晶体管(610、630、640)上方形成介电材料层90和金属互连结构80。
117.参考图10，第三工艺流程图1000示出用于形成图3a或图3b所示的图像传感器的示例性工艺顺序。参考步骤1010，通过执行图2a至图2i、图2k和图2l的对应于图9的第二工艺流程图中的处理步骤921至929和930的处理步骤，可在第一半导体衬底110中形成子像素的光伏结。在此实施例中，如图3a和图3b所示，在第一半导体衬底110上不存在场效应晶体管(610、630、640)。参考步骤1020以及图3a和图3b，子像素的感测电路可形成在第二半导体衬
底210上，该第二半导体衬底210可以是硅衬底。用于每个光检测器的传输晶体管610可形成在第二半导体衬底210上。参考步骤1030以及图3a和图3b，包括第一半导体衬底110和第一介电材料层190的第一晶圆可通过晶圆至晶圆接合而接合至包括第二半导体衬底210和第二介电材料层290的第二晶圆。随后，可使第一半导体衬底110薄化，并可随后切割接合的组件。图3a示出含硅覆盖结构包括钝化硅区340的实施例，并且图3b示出含硅覆盖结构包括氮化硅覆盖结构41的实施例。
118.参考图11，第四工艺流程图1100示出用于形成图4a或图4b所示的图像传感器的示例性工艺顺序。参考步骤1110，可通过执行图2a至图2l的处理步骤来在第一半导体衬底110中形成子像素的光伏结。在这种情况下，如图4a和图4b所示，在第一半导体衬底110上形成场效应晶体管。参考步骤1120以及图4a和图4b，附加场效应晶体管(630、640)可形成在第二半导体衬底210上，该第二半导体衬底210可以是硅衬底。可在第一半导体衬底110上形成用于光检测器的传输晶体管610，并可在第一半导体衬底110和/或第二半导体衬底210上形成用于感测电路的场效应晶体管。参考步骤1130以及图4a和图4b，包括第一半导体衬底110和第一介电材料层190的第一晶圆可通过晶圆至晶圆接合而接合至包括第二半导体衬底210和第二介电材料层290的第二晶圆。随后，可使第一半导体衬底110薄化，并可随后切割接合的组件。图4a示出含硅覆盖结构包括钝化硅区340的实施例，并且图4b示出含硅覆盖结构包括氮化硅覆盖结构41的实施例。
119.参考图12，第五工艺流程图1200示出用于形成图5f和图6a至图6f所示的图像传感器的示例性工艺顺序。参考步骤1210以及图2a至图2c、图5a和图6a至图6f，可穿过介电掩模层12中的开口在第一半导体衬底110的上部中形成沟槽69。可如图5f、图6c、图6e所示形成硅衬垫32，或可如图6a、图6b、图6d和图6f所示省略硅衬垫32。参考步骤1220以及图2d、图2e、图2f、图2g、图5b和图6a至图6f，可形成可选的硅衬垫32和含锗阱30。参考步骤1230以及图5c和图6a至图6f，可在介电掩模层12中的开口内的含锗阱30的顶面上形成钝化硅区340。参考步骤1240以及图5d和图6a至图6f，可将电掺杂剂注入至含锗阱30的上部和钝化硅区340中，以形成如图5d和图6a至图6d所示的p
‑
i
‑
n结或形成如图6e和图6f所示的p
‑
n结。参考步骤1250以及图5e和图6a至图6f，可去除介电掩模层12，并可在第一半导体衬底110上方形成第一介电材料层190、金属互连结构80和第一接合焊盘188。参考步骤1260以及图5f和图6a至图6f，包括第一半导体衬底110和第一介电材料层190的第一晶圆可通过晶圆至晶圆接合而接合至包括第二半导体衬底210和第二介电材料层290的第二晶圆。随后，可使第一半导体衬底110薄化，并可随后切割接合的组件。
120.参考图13，第六工艺流程图1300示出用于形成图7g和图7h所示的图像传感器的示例性工艺顺序。参考步骤1310和图7a，感测电路的半导体器件可形成在单晶硅衬底10的上部上和/或中。参考步骤1320和图7b，可穿过介电掩模层92形成至单晶硅衬底10的上部中的沟槽69。参考步骤1330和图7c，可在沟槽69中形成可选的硅衬垫32和含锗材料层30l。参考步骤1340和图7d，可通过对含锗材料层30l进行图案化来在沟槽60中形成含锗阱30。参考步骤1350以及图7e和图7h，可在含锗阱30的顶部上形成包括钝化硅区34或氮化硅覆盖结构41的含硅覆盖结构。参考步骤1360以及图7f和图7h，可执行离子注入工艺以在沟槽69中形成p
‑
i
‑
n结或p
‑
n结。参考步骤1370以及图7g和图7h，可在单晶硅衬底10上方形成附加介电材料层94和金属互连结构80，以提供往返于半导体器件和光检测器的各个节点的电连接。
121.本发明的锗基光检测器可在红外波长范围内提供高量子效率。此外，与硅基光检测器相比，本发明的锗基光检测器可为诸如高速距离测量等高速运动应用提供更高的操作速度和快速响应。本发明的锗基光检测器与标准cmos逻辑器件(诸如cmos场效应晶体管)集成在一起以并入至半导体管芯中。
122.本技术的一些实施例提供了一种包括光检测器的半导体结构，其中，所述光检测器包括：含锗阱，嵌入在单晶硅衬底中并延伸至所述单晶硅衬底的近侧水平表面，其中，所述含锗阱包括大于50％原子百分比的锗；以及含硅覆盖结构，位于所述含锗阱的顶面上，并包括大于42％原子百分比的硅原子，其中：所述含锗阱包括光伏结，所述光伏结包括第一导电类型含锗区和第二导电类型含锗区。在一些实施例中，所述光伏结包括p
‑
i
‑
n结；以及所述含锗阱包括中间含锗区，所述中间含锗区具有介于1.0x10
13
/cm3至1.0x10
17
/cm3的范围内的掺杂剂原子浓度，并且与所述第一导电类型含锗区和所述第二导电类型含锗区接触。在一些实施例中，所述含硅覆盖结构包括：第一导电类型硅区，与所述第一导电类型含锗区接触；以及第二导电类型硅区，与所述第二导电类型含锗区接触。在一些实施例中，所述含硅覆盖结构包括钝化硅区，所述钝化硅区具有介于1.0x10
13
/cm3至1.0x10
17
/cm3的范围内的掺杂剂原子浓度，并且位于所述第一导电类型硅区与所述第二导电类型硅区之间。在一些实施例中，所述含锗阱包括与所述单晶硅衬底外延对准的单晶含锗半导体材料。在一些实施例中，所述含硅覆盖结构的近侧表面与所述含锗阱接触；并且所述含硅覆盖结构的远侧表面远离包括所述单晶硅衬底的近侧水平表面的水平面垂直偏移。在一些实施例中，所述光伏结包括p
‑
n结；以及所述第一导电类型含锗区与所述第二导电类型含锗区接触。在一些实施例中，半导体结构还包括：感测电路，包括位于所述单晶硅衬底上的场效应晶体管；以及介电材料层，位于所述单晶硅衬底的近侧水平表面上，并在其中包含金属互连结构，其中，所述金属互连结构的子集在所述第二导电类型含锗区与一个所述场效应晶体管中的源极/漏极区之间提供导电路径。在一些实施例中，半导体结构还包括：第一介电材料层，位于所述单晶硅衬底的近侧水平表面上，并在其中包含第一金属互连结构和第一接合焊盘；半导体管芯，包括半导体衬底、包括位于所述半导体衬底上的场效应晶体管的感测电路，以及位于所述半导体衬底上的第二介电材料层，所述第二介电材料层在其中包含第二金属互连结构和第二接合焊盘，其中，所述第二接合焊盘接合至所述第一接合焊盘中的相应第一接合焊盘，并且所述第一金属互连结构和所述第二金属互连结构的子集在所述第二导电类型含锗区与所述感测电路中的一个所述场效应晶体管中的源极/漏极区之间提供导电路径。
123.本技术的另一些实施例提供了一种包括光检测器的半导体结构，所述光检测器包括：含锗阱，嵌入在单晶硅衬底内并延伸至所述单晶硅衬底的近侧水平表面，其中，所述含锗阱包括大于50％原子百分比的锗，并且其中，所述含锗阱包括光伏结；以及含硅覆盖结构，位于所述含锗阱的顶面上，并包括大于42％原子百分比的硅原子，其中：所述单晶硅衬底的包围所述含锗阱的一部分包括第一导电类型硅区；以及所述含锗阱包括第二导电类型含锗区。在一些实施例中，所述光伏结包括p
‑
i
‑
n结；以及所述含锗阱包括中间含锗区，所述中间含锗区具有介于1.0x10
13
/cm3至1.0x10
18
/cm3的范围内的掺杂剂原子浓度、与所述第二导电类型含锗区接触，并由所述第一导电类型硅区横向包围。在一些实施例中，半导体结构还包括：单晶硅衬垫，与所述第一导电类型硅区的内侧壁接触、横向包围所述含锗阱，并且与所述单晶硅衬底外延对准。在一些实施例中，所述含锗阱包括与所述单晶硅衬垫和所述
单晶硅衬底外延对准的单晶含锗半导体材料。在一些实施例中，所述第一导电类型硅区连续包围所述含锗阱，并包括第一水平延伸部分和第二水平延伸部分，所述第一水平延伸部分与所述含锗阱的底面接触，所述第二水平延伸部分在所述单晶硅衬底的所述近侧水平表面下方从所述含锗阱向外延伸。在一些实施例中，半导体结构还包括：感测电路，位于所述单晶硅衬底上或半导体衬底上，所述半导体衬底通过介电材料层和位于所述介电材料层内的接合焊盘接合至所述单晶硅衬底；以及金属互连结构，在所述第二导电类型含锗区与所述感测电路之间提供电连接。
124.本技术的又一些实施例提供了一种形成光检测器的方法，包括：在单晶硅衬底上方对介电掩模层进行沉积和图案化；穿过所述介电掩模层中的开口在所述单晶硅衬底中蚀刻沟槽；在所述沟槽内形成含锗阱，其中，所述含锗阱包括大于50％原子百分比的锗；在所述含锗阱的顶面上形成含硅覆盖结构；以及通过注入第一导电类型的掺杂剂和第二导电类型的掺杂剂来在所述沟槽内或横跨所述沟槽形成光伏结。在一些实施例中，将所述第一导电类型的掺杂剂注入至所述含锗阱的第一部分中，以形成第一导电类型含锗区；将所述第二导电类型的掺杂剂注入至所述含锗阱的第二部分中，以形成第二导电类型含锗区；并且所述光伏结包括形成在所述含锗阱内的p
‑
i
‑
n结或p
‑
n结。在一些实施例中，通过所述沟槽的侧壁和底面注入所述第一导电类型的掺杂剂，以在所述单晶硅衬底内形成第一导电类型硅区；将所述第二导电类型的掺杂剂注入至所述含锗阱的一部分中，以形成第二导电类型含锗区；以及所述光伏结包括横跨所述含锗阱和所述单晶硅衬底形成的p
‑
i
‑
n结或p
‑
n结。在一些实施例中，所述含锗阱通过执行以下操作来形成：执行使含锗材料生长的外延沉积工艺，其中，所述含锗材料的生长在所述沟槽内的一部分形成为在所述沟槽内与所述单晶硅衬底外延对准；从包括所述介电掩模层的顶面的水平面上方去除所述含锗材料的过量部分；在所述介电掩模层中的开口内使所述含锗材料的剩余部分垂直凹进。在一些实施例中，方法还包括：在所述单晶硅衬底上或在与所述单晶硅衬底不同的半导体衬底上形成感测电路；以及通过在所述第二导电类型含锗区和所述感测电路上形成金属互连结构来电连接第二导电类型含锗区与所述感测电路。
125.上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。