P型环栅器件堆叠结构及增强P型环栅器件沟道应力方法

p型环栅器件堆叠结构及增强p型环栅器件沟道应力方法
技术领域
1.本发明涉及领域半导体领域，尤其涉及一种用于p型环栅器件的堆叠结构及增强p型环栅器件的沟道应力的方法。


背景技术：

2.晶体管器件，可理解为用半导体材料制作的开关结构。随着半导体技术的发展，晶体管器件从平面晶体管发展到finfe晶体管，再发展到环栅晶体管。环栅晶体管也可理解为gaa晶体管、gaafet。其中，gaa的全称为：gate
‑
all
‑
around，表示一种全环绕式栅极技术。
3.对于n型晶体管与p型晶体管而言，其载流子的迁移率存在差异，从而使得n型晶体管与p型晶体管在相同尺寸下的电流能力存在差异。其中对于平面晶体管而言，n型晶体管的电子迁移率比p型晶体管的空穴迁移率大了几乎一倍，解决这一问题的方式为通过平面晶体管的源漏锗硅(sige)应力技术来调节n型晶体管沟道和p型晶体管沟道的载流子迁移率。发展到finfe晶体管时，n型晶体管与p型晶体管的载流子迁移率相差不大。而发展到gaa晶体管时，n型晶体管的电子迁移率有了很大的提高，而p型晶体管的空穴迁移率反而降低了，导致n型gaa晶体管和p型gaa晶体管的载流子迁移率相差很大。从而当把n型gaa晶体管和p型gaa晶体管进行集成时，电流匹配问题非常突出。
4.而当晶体管发展到先进节点的finfe、gaa器件时，源漏提供给沟道的应力大小已经趋于极限。
5.因而对于gaa晶体管技术而言，如何提高p型gaa晶体管的空穴迁移率是业界亟需解决的技术问题。


技术实现要素：

6.本发明提供一种用于p型环栅器件的堆叠结构及增强p型环栅器件的沟道应力的方法，以提高p型环栅器件的沟道应力，从而提高p型环栅器件的空穴迁移率。
7.根据本发明的一方面，提供给了一种用于p型环栅器件的堆叠结构，包括：
8.底层结构；
9.设置在所述底层结构上的堆叠件，所述堆叠件包括交替层叠的牺牲层与沟道层，所述牺牲层与所述底层结构接触；
10.其中，所述牺牲层的材料的晶格常数小于所述沟道层的材料的晶格常数，并且所述沟道层的材料的晶格常数等于所述底层结构的材料的晶格常数；以使得初始状态下，所述沟道层无应变，所述牺牲层具有初始的张应变；当所述牺牲层发生弛豫时，所述沟道层受到所述牺牲层因弛豫而诱导的压应变。
11.可选的，所述底层结构为硅衬底。
12.进一步地，所述沟道层的材料为si，所述牺牲层的材料为sic。
13.可选的，所述底层结构为应变弛豫的缓冲层(srb，strain relaxed buffer)。
14.进一步地，所述srb层具体为si
0.5
ge
0.5
。
15.进一步地，所述沟道层的材料为si
0.5
ge
0.5
，所述牺牲层的材料为si
0.75
ge
0.25
。
16.可选的，所述沟道层为纳米线结构或者纳米片结构。
17.根据本发明的另一方面，提供了一种增强p型环栅器件的沟道应力的方法，包括：
18.提供底层结构；
19.在所述底层结构上形成堆叠件，所述堆叠件包括交替层叠的牺牲层与沟道层，所述牺牲层与所述底层结构接触；其中，所述牺牲层的材料的晶格常数小于所述沟道层的材料的晶格常数，并且所述沟道层的材料的晶格常数等于所述底层结构的材料的晶格常数；以使得初始状态下，所述沟道层无应变，所述牺牲层具有初始的张应变；
20.进行制备p型环栅器件的后续工艺，所述牺牲层在后续工艺的作用下发生弛豫，所述沟道层受到所述牺牲层因弛豫而诱导的压应变。
21.可选的，所述后续工艺包括但不限于：
22.对堆叠件进行鳍结构刻蚀以及鳍结构截断，形成鳍结构；
23.对鳍结构进行源/漏刻蚀，形成源/漏空腔；
24.在所述源/漏空腔内外延源/漏层，形成源/漏区；
25.去除所述鳍结构中的牺牲层，进行沟道释放。
26.可选的，所述底层结构为硅衬底。
27.进一步地，所述沟道层的材料为si，所述牺牲层的材料为sic。
28.可选的，所述底层结构为srb层。
29.进一步地，所述srb层具体为si
0.5
ge
0.5
。
30.进一步地，所述沟道层的材料为si
0.5
ge
0.5
，所述牺牲层的材料为si
0.75
ge
0.25
。
31.本发明提供的用于p型环栅器件的堆叠结构及增强p型环栅器件的沟道应力的方法中，通过将堆叠件的牺牲层与沟道层材料的晶格常数设置成牺牲层材料的晶格常数小于沟道层的材料的晶格常数，并且沟道层的材料的晶格常数等于底层结构的材料的晶格常数；以使得初始状态下，沟道层无应变，牺牲层具有初始的张应变；当牺牲层发生弛豫时，沟道层受到牺牲层因弛豫而诱导的压应变，从而巧妙地利用牺牲层来增强p型环栅器件的沟道层应力，从而提高p型环栅器件的空穴迁移率。
附图说明
32.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
33.图1是现有的一种堆叠件结构在后续工艺过程中应力变化的仿真示意图；
34.图2是本发明一实施例用于p型环栅器件的堆叠结构的示意图；
35.图3是采用sige与采用sic作为牺牲层在经过后续工艺过程后的应力变化的仿真结果对比图；
36.图4是本发明一实施例中增强p型环栅器件的沟道应力的方法的流程示意图一；
37.图5是本发明一实施例中增强p型环栅器件的沟道应力的方法的流程示意图二；
38.图6
‑
图14是本发明一实施例中增强p型环栅器件的沟道应力的方法各步骤对应的
器件结构示意图；
39.附图标记说明：
40.101
‑
底层结构；
41.102
‑
牺牲层；
42.103
‑
沟道层；
43.104
‑
隔离氧化层；
44.105
‑
伪栅极堆叠件；
45.106
‑
伪栅极单元；
46.107
‑
第一侧壁；
47.108
‑
源/漏空腔；
48.109
‑
第二侧壁；
49.110
‑
源/漏层；
50.111
‑
层间介质层。
具体实施方式
51.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
52.在本发明说明书的描述中，需要理解的是，术语“上部”、“下部”、“上端”、“下端”、“下表面”、“上表面”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
53.在本发明说明书的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。
54.在本发明的描述中，“多个”的含义是多个，例如两个，三个，四个等，除非另有明确具体的限定。
55.在本发明说明书的描述中，除非另有明确的规定和限定，术语“连接”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接或可以互相通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
56.下面以具体地实施例对本发明的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。
57.在提出本发明之前，申请人对于先进节点的gaa器件的堆叠件进行了充分研究，目前针对p型gaa器件的堆叠件的结构设置主要为：牺牲层材料的晶格常数等于srb或衬底材料的晶格常数，且srb或衬底材料的晶格常数小于沟道层材料的晶格常数(即牺牲层材料的晶格常数＝srb或衬底材料的晶格常数<沟道层材料的晶格常数)，从而使得在衬底上，沟道
层材料受到初始的压应变，牺牲层材料无初始应变。在后续的工艺流程过程中，沟道层材料由于受到弛豫影响，弛豫掉了大部分的压应变。具体典型的方式例如为：si
0.75
ge
0.25 srb上堆叠的si
0.75
ge
0.25
/si
0.5
ge
0.5
被用于制备si
0.5
ge
0.5
沟道p型gaa器件。在srb上，si
0.75
ge
0.25
牺牲层无应变，si
0.5
ge
0.5
沟道受到完全压应变。这种压应变是p型gaa器件所需要的，然而在器件工艺制备过程中，特别是鳍结构刻蚀(fin etch)、鳍结构截断(fin cut)、源/漏刻蚀(s/d cavity etch)以及沟道释放(channel release)这些步骤中，会逐步造成si
0.5
ge
0.5
沟道中压应变弛豫，使得沟道层的压应变弛豫了大部分，从而空穴的迁移率提高有限，限制了p型gaa器件性能的提高。
58.上述做法的出发点实质上是若希望沟道层最后具有何种类型的应变，则在选择材料时，就让沟道层具有初始的对应类型的应变。
59.申请人进一步研究发现，上述类型的堆叠件结构在鳍结构的尺寸较大时，弛豫作用影响相对不大，几乎可以忽略，这正是现有技术之所以采用这种结构的原因。但是鳍结构的尺寸越小，弛豫的影响越厉害，尤其当鳍结构的尺寸达到10纳米级别及以下时，弛豫的作用非常显著，因而对p型gaa器件性能的影响很大。具体请参照图1，图1为上述现有的堆叠件结构在经过后续工艺过程中的应力仿真示意结果；其中图1中的线条a表示堆叠件结构在经过鳍结构刻蚀(fin etch)、鳍结构截断(fin cut)后沟道层的应力(由图可知具体应力大小为
‑
2.5gpa)，线条b表示堆叠件结构在经过源/漏刻蚀(s/dcavity etch)后沟道层的应力(由图可知具体应力大小为
‑
1.4gpa)，线条c表示堆叠件结构在经过沟道释放(channel release)后沟道层的应力(由图可知具体应力大小为
‑
0.7gpa)，由此可知，沟道层的压应力由于工艺的弛豫作用被损失掉了70％左右。且随着器件尺寸的微缩，该效应会更加严重。
60.基于此，申请人针对小尺寸(鳍结构的尺寸达到10纳米级别及以下时的尺寸)器件的需要，创造性地提出了一种新的用于p型环栅器件的堆叠结构，具体请参考图2，如图2所示，本发明实施例提供的用于p型环栅器件的堆叠结构，包括底层结构101以及设置在所述底层结构上的堆叠件，所述堆叠件包括交替层叠的牺牲层102与沟道层103，所述牺牲层102与所述底层结构101接触；
61.其中，所述牺牲层102的材料的晶格常数小于所述沟道层103的材料的晶格常数，并且所述沟道层103的材料的晶格常数等于所述底层结构101的材料的晶格常数；以使得初始状态下，所述沟道层103无应变，所述牺牲层102具有初始的张应变；当所述牺牲层102发生弛豫时，所述沟道层103受到所述牺牲层102因弛豫而诱导的压应变。
62.本发明创造性地利用牺牲层在工艺过程中的弛豫作用，巧妙地将牺牲层在工艺过程中的弛豫效果用来增强p型gaa器件的沟道层的压应力，打破了现有的希望沟道层具有何种应力就对其设置相应类型初始的应力的思维局限，取得了意外的技术效果。
63.在本发明的一个具体实施例中，所述底层结构101可以为硅衬底。作为一种实施方式，在底层结构101为硅衬底的情况下，沟道层103的材料为si，牺牲层102的材料为sic。
64.根据现有的半导体技术，当衬底结构为硅衬底时，牺牲层典型的为sige，若牺牲层采用sige，则牺牲层具有初始的压应变，在后续的器件工艺制备过程中，特别是鳍结构刻蚀(fin etch)、鳍结构截断(fin cut)、源/漏刻蚀(s/d cavity etch)以及沟道释放(channel release)这些步骤中，牺牲层的压应变发生弛豫，从而会在沟道层中引入张应变；然而对于p型gaa器件而言，张应变反而会降低空穴载流子迁移率的提高，对器件性能提升不利。
65.本发明考虑到p型gaa器件的特定要求，通过一系列模拟仿真并结合器件制备工艺的需求，比如刻蚀选择比等等，将牺牲层的材料由现有的sige替换为sic，既满足了工艺的要求，又能够得到p型gaa器件所需要的沟道应力。具体地，由于sic的晶格常数比si小，因而sic牺牲层具有初始的张应变，在后续器件工艺制备过程中，sic牺牲层因弛豫而对沟道层引入压应变，该应变正是p型gaa器件所需的应变。其中，采用sige作为牺牲层与采用sic作为牺牲层的应力对比请参考图3，其中线条d和线条e是分别采用sige和sic作为牺牲层的堆叠结构在经过鳍结构刻蚀(fin etch)、鳍结构截断(fin cut)、源/漏刻蚀(s/d cavity etch)以及沟道释放(channel release)后的沟道应力仿真结果，两者均采用si作为衬底和沟道层材料，并且均采用si
0.65
ge
0.35
作为源/漏区。由图3可知，通过将牺牲层的材料由sige改变为sic，引入了因牺牲层弛豫而导致的应力增强，最终沟道中的应力最大能有30％左右的提升，效果非常显著。
66.在本发明的另一具体实施例中，所述底层结构101为应变弛豫的缓冲层(srb，strain relaxed buffer)。srb层具体例如可为si
0.5
ge
0.5
。作为一种实施方式，在底层结构101为si
0.5
ge
0.5
的情况下，沟道层103的材料为si
0.5
ge
0.5
，牺牲层102的材料为si
0.75
ge
0.25
。考虑到sige具有较好的刻蚀选择比，本实施例在srb层和沟道层材料为si
0.5
ge
0.5
的情况下，也选用sige作为牺牲层材料，但是为了满足p型gaa器件所需的应变要求，将牺牲层的锗硅比例进行了调整，将牺牲层的材料设置为si
0.75
ge
0.25
，具体地在外延牺牲层的过程中调节通入的气体中的ge的比例即可。由于si
0.75
ge
0.25
的晶格常数比si
0.5
ge
0.5
小，因而si
0.75
ge
0.25
牺牲层具有初始的张应变，在后续器件工艺制备过程中，si
0.75
ge
0.25
牺牲层因弛豫而对沟道层引入压应变，该应变正是p型gaa器件所需的应变。
67.在具体实施例种，所述沟道层103为纳米线结构或者纳米片结构。
68.需要说明的是，上述实施例以底层结构101为硅衬底、沟道层103的材料为si、牺牲层102的材料为sic；以及底层结构101为si
0.5
ge
0.5
、沟道层103的材料为si
0.5
ge
0.5
、牺牲层102的材料为si
0.75
ge
0.25
两种情况来进行说明，但是本发明并不以此为限，只要采用了本发明利用牺牲层具有初始张应变，在后续工艺的弛豫作用下对沟道层引入压应变的方式都不脱离本发明的构思，均在本发明的保护范围之内。
69.请继续参考图4
‑
图14。如图4并结合图2所示，本发明实施例还提供了一种增强p型环栅器件的沟道应力的方法，包括：
70.s1：提供底层结构101；
71.s2：在所述底层结构101上形成堆叠件，如图2所示，所述堆叠件包括交替层叠的牺牲层102与沟道层103，所述牺牲层102与所述底层结构101接触；其中，所述牺牲层102的材料的晶格常数小于所述沟道层103的材料的晶格常数，并且所述沟道层103的材料的晶格常数等于所述底层结构101的材料的晶格常数；以使得初始状态下，所述沟道层103无应变，所述牺牲层102具有初始的张应变；
72.其中，作为一种实施方式，底层结构101为硅衬底、沟道层103的材料为si、牺牲层102的材料为sic；作为另一种实施方式，底层结构101为si
0.5
ge
0.5
、沟道层103的材料为si
0.5
ge
0.5
、牺牲层102的材料为si
0.75
ge
0.25
。
73.s3：进行制备p型环栅器件的后续工艺，所述牺牲层102在后续工艺的作用下发生弛豫，所述沟道层103受到所述牺牲层因弛豫而诱导的压应变。
74.其中，所述后续工艺包括但不限于：
75.对堆叠件进行鳍结构刻蚀以及鳍结构截断，形成鳍结构；
76.对鳍结构进行源/漏刻蚀，形成源/漏空腔；
77.在所述源/漏空腔内外延源/漏层，形成源/漏区；
78.去除所述鳍结构中的牺牲层，进行沟道释放。
79.本发明将结合上述工艺进行具体介绍，如图5所示，上述步骤s3中后续工艺具体包括：
80.s31:对堆叠件进行鳍结构刻蚀以及鳍结构截断，形成鳍结构；该步骤完成后的器件截面示意图如图6所示；图6中仅示出一个鳍结构，事实上该步骤完成后，会在底层结构上形成多个鳍结构；此外，实际工艺中，还会在所述鳍结构沿沟道方向的至少一侧的剩余底层结构上制作隔离氧化层104。
81.其中的隔离氧化层204，也可表征为sti氧化层，其中的sti具体为：shallow trench isolation，进而，可理解为浅槽隔离。
82.s32:在鳍结构上形成横跨所述鳍结构的伪栅极单元，具体地，该步骤可包括以下子步骤：
83.先在鳍结构上形成伪栅极堆叠件105，如图7所示；
84.接着对伪栅极堆叠件105进行刻蚀，形成多个伪栅极单元106，如图8所示；其中，多个所述伪栅极单元106沿所述沟道层103的沟道方向依次分布。伪栅极单元可采用金属栅材料，具体的，可以根据对应区参杂的离子的类型，采用不同的金属栅材料。
85.然后，在所述伪栅极单元106的指定侧面形成第一侧壁。该步骤之后的器件结构截面图可例如图9所示，其中的第一侧壁107可覆盖伪栅极单元106左右两侧的侧面(即对应的指定侧面)，所述伪栅极单元的指定侧面的朝向匹配于所述沟道方向。
86.s33:对鳍结构进行源/漏刻蚀，形成源/漏空腔(s/d cavity)108；该步骤完成后的器件结构截面图可例如图10所示；
87.s34:在所述源/漏空腔内外延源/漏层110，形成源/漏区，如图12所示。
88.其中，在实际工艺过程中，步骤s33和步骤s34之间还进一步包括：
89.s331：在牺牲层和沟道层的指定侧面形成第二侧壁109，如图11所示；其中的第二侧壁109可覆盖牺牲层102和沟道层103左右两侧的侧面(即对应的指定侧面)，所述牺牲层的指定侧面的朝向匹配于所述沟道方向。
90.以上所涉及的侧壁(包括以上第一侧壁107与第二侧壁109)可表征为spacer，通过侧壁，可以为后续的刻蚀步骤提供保护，避免刻蚀过程对相应的沟道层、牺牲层产生影响，此外还可以保证器件的栅极与源漏之间的电学隔离。
91.s35:去除所述鳍结构中的牺牲层102，进行沟道释放，如图14所示。其中在实际工艺过程中，步骤s34和步骤s35之间还进一步包括：
92.s341：形成层间介质层(ild)111并，如图13所示。其中，层间介质层111覆盖源/漏层110，且覆盖第二侧壁109的指定侧面(对应图13的左右两侧的侧面)；
93.s342：去除所述伪栅极单元106。
94.上述步骤实际上也是gaa器件的制备工艺。当然，p型gaa器件完整的工艺还包括其他步骤，例如金属栅的制备以及器件接触工艺，这些步骤参考现有的gaa器件的制备即可。
本发明仅介绍p型gaa器件工艺中与牺牲层弛豫以向沟道层诱导压应力相关的步骤。其中鳍结构刻蚀、鳍结构截断、源/漏刻蚀、进行沟道释放这些步骤对牺牲层弛豫的影响最大，因而进行了重点的介绍。
95.可见，本发明在不改变p型gaa器件制备工艺的基础上，巧妙地利用牺牲层在工艺过程中的弛豫作用，创造性地将牺牲层在工艺过程中的弛豫效果用来增强p型gaa器件的沟道层的压应力，提升p型gaa器件的性能。打破了现有的希望沟道层具有何种应力就对其设置相应类型初始的应力的思维局限，取得了意外的技术效果。此外，需要说明的是，随着半导体先进工艺发展至今，器件性能的提升变得非常不容易。此外，由于半导体工艺是一个非常精细化的过程，任何器件结构、材料选型、工艺步骤的变化都需要经过非常严密地设计及验证，并不能通过简单的实验就能得出。
96.在本说明书的描述中，参考术语“一种实施方式”、“一种实施例”、“具体实施过程”、“一种举例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
97.最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。