场效晶体管、半导体器件及其制造方法与流程

1.本公开实施例是涉及场效晶体管、半导体器件及其制造方法。


背景技术：

2.半导体集成电路(integrated circuit，ic)行业已经历快速增长。ic材料及设计的技术进步已产生几代ic，其中每一代具有比前一代更小且更复杂的电路。在ic演进的过程中，功能密度(即，每芯片面积的内连器件的数目)一般会增大，同时几何大小(即，可使用制作工艺形成的最小组件或线)已减小。此种按比例缩小工艺一般通过提高生产效率及降低相关联成本来提供益处。


技术实现要素：

3.根据本公开的一些实施例，一种半导体器件包括晶体管及铁电隧道结。所述铁电隧道结连接到所述晶体管的漏极接触件。所述铁电隧道结包括第一电极、第二电极、结晶氧化物层及铁电层。所述第二电极设置在所述第一电极之上。所述结晶氧化物层与所述铁电层彼此直接接触地设置在所述第一电极与所述第二电极的中间。所述结晶氧化物层包含结晶氧化物材料。所述铁电层包含铁电材料。
4.根据本公开的一些实施例，一种场效晶体管包括源极区、漏极区、沟道区及栅极结构。所述沟道区设置在所述源极区与所述漏极区之间。所述栅极结构设置在所述沟道区上。所述栅极结构包括依序堆叠在所述沟道区上的晶体氧化物层、铁电层及栅极金属层。所述晶体氧化物层包含具有结晶结构的氧化物。具有结晶结构的所述氧化物包括选自氧化镁、氧化铝及氧化钽中的至少一种。所述铁电层包含铁电材料。所述铁电材料直接设置在具有所述结晶结构的所述氧化物上。
5.根据本公开的一些实施例，一种半导体器件的制造方法包括以下步骤。在内连结构的导电图案上形成底部金属层。在所述底部金属层上形成结晶氧化物毯覆层及铁电毯覆层。所述结晶氧化物毯覆层包含具有结晶结构的氧化物。所述铁电毯覆层在实体上接触所述结晶氧化物毯覆层。所述结晶氧化物毯覆层的具有所述结晶结构的所述氧化物充当所述铁电毯覆层的铁电材料的模板。在所述结晶氧化物毯覆层及所述铁电毯覆层之上形成顶部金属层。将堆叠的所述底部金属层、所述结晶氧化物毯覆层、所述铁电毯覆层及所述顶部金属层图案化，以分别形成铁电隧道结的底部电极、结晶氧化物层、铁电层及顶部电极。
附图说明
6.结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
7.图1a到图1g是根据本公开一些实施例的在半导体器件的制造工艺期间形成的结构的示意性剖视图。
8.图1h到图1j是根据本公开一些实施例的氧化镁晶格的不同取向的示意图。
9.图2a到图2i是根据本公开一些实施例的在半导体器件的制造工艺期间形成的结构的示意性剖视图。
10.图3a到图3g是根据本公开一些实施例的在半导体器件的制造工艺期间形成的结构的示意性剖视图。
11.图4a到图4g是根据本公开一些实施例的分层结构(layered structure)的示意性剖视图。
具体实施方式
12.以下公开提供用于实施所提供主题的不同特征的许多不同实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征从而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。
13.此外，为易于说明，本文中可能使用例如“在
…
之下(beneath)”、“在
…
下方(below)”、“下部的(lower)”、“在
…
上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
14.可通过任何合适的方法图案化出鳍。举例来说，可使用一个或多个光刻工艺(photolithography process)(包括双重图案化(double
‑
patterning)工艺或多重图案化(multi
‑
patterning)工艺)来图案化出鳍。一般来说，双重图案化工艺或多重图案化工艺将光刻工艺与自对准工艺进行组合，使得图案能够被形成为具有例如比能够使用单一直接光刻工艺而以其他方式获得的图案小的节距。举例来说，在一个实施例中，在衬底之上形成牺牲层且使用光刻工艺将牺牲层图案化。使用自对准工艺在图案化牺牲层旁边形成间隔件。接着移除牺牲层，且接着可使用余留的间隔件图案化出鳍。
15.图1a到图1g是示出根据本公开一些实施例的在半导体器件100的制造工艺期间产生的结构的示意性剖视图。参照图1a，提供半导体衬底102。在一些实施例中，半导体衬底102包含一种或多种半导体材料，所述一种或多种半导体材料可为元素半导体材料、化合物半导体材料或半导体合金。举例来说，元素半导体可包括si或ge。化合物半导体材料及半导体合金可分别包括sige、sic、sigec、iii
‑
v族半导体材料、ii
‑
vi族半导体材料或半导体氧化物材料。举例来说，半导体氧化物材料可为三元半导体氧化物或更高元(例如，四元等)半导体氧化物中的一种或多种，例如氧化铟镓锌(indium gallium zinc oxide，igzo)、氧化铟锌(indium zinc oxide，izo)或氧化铟锡(indium tin oxide，ito)。在一些实施例中，半导体衬底102可为绝缘体上半导体，包括设置在一对半导体层(例如，硅层)之间的介电材料的至少一层(例如，氧化物层)。依据电路要求(例如，p型半导体衬底或n型半导体衬底)而
定，半导体衬底102可包括各种掺杂区(例如，源极区及漏极区104、106)。在一些实施例中，掺杂区可掺杂有p型掺杂剂或n型掺杂剂。举例来说，掺杂区可掺杂有：p型掺杂剂，例如硼或bf2；n型掺杂剂，例如磷或砷；和/或其组合。掺杂区可被配置用于n型场效晶体管，或者作为另外一种选择被配置用于p型场效晶体管。在一些实施例中，掺杂区可用作稍后形成的晶体管的源极区及漏极区。在一些实施例中，成对的源极区及漏极区104、106可通过半导体材料的沟道区108隔开。在一些实施例中，就衬底材料的化学性质(chemical identity)和/或掺杂剂浓度而言，源极区及漏极区104、106的材料可不同于沟道区108的材料。在一些实施例中，可在半导体衬底102中和/或半导体衬底102上形成三维结构(例如，鳍、板(slab)等)，且可在此种三维结构中和/或此种三维结构上形成源极区及漏极区104、106及沟道区108。举例来说，可移除半导体衬底102的一些部分以界定从半导体衬底102突出的鳍，且可使用应变材料掺杂或替换鳍的一些部分以形成源极区及漏极区104、106。在一些实施例中，源极区及漏极区104、106内的材料可被设置为单层结构或多层结构，其中不同的层具有不同的掺杂程度。在一些实施例中，在半导体衬底102中形成隔离结构(未示出)。可通过使用介电材料填充沟槽或者通过使半导体衬底102的半导体材料局部地氧化来形成隔离结构。
16.在一些实施例中，在沟道区108上形成牺牲栅极109。在一些实施例中，牺牲栅极109可包含多晶硅且可界定随后形成的栅极结构130(例如，在图1g中示出)的位置。在一些实施例中，在牺牲栅极109的侧处在半导体衬底102之上形成间隔件110。在一些实施例中，间隔件110在半导体衬底102之上延伸，从而形成一个或多个环形结构。在一些替代实施例中，间隔件110在牺牲栅极109的相对的侧处延伸，而未形成环形结构。在一些实施例中，间隔件110由介电材料(例如氧化硅、氮化硅、碳氮化硅(sicn)、sicon或其组合)形成。在一些实施例中，间隔件110是单层式结构(monolayered)。在一些替代实施例中，间隔件110是多层结构。
17.在一些实施例中，可移除牺牲栅极109，使得形成壳体(enclosure)112，壳体112在其侧处由间隔件110限定，例如如图1b中所示。也就是说，在移除牺牲栅极109后，成对的平行间隔件110可限定壳体112，从而在壳体112的底部处暴露出一个或多个沟道区108。在一些实施例中，一对平行间隔件110在相对的线端(line
‑
end)处连接在一起且形成对壳体112进行界定的环形结构或壁结构，在壳体112中暴露出一个或多个沟道区108且可能会暴露出隔离结构。在一些实施例中，源极区及漏极区104、106可沿着壳体112的由间隔件110界定的边缘定位。
18.在一些实施例中，在半导体衬底102之上设置环绕间隔件110及壳体112的层间介电材料层120a。换句话说，层间介电材料层120a在间隔件110之外及壳体112之外与间隔件110相邻地形成。在一些实施例中，层间介电材料层120a的材料包括低介电常数(low
‑
k)介电材料。低介电常数介电材料的实例包括干凝胶、气凝胶、非晶氟化碳、聚对二甲苯(parylene)、双苯并环丁烯(bis
‑
benzocyclobutene，bcb)、弗莱尔(flare)、氢硅倍半氧烷(hydrogen silsesquioxane，hsq)、氟化氧化硅(siof)或其组合。应理解，层间介电材料层120a可包含一种或多种介电材料或者包括一个或多个介电层。在一些实施例中，通过可流动化学气相沉积(flowable chemical vapor deposition，fcvd)、cvd、高密度等离子体化学气相沉积(high
‑
density plasma chemical vapor deposition，hdpcvd)、次大气压化学气相沉积(sub
‑
atmospheric pressure chemical vapor deposition，sacvd)、旋转涂布、
溅镀或其他合适的方法将层间介电材料层120a形成为合适的厚度。举例来说，可在开始时形成层间介电前驱体层(未示出)以覆盖间隔件110，且在间隔件110的中间形成临时虚设栅极(未示出)。随后，减小层间介电前驱体层的厚度，直到间隔件110的顶表面110t被暴露出为止，以形成层间介电材料层120a。可通过化学机械抛光(chemical mechanical polishing，cmp)工艺、蚀刻工艺或其他合适的工艺来调整层间介电前驱体层的厚度。层间介电材料层120a面对间隔件110的外侧壁110o，使得隔离结构(未示出)及沟道区108在由间隔件110限定的壳体112内被暴露出。在一些实施例中，当从层间介电前驱体层移除材料以形成层间介电材料层120a时，也可移除间隔件110的一些部分(以及设置在间隔件110的中间的临时虚设栅极的一些部分)，使得间隔件110的顶表面110t与层间介电材料层120a的顶表面120t实质上共面。
19.参照图1c，在一些实施例中，可在衬底102之上共形地形成结晶氧化物毯覆层132a。在开始时结晶氧化物毯覆层132a可被形成为在层间介电材料层120a的顶表面120t上、间隔件110的顶表面110t上、壳体112内的间隔件110的内侧壁110i上以及在间隔件110的中间位于壳体112的底部处的沟道区108及隔离结构(未示出)上延伸。在一些实施例中，结晶氧化物毯覆层132a包含具有结晶结构或多晶结构的结晶氧化物材料。在一些实施例中，结晶氧化物材料在原子尺寸水平(level of atomic dimensions)上呈现出三维次序，其中形成结晶氧化物材料的原子或离子根据一个或多个晶体结构进行排列。也就是说，结晶氧化物材料不是非晶材料。在一些实施例中，结晶氧化物材料构成结晶氧化物毯覆层132a的大部分(例如，至少80重量％)，使得结晶氧化物毯覆层132a具有高度有序结构。在一些实施例中，结晶氧化物毯覆层132a可包含高达20％的非结晶材料。在一些替代实施例中，结晶氧化物毯覆层132a由结晶氧化物材料组成。可被选择用于结晶氧化物材料的晶体氧化物不受具体限制。在一些实施例中，结晶氧化物材料可为选自氧化镁、氧化铝、氧化钽、其他合适的晶体氧化物和/或其组合中的至少一种晶体氧化物。形成结晶氧化物毯覆层132a的方法不受具体限制且可根据被选择用于结晶氧化物毯覆层132a的结晶氧化物材料来选择。举例来说，形成结晶氧化物毯覆层132a可包括执行至少一种合适的沉积技术，例如cvd、等离子体增强型化学气相沉积(plasma
‑
enhanced chemical vapor deposition，pecvd)、金属氧化物化学气相沉积(metal oxide chemical vapor deposition，mocvd)、原子层沉积(atomic layer deposition，ald)、远程等离子体原子层沉积(remote plasma atomic layer deposition，rpald)、等离子体增强型原子层沉积(plasma
‑
enhanced atomic layer deposition，peald)、分子束沉积(molecular beam deposition，mbd)等。在一些实施例中，结晶氧化物毯覆层132a的结晶氧化物材料可以非晶结构沉积且可被处理成结晶结构。举例来说，可使用结晶掺杂剂或结晶掺杂剂与热量的组合对非晶氧化物材料进行热处理，以形成具有结晶结构的结晶氧化物材料。在一些替代实施例中，结晶氧化物材料可以多晶形式直接沉积，例如通过物理气相沉积(physical vapor deposition，pvd)。在一些实施例中，可通过热处理、掺杂剂处理或所述两者的组合来进一步增强结晶度。在又一些替代实施例中，结晶氧化物材料可在沉积时形成单晶体，例如通过分子束外延(molecular beam epitaxy，mbe)。在一些实施例中，对于多晶材料，可对沉积条件进行微调以增强特定的晶体取向。举例来说，当选择氧化镁作为结晶氧化物材料时，氧化镁可以其晶体晶格的不同取向沉积。在图1h到图1j中分别示出氧化镁的晶体晶格取向(001)、(110)及(111)。在一些实施
例中，可修改沉积条件，使得优先形成结晶氧化物的优选取向或相(preferred orientation or phase)。举例来说，当结晶氧化物包括氧化镁时，可将沉积条件选择成使得优先形成图1h到图1j中所示的结晶晶格的取向中的一者。此转而可有利于获得稍后沉积在结晶氧化物上的铁电材料的优选相(例如，氧化铪锆等的正交相(orthorhombic phase))，其中结晶氧化物在铁电材料的生长期间充当模板(template)。
20.在一些实施例中，如图1d中所示，在结晶氧化物毯覆层132a上形成铁电毯覆层134a。在开始时铁电毯覆层134a可在壳体112内及壳体112外、间隔件110及层间介电材料层120a之上在结晶氧化物毯覆层132a上延伸。在一些实施例中，铁电毯覆层134a包含铁电材料。举例来说，铁电毯覆层134a可包含pb3ge5o
11
(pgo)、锆钛酸铅(pzt)、srbi2ta2o9(sbt或sbto)、srb4o7(sbo)、sr
a
bi
b
ta
c
nb
d
o
x
(sbtn)、srtio3(sto)、batio3(bto)、(bi
x
la
y
)ti3o2(blt)、lanio3(lno)、ymno3、zro2、硅酸锆、zralsio、hfo2、氧化铪锆、氧化锌、氮化铝、氮化铝钪、硅酸铪、hfalo、laalo及氧化镧中的一种或多种。在一些实施例中，铁电材料包括选自氧化铪、氧化铪锆、氧化铪镧、氧化铪铝及氧化铪硅中的至少一种铁电氧化物。可通过任何合适的技术(例如cvd、金属氧化物化学气相沉积(mocvd)、ald、化学溶液沉积(chemical
‑
solution deposition，csd)、物理气相沉积(pvd)等)形成铁电毯覆层134a。
21.参照图1e，在一些实施例中，在铁电毯覆层134a上形成栅极金属毯覆层136a。在一些实施例中，栅极金属毯覆层136a填充壳体112(例如，在图1d中示出)且进一步在间隔件110及层间介电材料层120a之上延伸。在一些实施例中，栅极金属毯覆层136a可包含功函数材料及栅极电极材料。在一些实施例中，功函数材料与栅极电极材料依序沉积在铁电毯覆层134a之上。在一些实施例中，可根据晶体管所需的导电类型来选择功函数材料，以调整晶体管的阈值电压。举例来说，p型功函数材料包括tin、tan、ru、mo、al、wn、zrsi2、mosi2、tasi2、nisi2、其他合适的p型功函数材料或其组合。另一方面，n型功函数材料包括例如ti、ag、taal、taalc、tialn、tac、tacn、tasin、mn、zr、其他合适的n型功函数材料或其组合。在一些实施例中，提供功函数材料的方法包括执行至少一种合适的沉积技术，例如cvd、pecvd、ald、rpald、peald、mbd等。在一些实施例中，栅极电极材料包括钛(ti)、钽(ta)、钨(w)、铝(al)、锆(zr)、铪(hf)、钛铝(tial)、钽铝(taal)、钨铝(wal)、锆铝(zral)、铪铝(hfal)、氮化钛(tin)、氮化钽(tan)、氮化钛硅(tisin)、氮化钽硅(tasin)、氮化钨硅(wsin)、碳化钛(tic)、碳化钽(tac)、碳化钛铝(tialc)、碳化钽铝(taalc)、氮化钛铝(tialn)、氮化钽铝(taaln)、任何其他合适的含金属材料或其组合。在一些实施例中，结晶氧化物毯覆层132a、铁电毯覆层134a及栅极金属毯覆层136a可被统称为栅极毯覆结构130a。在一些实施例中，栅极毯覆结构130a可包括附加层，例如阻挡层、衬垫层、界面层、晶种层、粘合层等。
22.参照图1e及图1f，可执行平坦化工艺，在平坦化工艺中移除栅极毯覆结构130a的一些部分，直到间隔件110的顶表面110t及层间介电材料层120a的顶表面120t被暴露出为止。为此，可执行化学机械抛光(cmp)工艺或蚀刻工艺。在一些实施例中，移除结晶氧化物毯覆层132a、铁电毯覆层134a及栅极金属毯覆层136a的在层间介电材料层120a之上延伸的部分，因此形成前道工序(front
‑
end
‑
of
‑
line)晶体管140的栅极结构130。在平坦化工艺之后，间隔件110的顶表面110t可与层间介电材料层120a的顶表面120t实质上共面、与结晶氧化物层132的在间隔件110上延伸的部分的顶表面132t实质上共面、与铁电层134的顶表面134t实质上共面且与栅极金属层136的顶表面136t实质上共面。
23.参照图1f及图1g，在间隔件110的两侧上在层间介电材料层120a中开出一个或多个接触孔152、154。也就是说，可将层间介电材料层120a图案化以形成包括接触孔152、154的层间介电层120。接触孔152、154可在层间介电层120中与源极区及漏极区104、106对应地打开(open)。也就是说，接触孔152、154可在垂直方向上延伸穿过层间介电层120，以在接触孔152、154的底部处暴露出源极区及漏极区104、106。在一些实施例中，每一接触孔152、154在不同的源极区及漏极区104、106上打开。举例来说，接触孔152在(源极)区104上打开且接触孔154在(漏极)区106上打开。在一些实施例中，接触孔152、154可具有朝顶部较大且朝源极区及漏极区104、106变窄的倒平截体(截锥或棱锥)形状。
24.可通过在接触孔152、154中提供导电材料来形成源极接触件及漏极接触件162、164。在一些实施例中，导电材料设置在源极区及漏极区104、106的被接触孔152、154暴露出的部分上。在一些实施例中，源极接触件及漏极接触件162、164的导电材料包括钴(co)、钨(w)、铜(cu)、钛(ti)、钽(ta)、铝(al)、锆(zr)、铪(hf)、它们的组合或其他合适的金属材料。在一些实施例中，可通过化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)、镀覆、其他沉积技术或其组合来形成导电材料。在一些实施例中，可在一个或多个晶种层、阻挡层等(未示出)上提供导电材料。也就是说，下部源极接触件及漏极接触件162、164可包括一个或多个晶种层、阻挡层等。在一些实施例中，可进一步执行平坦化工艺，使得间隔件110的顶表面110t、层间介电层120的顶表面120t、栅极结构130的顶表面130t及源极接触件及漏极接触件162、164的顶表面162t、164t实质上相对于彼此共面(在半导体衬底102之上实质上处于相同的水平高度处)。
25.在一些实施例中，当包括铁电材料作为晶体管140的栅极结构130的层时，可通过监测晶体管沟道中的电导来测量铁电极化，因此实现非易失性逻辑器件。在一些实施例中，铁电层134的铁电材料直接设置在结晶氧化物层132的结晶氧化物材料上。在一些实施例中，结晶氧化物层132的高度有序结构可对铁电层134具有模板效应，从而增强铁电材料的畴的均匀性。举例来说，沉积在结晶氧化物层132上的给定铁电材料的可测量铁电畴大小(ferroelectric domain size)可大于沉积(在相同的条件下)在非晶材料上的相同铁电材料的铁电畴大小。在一些实施例中，铁电材料的畴的均匀性增加可降低切换铁电畴所需的矫顽电压(coercive voltage)，因此降低半导体器件100的功耗。在一些实施例中，由于更短的唤醒时间(wake
‑
up time)(铁电畴的排序时间)，半导体器件100的速度也可增加。在一些实施例中，铁电层134的增强的均匀性可在可靠性及循环耐久性方面改善半导体器件100的性能。在一些实施例中，可在不过度增加生产成本的情况下将形成结晶氧化物层132所需的步骤整合在制造工艺内。
26.应注意，尽管半导体器件100被示出为包括具有平面晶体管几何形状的晶体管140，然而本公开并不仅限于此。在栅极结构内作为铁电层的模板的结晶氧化物层可应用于同样预期存在于本公开范围内的任何其他晶体管几何形状(例如，环绕栅极(gate
‑
all
‑
around，gaa)、鳍型场效晶体管(fin field effect transistor，finfet)等)。此外，可在图1a到图1g中所示的步骤之前、期间或之后执行附加的工艺步骤。举例来说，可在半导体衬底102中和/或半导体衬底102上形成多个晶体管140，且此种晶体管140可通过在后续后道工序(back
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end
‑
of
‑
line)工艺期间形成的内连结构(未示出)连接到彼此。也可形成顶盖层、蚀刻停止层、附加的层间介电层等(未示出)。尽管已使用栅极替换工艺阐述了晶体管140的
制造，然而在一些替代实施例中可遵循栅极优先工艺(gate
‑
first process)。
27.图2a到图2i是示出根据本公开一些实施例的半导体器件200的制造工艺的示意性剖视图。参照图2a，在一些实施例中，提供半导体衬底202。可如以上针对半导体衬底102(例如，在图1a中示出)所述般选择半导体衬底202的材料。在一些实施例中，在半导体衬底202中和/或半导体衬底202上形成集成电路的器件。举例来说，在图2a中示出形成在半导体衬底202中的两个晶体管204、206。晶体管204包括至少一对源极区及漏极区210、212，所述至少一对源极区及漏极区210、212通过半导体衬底202的用作沟道区214的一部分隔开。在一些实施例中，源极区及漏极区210、212可掺杂有例如n型材料或p型材料。在间隔件216的中间在沟道区214上设置栅极结构220。在一些实施例中，栅极结构220包括在间隔件216的中间依序堆叠在沟道区214上的界面介电层222、高介电常数介电层224及栅极金属层226。在一些实施例中，界面介电层222可包含介电材料，例如氧化硅或氮氧化硅。在一些替代实施例中，界面介电层222可包含与前面针对结晶氧化物毯覆层132a(例如，在图1c中示出)阐述的结晶氧化物材料相似的结晶氧化物材料。在一些实施例中，高介电常数介电层224具有大于约4、大于约12、大于约16或甚至大于约20的介电常数。举例来说，高介电常数介电层224的材料可包括金属氧化物，例如zro2、gd2o3、hfo2、batio3、al2o3、lao2、tio2、ta2o5、y2o3、sto、bto、bazro、hfzro、hflao、hftao、hftio、它们的组合或其他合适的材料。栅极金属层226可包含与前面参照栅极金属毯覆层136a(例如，在图1e中示出)阐述的材料相似的材料。在一些实施例中，晶体管206也包括一对源极区及漏极区230、232，所述一对源极区及漏极区230、232可视需要掺杂有n型材料或p型材料。在一些实施例中，源极区及漏极区230、232相对于源极区及漏极区210、212掺杂有相反导电类型的材料。在一些实施例中，源极区及漏极区230、232可嵌置在掺杂有相反的导电类型的材料的区234中。举例来说，源极区及漏极区230、232可掺杂有p型材料，且区234可掺杂有n型材料。在一些实施例中，在间隔件236的中间在区234上设置栅极结构240。在一些实施例中，栅极结构240包括界面介电层242、高介电常数介电层244及栅极金属层246。可如前面参照晶体管204的对应元件所述般选择界面介电层242、高介电常数介电层244及栅极金属层246的组成。在一些实施例中，晶体管204、206中的一者或两者的高介电常数介电层224、244可包含铁电材料。也就是说，晶体管204、206中的一者或两者可具有与图1g中所示的晶体管140相似的结构。然而，本公开并不仅限于此，且在一些替代实施例中，晶体管204、206可包含非晶介电材料作为界面介电层222或242且包含非铁电材料作为高介电常数介电层224或244。应注意，尽管在图2a中示出平面晶体管204、206，然而本公开并不仅限于此，且其他类型的晶体管(例如，gaa、finfet等)同样预期存在于本公开的范围内。相似地，也可在半导体衬底202中和/或半导体衬底202上形成除晶体管之外的器件(例如，电感器、电阻器、电容器、二极管等)。在一些实施例中，可在半导体衬底202上形成层间介电层250。源极接触件及漏极接触件252可延伸穿过层间介电层250，以接触源极区及漏极区210、212、230、232。
28.参照图2b，在一些实施例中，在半导体衬底202之上形成内连结构in1的下部内连层位(tiers)260、270、280、290、300。在一些实施例中，内连结构in1的层位260、270、280、290、300包括层间介电层262、272、282、292、302及设置在对应的层间介电层262、272、282、292、302上且延伸穿过对应的层间介电层262、272、282、292、302的导电图案264、274、284、294、304。举例来说，最底部层位260包括设置在半导体衬底202上的层间介电层262及设置
在层间介电层262上且穿过层间介电层262的导电图案264。导电图案264可包括布线迹线265及内连通孔266。布线迹线265可在层间介电层262上在水平方向上(例如，在xy平面中，实质上平行于半导体衬底202)延伸，而内连通孔266可在垂直方向上(在z方向上)延伸穿过层间介电层262，以在布线迹线265与形成在半导体衬底202中和/或半导体衬底202上的器件(例如，晶体管204、206)之间建立电连接。举例来说，内连通孔266可搭接在源极接触件及漏极接触件252上。相似地，内连结构in1的第二层位270堆叠在最底部层位260上且还包括层间介电层272及导电图案274。导电图案274可包括布线迹线275及延伸穿过层间介电层272的内连通孔276，以在布线迹线265与布线迹线275之间建立电连接。附加层位280、290、300可堆叠在最下部层位260、270上，附加层位280、290、300中的每一层位包括其自己的层间介电层282、292、302及具有布线迹线285、295、305及内连通孔286、296、306的导电图案284、294、304。
29.在一些实施例中，导电图案264、274、284、294、304可被认为是内连结构in1的金属化层级的一部分，且可以最靠近半导体衬底202的金属化层级为m0开始依序进行编号。举例来说，导电图案264可被称为金属化层级m0，导电图案274可被称为金属化层级m1，以此类推。在一些实施例中，可通过镶嵌、双镶嵌或其他合适的工艺形成内连结构in1的层位260、270、280、290、300。层间介电层262、272、282、292、302之间的边界的位置(就相对于半导体衬底202的水平高度而言)可取决于形成内连结构in1所遵循的工艺且并不仅限于图式中所示的位置。在一些实施例中，在最顶部附加层位300上形成层间介电层310，从而覆盖最顶部附加层位300的导电图案304。在一些实施例中，可将层间介电层310图案化，以包括暴露出导电图案304的一些部分的开口，所述开口由导通孔312进行填充。
30.为使例示清晰起见，在图2c到图2h所示的示意性剖视图中仅示出内连结构in1的一部分，且从图式省略位于层间介电层310下方的元件。参照图2c，在层间介电层310上形成底部金属层314a。底部金属层314a接触导通孔312中的至少一者且可能接触导通孔312中的多于一个导通孔312。在一些实施例中，底部金属层314a包含钴(co)、钨(w)、铜(cu)、钛(ti)、钽(ta)、铝(al)、锆(zr)、铪(hf)、tin、tan、它们的组合或其他合适的导电(金属)材料。在一些实施例中，可通过化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)、其他沉积技术或其组合来形成底部金属层314a。在一些实施例中，底部金属层314a可形成在一个或多个晶种层、阻挡层等(未示出)上。
31.在一些实施例中，在底部金属层314a上形成结晶氧化物毯覆层316a，如图2d中所示。在一些实施例中，可采用与前面针对结晶氧化物毯覆层132a(例如，在图1c中示出)论述的材料及工艺相似的材料及工艺来形成结晶氧化物毯覆层316a。此后，如图2e中所示，使用与前面针对铁电毯覆层134a(例如，在图1d中示出)阐述的材料及工艺相似的材料及工艺在结晶氧化物毯覆层316a上形成铁电毯覆层318a。铁电毯覆层318a可直接接触结晶氧化物毯覆层316a，结晶氧化物毯覆层316a可充当模板来增强铁电毯覆层318a的铁电畴的均匀性。如图2f中所示，接着可使用与前面针对底部金属层314a阐述的材料及工艺相似的材料及工艺在铁电毯覆层318a上形成顶部金属层320a。在一些实施例中，底部金属层314a、结晶氧化物毯覆层316a、铁电毯覆层318a及顶部金属层320a可被称为层堆叠322a。在一些实施例中，在顶部金属层320a上形成图案化掩模324。在一些实施例中，图案化掩模324包括与导通孔312对应地形成在层堆叠322a上的多个断连接的区块或部分。在一些实施例中，图案化掩模
324可为氧化物系硬掩模或氮化物系硬掩模。在一些替代实施例中，图案化掩模324可包含光刻胶材料。在一些实施例中，可通过一系列沉积、曝光及显影步骤来提供图案化掩模324。
32.参照图2g，在一些实施例中，可在一个或多个蚀刻步骤期间将图案化掩模324的图案转移到下伏的层堆叠322a。在一些实施例中，在蚀刻之后，在层间介电层310上形成与图案化掩模324的隔离区块一样多的铁电隧道结322。在一些实施例中，铁电隧道结322包括分别由底部金属层314a的一些部分及顶部金属层320a的一些部分形成的底部电极314及顶部电极320。在电极314、320的中间具有结晶氧化物层316及铁电层318，其中铁电层318直接设置在结晶氧化物层316上。在一些实施例中，依据图案化步骤期间采用的蚀刻条件而定，铁电隧道结322可具有渐缩的侧壁。在一些实施例中，可例如通过灰化或剥离来移除图案化掩模324，且可形成掩埋铁电隧道结322的层间介电层326，例如如图2h中所示。此后，参照图2i，可在层间介电层326上形成导电图案330且导电图案330穿过层间介电层326以接触铁电隧道结322的顶部电极320。在一些实施例中，导电图案330中的至少一者接触多个铁电隧道结322。举例来说，导电图案330可包括沿着x方向彼此平行地延伸的导电条带332，且此种导电条带332中的一者可通过导通孔333连接到铁电隧道结322，铁电隧道结322在与沿着y方向相同的水平高度处被设置成沿着x方向延伸的行。在一些实施例中，如果图案化掩模324(例如，在图2g中示出)的一些部分余留在顶部电极320上，则导通孔333可延伸穿过此余留部分以直接接触顶部电极320。在一些实施例中，导电条带332可通过层间介电层326的一些部分而沿着y方向彼此隔开。在一些实施例中，可在形成内连结构in1的上部层位之后执行另一些工艺(例如，后制作工艺(post
‑
fab process))。
33.图2i是根据本公开一些实施例的半导体器件200的示意性剖视图。如上所述，半导体器件200包括形成在半导体衬底202中和/或半导体衬底202上的前道工序晶体管204、206(除其他器件之外)以及设置在半导体衬底202上的内连结构in1，内连结构in1包括多个内连层位260、270、280、290、300、340。在一些实施例中，半导体器件200包括其中形成有多个存储单元的存储区。在一些实施例中，铁电隧道结322形成在内连结构in1的层位中的一者中，所述层位中的一者可被称为铁电结层位(ferroelectric junction tier)340，在铁电结层位340中每一存储单元包括铁电隧道结322。在一些实施例中，铁电隧道结322可通过下伏的导通孔312连接到下部内连层位260、270、280、290、300且连接到形成在半导体衬底202中和/或半导体衬底202上的晶体管204、206。举例来说，铁电隧道结322可连接到晶体管204的漏极区212，以接纳流经晶体管204的电流，晶体管204可被配置成充当铁电隧道结322的驱动晶体管。也就是说，晶体管204的栅极图案220可被配置为存储单元的字线，而导电条带332可被配置成充当位线。应注意，尽管导电条带332(位线)在图2i中被示出为包括在与铁电隧道结322相同的铁电结层位340中，然而本公开并不仅限于此。在一些替代实施例中，可在铁电隧道结322与导电条带332之间插置一个或多个连接层位，其中连接层位的导电图案在铁电隧道结322与导电条带332之间建立电连接。此外，应注意，尽管铁电隧道结322在图2i中被示出为形成在金属化层级m4上，然而本公开并不仅限于此。在一些替代实施例中，铁电隧道结322可形成在其他金属化层级上，例如金属化层级m3到m8中的任何一者上。
34.在一些实施例中，铁电隧道结322的铁电层318的铁电材料直接设置在结晶氧化物层316上。在一些实施例中，结晶氧化物层316的高度有序结构可对上覆的铁电层318具有模板效应，从而增强铁电材料的畴的均匀性。在一些实施例中，铁电材料的畴的均匀性增加可
降低切换铁电畴所需的矫顽电压，因此降低半导体器件200的功耗。在一些实施例中，由于更短的唤醒时间(铁电畴的排序时间)，半导体器件200的速度也可增加。在一些实施例中，铁电层318的增强的均匀性可在工艺可变性及循环耐久性方面改善半导体器件200的性能。
35.图3a到图3g是示出根据本公开一些实施例的半导体器件400的制造工艺的示意性剖视图。简而言之，在半导体衬底402中和/或半导体衬底402上形成包括晶体管404、406的器件。晶体管404包括设置在沟道区414的相对的端处的源极区及漏极区410、412。在沟道区414上形成栅极结构420。相似地，晶体管406包括视需要形成在掺杂区434内的源极区及漏极区430、432。在源极区及漏极区430、432的中间在掺杂区434上形成栅极结构440。在半导体衬底402上形成层间介电层450以及源极接触件及漏极接触件452，源极接触件及漏极接触件452延伸穿过层间介电层450以接触源极区及漏极区410、412、430、432。
36.在一些实施例中，在半导体衬底402上形成内连结构in2的下部内连层位460、470、480。在一些实施例中，内连结构in2的层位460、470、480包括层间介电层462、472、482及设置在对应的层间介电层462、472、482上且穿过对应的层间介电层462、472、482的导电图案464、474、484、486。可如前面所阐述般选择层间介电层462、472、482的材料及制造工艺以及导电图案464、474、484、486的材料及制造工艺。依据附加层位480的数目而定，导电图案484可被称为金属化层级m2到m
n
‑1，且最顶部附加层位480的导电图案486可被称为第n金属化层级m
n
。在一些实施例中，n可为介于3到8范围内的整数。
37.参照图3b，在最顶部附加层位480上形成层间介电层490，从而覆盖导电图案486。在层间介电层490上形成半导体沟道层492a。在一些实施例中，半导体沟道层492a包含半导体氧化物材料。在一些实施例中，半导体沟道层492a包含三元半导体氧化物材料或更高元(例如，四元等)半导体氧化物材料，例如氧化铟镓锌(igzo)、氧化铟锌(izo)或氧化铟锡(ito)。在一些实施例中，可通过合适的技术(例如cvd、ald、pvd、pecvd、外延等)沉积半导体沟道层492a的材料。此后，沉积高介电常数介电层494a，从而以毯覆方式覆盖半导体沟道层492a。在一些实施例中，高介电常数介电层494a的材料具有大于约4、大于约12、大于约16或甚至大于约20的介电常数。举例来说，高介电常数介电层494a的材料可包括金属氧化物，例如zro2、gd2o3、hfo2、batio3、al2o3、lao2、tio2、y2o3、sto、bto、bazro、hfzro、hflao、hftao、hftio或其组合。在一些替代实施例中，高介电常数介电层494a可视需要包含硅酸盐，例如hfsio、hfsion、lasio、alsio或其组合。在一些实施例中，形成高介电常数介电层494a的方法包括执行至少一种合适的沉积技术，例如cvd、pecvd、金属氧化物化学气相沉积(mocvd)、ald、远程等离子体原子层沉积(rpald)、等离子体增强型原子层沉积(peald)、分子束沉积(mbd)等。
38.在一些实施例中，如参照图3b及图3c所示，可将高介电常数介电层494a及半导体沟道层492a图案化以形成一个或多个沟道图案492，所述一个或多个沟道图案492具有设置在顶部上的高介电常数介电图案494b。在一些实施例中，包括沟道图案492及高介电常数介电图案494b的堆叠形成为阵列，其中例如堆叠的层沿着所述阵列的列及行设置。相邻的堆叠之间的间隔可根据沟道图案492的占用面积的功能来选择。在一些实施例中，根据层间介电层490的位于沟道图案492之下的区(在图3c中在虚线之间示出)将沟道图案492的半导体材料与导电图案486隔开的功能，所述区可被称为缓冲层。在一些替代实施例中，可将层间介电层490图案化成具有与沟道图案492相同的占用面积，从而在沟道图案492与导电图案
486的中间留下缓冲层。在图3c中示出沟道图案492与高介电常数介电图案494b的一个堆叠来表示在内连结构in2中形成的多个此种堆叠。本公开并不对可形成的沟道图案492的数目进行限制。在层间介电层490上提供层间介电材料层496a，以包封沟道图案492及高介电常数介电图案494b。在一些实施例中，沉积层间介电材料层496a，以在开始时掩埋高介电常数介电图案494b。也就是说，沟道图案492的侧表面以及高介电常数介电图案494b的顶表面及侧表面可被层间介电材料层496a覆盖。
39.参照图3c及图3d，在一些实施例中，在沟道图案492的两端处形成穿过层间介电材料层496a的源极开口及漏极开口498、500。举例来说，如果沟道图案492及高介电常数介电图案494b沿着x方向伸长，则一对源极开口及漏极开口498、500可上覆在同一沟道图案492上。所述一对中的一个开口(例如，源极开口498)可上覆在沟道图案492的一端上，而所述一对中的另一开口(例如，漏极开口500)可上覆在同一沟道图案492的另一端上。在形成源极开口及漏极开口498、500后，缩短的高介电常数介电图案494余留在沟道图案492上，且沟道图案492可相对于上覆的缩短的高介电常数介电图案494而在延长方向(例如，x方向)上在两侧上突出。在一些实施例中，每一沟道图案492在至少一对源极开口及漏极开口498、500的底部处被暴露出。
40.在一些实施例中，在沟道图案492的两端处在源极开口及漏极开口498、500中填充金属材料，以分别形成源极接触件及漏极接触件502、504。在一些实施例中，源极接触件及漏极接触件502、504的金属材料可包括钴(co)、钨(w)、铜(cu)、钛(ti)、钽(ta)、铝(al)、锆(zr)、铪(hf)、它们的组合或其他合适的金属材料，且可通过cvd、ald、镀覆或其他合适的沉积技术形成。此外，层间介电层496包括在同一沟道图案492上形成的位于成对的源极接触件及漏极接触件502、504的中间的栅极沟槽506。在一些实施例中，栅极沟槽506暴露出上覆在沟道图案492上的高介电常数介电图案494的一些部分。在一些实施例中，栅极沟槽506沿着y方向伸长，且每一栅极沟槽506可暴露出上覆在对应的沟道图案492上的多个高介电常数介电图案494。在栅极沟槽506中设置金属材料，以形成通过高介电常数介电图案494而与沟道图案492隔开的栅极图案508。在一些实施例中，栅极图案508的金属材料包括铜(cu)、钛(ti)、钽(ta)、钨(w)、铝(al)、锆(zr)、铪(hf)、钛铝(tial)、钽铝(taal)、钨铝(wal)、锆铝(zral)、铪铝(hfal)、氮化钛(tin)、氮化钽(tan)、氮化钛硅(tisin)、氮化钽硅(tasin)、氮化钨硅(wsin)、碳化钛(tic)、碳化钽(tac)、碳化钛铝(tialc)、碳化钽铝(taalc)、氮化钛铝(tialn)、氮化钽铝(taaln)、任何其他合适的含金属材料或其组合。在一些实施例中，栅极图案508还可包含用于对对应的功函数进行细调的材料。举例来说，栅极图案508的金属材料可包括：p型功函数材料，例如ru、mo、wn、zrsi2、mosi2、tasi2、nisi2或其组合；或者n型功函数材料，例如ag、tacn、mn或其组合。在一些实施例中，具有设置在一对源极接触件及漏极接触件502、504的中间的高介电常数介电图案494及栅极图案508的沟道图案492可形成晶体管510。其中形成有晶体管510的层位520有时可被称为有源器件层位。
41.参照图3e，可在有源器件层位520上形成连接层位530。连接层位530包括形成在层间介电层532中的导电图案534、538、542。在一些实施例中，导电图案534、538、542分别连接到晶体管510的源极接触件502、栅极图案508及漏极接触件504。在一些实施例中，导电图案534、538、542属于金属化层级m
n+1
，金属化层级m
n+1
是相对于上面形成有晶体管510的金属化层级m
n
更高的层级。导电图案534可包括布线迹线536及将布线迹线536连接到源极接触件
502的导通孔535。相似地，导电图案538可包括通过导通孔539连接到栅极图案508的布线迹线540。导电图案542可包括通过导通孔544连接到漏极接触件504的导电板543。导电图案534、538、542可通过层间介电层532的一些部分而彼此隔开。
42.参照图3f，在一些实施例中，在导电图案542上形成铁电隧道结550。铁电隧道结550可包括依序堆叠的底部电极552、结晶氧化物层554、铁电层556及顶部电极558。在一些实施例中，制造铁电隧道结550的材料及工艺可相似于前面参照图2c到图2g而针对铁电隧道结322阐述的材料及工艺。参照图3g，可通过以下方式形成铁电结层位560：提供嵌置铁电隧道结550的层间介电层562且形成导电图案570，导电图案570包括导电条带572及导通孔574，导电条带572被配置成充当位线，导通孔574将导电条带572连接到铁电隧道结550的顶部电极558。
43.在一些实施例中，与后道工序晶体管510的漏极接触件504连接的铁电隧道结550可被认为是半导体器件400的存储单元。在一些实施例中，多个此种存储单元在内连结构in2中形成为阵列。也就是说，半导体器件400可为或可包括高密度非易失性存储器，例如铁电随机存取存储器(ferroelectric random
‑
access memory，feram)。晶体管510的漏极接触件504与铁电隧道结550可通过内连结构in2的一个或多个连接层位530的导电图案(例如，导电图案542)连接在一起。显而易见的是，尽管晶体管510被示出为具有特定的晶体管几何形状，然而本公开并不仅限于此。举例来说，后道工序晶体管可为具有背栅极(back
‑
gate)几何形状、双栅极(double
‑
gate)几何形状的平面晶体管、finfet晶体管、环绕栅极晶体管或可针对后道工序晶体管实现的任何其他栅极几何形状。
44.在一些实施例中，铁电隧道结550的铁电层556的铁电材料直接设置在结晶氧化物层554上。在一些实施例中，结晶氧化物层554的高度有序结构可对上覆的铁电层556具有模板效应，从而增强铁电材料的畴的均匀性。在一些实施例中，铁电材料的畴的均匀性增加可降低切换铁电畴所需的矫顽电压，因此降低半导体器件400的功耗。在一些实施例中，由于更短的唤醒时间(铁电畴的排序时间)，半导体器件400的速度也可增加。在一些实施例中，铁电层556的增强的均匀性可在工艺可变性及循环耐久性方面改善半导体器件400的性能。
45.图4a到图4g是根据本公开一些实施例的分层结构的示意性剖视图。应注意，尽管分层结构在图4a到图4g中被示出为具有在水平方向上实质上平坦地延伸的层，但本公开并不仅限于此。在一些替代实施例中，所述层可弯曲，例如共形地设置在衬底之上。参照图4a，分层结构600包括依序堆叠的基底层(base layer)602、结晶氧化物层604、铁电层606及顶盖层608。在一些实施例中，结晶氧化物层604在一侧上直接接触基底层602且在相对的侧上直接接触铁电层606。相似地，铁电层606在一侧上直接接触结晶氧化物层604且在相对的侧上直接接触顶盖层608。在一些实施例中，结晶氧化物层604包含与前面参照结晶氧化物毯覆层132a(例如，在图1c中示出)阐述的结晶氧化物材料相似的结晶氧化物材料。相似地，铁电层606包含与前面参照铁电毯覆层134a(例如，在图1d中示出)阐述的铁电材料相似的铁电材料。在一些实施例中，结晶氧化物材料的高度有序结构会增强铁电材料的畴的均匀性，从而改善包括分层结构600的器件的性能。在一些实施例中，基底层602的材料及顶盖层608的材料不同于结晶氧化物层604的结晶氧化物材料及铁电层606的铁电材料二者，且可根据分层结构600的预期应用来独立地选择。举例来说，所述材料可为介电材料、半导体材料、导电材料(例如，金属材料)等。在一些实施例中，基底层602与顶盖层608可包含相同的材料。
在一些替代实施例中，基底层602与顶盖层608可包含不同的材料。举例来说，当分层结构600用作图1g中所示的晶体管140的栅极结构130时，基底层602可对应于沟道区108的半导体材料，且顶盖层608可对应于栅极金属层136。当栅极结构130中包括附加层(例如设置在结晶氧化物层132与沟道区108之间的氧化硅层(未示出))时，基底层602可对应于此种氧化硅层，以此类推。相似地，当分层结构600用作图2i所示半导体器件200的铁电隧道结322或图3g所示半导体器件400的铁电隧道结550时，基底层602可对应于底部电极314、552，且顶盖层608可对应于顶部电极320、558。
46.图4b是根据本公开一些实施例的分层结构610的示意性剖视图。分层结构610包括依序堆叠的基底层612、铁电层614、结晶氧化物层616及顶盖层618。在一些实施例中，铁电层614在一侧上直接接触基底层612且在相对的侧上直接接触结晶氧化物层616。相似地，结晶氧化物层616在一侧上直接接触铁电层614且在相对的侧上直接接触顶盖层618。在一些实施例中，结晶氧化物层616包含与前面参照结晶氧化物毯覆层132a(例如，在图1c中示出)阐述的结晶氧化物材料相似的结晶氧化物材料。相似地，铁电层614包含与前面参照铁电毯覆层134a(例如，在图1d中示出)阐述的铁电材料相似的铁电材料。与图4a所示分层结构600不同，在图4b所示分层结构610中，结晶氧化物层616形成在铁电层614的顶部上。在此种实施例中，可在形成结晶氧化物层616之后执行热处理，以增强铁电层614的畴的均匀性。举例来说，可在降低的压力下通过热退火来对铁电层614与结晶氧化物层616的堆叠进行处理。在一些实施例中，压力可介于10
‑7到10
‑
10
托的范围内。在一些实施例中，退火温度介于250到500℃的范围内。也就是说，在执行热处理时，结晶氧化物材料的高度有序结构可增强铁电材料的畴的均匀性，从而改善包括分层结构610的器件的性能。在一些实施例中，基底层612的材料及顶盖层618的材料不同于结晶氧化物层616的结晶氧化物材料及铁电层614的铁电材料二者，且可根据分层结构610的预期应用来独立地选择。举例来说，基底层612的材料及顶盖层618的材料可独立地为介电材料、半导体材料、导电材料(例如，金属材料)等。举例来说，分层结构610可用作铁电隧道结来代替图2i所示铁电隧道结322及图3g所示铁电隧道结550，在此种情形中，基底层612及顶盖层618可分别包含底部电极314、552的导电材料及顶部电极320、558的导电材料。
47.图4c是根据本公开一些实施例的分层结构620的示意性剖视图。分层结构620包括依序堆叠的基底层621、底部结晶氧化物层623、铁电层625、顶部结晶氧化物层627及顶盖层629。在一些实施例中，底部结晶氧化物层623在一侧上直接接触基底层621且在相对的侧上直接接触铁电层625，而顶部结晶氧化物层627在一侧上直接接触铁电层625且在相对的侧上直接接触顶盖层629。铁电层625设置在底部结晶氧化物层623与顶部结晶氧化物层627的中间，在相对的侧处直接接触所述两个结晶氧化物层623、627。在一些实施例中，结晶氧化物层623、627包含与前面参照结晶氧化物毯覆层132a(例如，在图1c中示出)阐述的结晶氧化物材料相似的结晶氧化物材料。相似地，铁电层625包含与前面参照铁电毯覆层134a(例如，在图1d中示出)阐述的铁电材料相似的铁电材料。在分层结构620中，铁电层625夹置在底部结晶氧化物层623与顶部结晶氧化物层627的中间，底部结晶氧化物层623及顶部结晶氧化物层627二者均可具有高度有序结构。因此，在一些实施例中，可通过设置在铁电材料的下方的结晶氧化物材料以及设置在铁电材料的顶部上的结晶氧化物材料来增强铁电材料的畴的均匀性。在此种实施例中，在形成顶部结晶氧化物层627之后，可执行与以上参照
图4b而针对分层结构610阐述的热处理相似的热处理。在一些实施例中，铁电材料的畴的均匀性增强会改善包括分层结构620的器件的性能。在一些实施例中，底部结晶氧化物层623的材料可不同于顶部结晶氧化物层627的材料。举例来说，当充当底部结晶氧化物层623中的底部模板时，第一结晶氧化物材料可尤其适合于增强铁电畴的均匀性，而当充当顶部结晶氧化物层627中的顶部模板时，不同的第二结晶氧化物材料可尤其适合于增强铁电畴的均匀性。在一些实施例中，基底层621的材料及顶盖层629的材料不同于结晶氧化物层623、627的结晶氧化物材料及铁电层625的铁电材料二者，且可根据分层结构620的预期应用来独立地选择。在一些实施例中，基底层621的材料及顶盖层629的材料可独立地为介电材料、半导体材料、导电材料(例如，金属材料)等。举例来说，分层结构620可用作铁电隧道结来代替图2i所示铁电隧道结322及图3g所示铁电隧道结550，在此种情形中，基底层621及顶盖层629可分别包含底部电极314、552的导电材料及顶部电极320、558的导电材料。
48.图4d是根据本公开一些实施例的分层结构630的示意性剖视图。分层结构630包括基底层631、多个结晶氧化物层632、634、636、638、多个铁电层633、635、637及顶盖层639。结晶氧化物层632、634、636、638与铁电层633、635、637交替地堆叠，使得每一铁电层633、635、637沿着堆叠方向接触结晶氧化物层632、634、636、638中的两者。应注意，尽管在图4d中示出四个结晶氧化物层632、634、636、638及三个铁电层633、635、637，然而本公开并不仅限于此。在一些替代实施例中，可根据应用要求包括更少或更多的结晶氧化物层632、634、636、638及铁电层633、635、637。在一些实施例中，最底部结晶氧化物层632在一侧上直接接触基底层631且在相对的侧上直接接触最底部铁电层633，而最顶部结晶氧化物层638在一侧上直接接触最顶部铁电层637且在相对的侧上直接接触顶盖层639。在一些实施例中，结晶氧化物层632、634、636、638包含与前面参照结晶氧化物毯覆层132a(例如，在图1c中示出)阐述的结晶氧化物材料相似的结晶氧化物材料。相似地，铁电层633、635、637包含与前面参照铁电毯覆层134a(例如，在图1d中示出)阐述的铁电材料相似的铁电材料。在一些实施例中，可彼此独立地选择各别结晶氧化物层632、634、636、638的材料，使得不同的结晶氧化物层632、634、636、638可包含不同的结晶氧化物材料。相似地，铁电层633、635、637可相对于彼此包含不同的铁电材料。在一些实施例中，结晶氧化物层632、634、636、638的材料及铁电层633、635、637的材料可独立地选择，以对分层结构630的铁电特性进行细调。在分层结构630中，所有铁电层633、635、637均被设置成与成对的结晶氧化物层632、634、636、638直接接触，所述结晶氧化物层632、634、636、638可具有高度有序结构。因此，在一些实施例中，可通过设置在铁电材料的下方的结晶氧化物材料以及设置在铁电材料的顶部上的结晶氧化物材料来增强铁电材料的畴的均匀性。在一些实施例中，可执行与以上参照图4b而针对分层结构610阐述的热处理相似的热处理，使得设置在铁电层633、635或637的顶部上的结晶氧化物层634、636、638可进一步增强下伏的铁电层633、635、637的铁电畴的均匀性。在一些实施例中，铁电材料的畴的均匀性增强会改善包括分层结构630的器件的性能。在一些实施例中，基底层631的材料及顶盖层639的材料不同于结晶氧化物层632、634、636、638的结晶氧化物材料及铁电层633、635、637的铁电材料二者，且可根据分层结构630的预期应用来独立地选择。在一些实施例中，基底层631的材料及顶盖层639的材料可独立地为介电材料、半导体材料、导电材料(例如，金属材料)等。举例来说，分层结构630可用作铁电隧道结来代替图2i所示铁电隧道结322及图3g所示铁电隧道结550，在此种情形中，基底层631及顶盖层639
可分别包含底部电极314、552的导电材料及顶部电极320、558的导电材料。
49.图4e是根据本公开一些实施例的分层结构640的示意性剖视图。在本公开的一些实施例中，分层结构640可相似于图4d所示分层结构630。分层结构640包括基底层641、多个结晶氧化物层642、644、646、多个铁电层643、645、647及顶盖层648。结晶氧化物层642、644、646与铁电层643、645、647沿着堆叠方向交替地堆叠。在一些实施例中，分层结构640与图4d所示分层结构630之间的不同之处在于，最顶部结晶氧化物层646夹置在两个铁电层645、647之间且直接接触两个铁电层645、647，而最顶部铁电层647在一侧上接触最顶部结晶氧化物层646且在相对的侧处接触顶盖层648。在分层结构640中，所有铁电层643、645、647均被设置成与结晶氧化物层642、644、646中的至少一者直接接触，所述结晶氧化物层642、644、646可具有高度有序结构。因此，在一些实施例中，可通过设置在铁电材料的下方的结晶氧化物材料以及设置在铁电材料的顶部上的结晶氧化物材料来增强铁电材料的畴的均匀性。在一些实施例中，可执行与以上参照图4b而针对分层结构610阐述的热处理相似的热处理，使得设置在铁电层643或645的顶部上的结晶氧化物层644、646可进一步增强下伏的铁电层643或645的铁电畴的均匀性。在一些实施例中，铁电材料的畴的均匀性增强会改善包括分层结构640的器件的性能。在一些实施例中，基底层641的材料及顶盖层648的材料不同于结晶氧化物层642、644、646的结晶氧化物材料及铁电层643、645、647的铁电材料二者，且可根据分层结构640的预期应用来独立地选择。在一些实施例中，基底层641的材料及顶盖层648的材料可独立地为介电材料、半导体材料、导电材料(例如，金属材料)等。举例来说，分层结构640可用作铁电隧道结来代替图2i所示铁电隧道结322及图3g所示铁电隧道结550，在此种情形中，基底层641及顶盖层648可分别包含底部电极314、552的导电材料及顶部电极320、558的导电材料。
50.图4f是根据本公开一些实施例的分层结构650的示意性剖视图。分层结构650包括基底层651、多个铁电层652、654、656、658、多个结晶氧化物层653、655、657及顶盖层659。铁电层652、654、656、658与结晶氧化物层653、655、657交替地堆叠，使得每一铁电层652、654、656、658沿着堆叠方向直接接触结晶氧化物层653、655、657中的至少一者。在一些实施例中，每一结晶氧化物层653、655、657在相对的侧处接触两个铁电层652、654、656、658。应注意，尽管在图4f中示出四个铁电层652、654、656、658及三个结晶氧化物层653、655、657，然而本公开并不仅限于此。在一些替代实施例中，可根据应用要求包括更少或更多的铁电层652、654、656、658及结晶氧化物层653、655、657。在一些实施例中，最底部铁电层652在一侧上直接接触基底层651且在相对的侧上直接接触最底部结晶氧化物层653，而最顶部铁电层658在一侧上直接接触最顶部结晶氧化物层657且在相对的侧上直接接触顶盖层659。在一些实施例中，结晶氧化物层653、655、657包含与前面参照结晶氧化物毯覆层132a(例如，在图1c中示出)阐述的结晶氧化物材料相似的结晶氧化物材料。相似地，铁电层652、654、656、658包含与前面参照铁电毯覆层134a(例如，在图1d中示出)阐述的铁电材料相似的铁电材料。在一些实施例中，可独立地选择各别结晶氧化物层653、655、657的材料及铁电层652、654、656、658的材料，例如以对分层结构650的铁电特性进行细调。在一些实施例中，可通过设置在铁电材料的下方的结晶氧化物材料以及设置在铁电材料的顶部上的结晶氧化物材料来增强铁电材料的畴的均匀性。在一些实施例中，可执行与以上参照图4b而针对分层结构610阐述的热处理相似的热处理，使得设置在铁电层652、654或656的顶部上的结晶氧化
物层653、655、657可进一步增强下伏的铁电层652、654、656的铁电畴的均匀性。在一些实施例中，铁电材料的畴的均匀性增强会改善包括分层结构650的器件的性能。在一些实施例中，基底层651的材料及顶盖层659的材料不同于铁电层652、654、656、658的铁电材料及结晶氧化物层653、655、657的结晶氧化物材料二者，且可根据分层结构650的预期应用来独立地选择。在一些实施例中，基底层651的材料及顶盖层659的材料可独立地为介电材料、半导体材料、导电材料(例如，金属材料)等。举例来说，分层结构650可用作铁电隧道结来代替图2i所示铁电隧道结322及图3g所示铁电隧道结550，在此种情形中，基底层651及顶盖层659可分别包含底部电极314、552的导电材料及顶部电极320、558的导电材料。
51.图4g是根据本公开一些实施例的分层结构660的示意性剖视图。在本公开的一些实施例中，分层结构660可相似于图4f所示分层结构650。分层结构660包括基底层661、多个铁电层662、664、666、多个结晶氧化物层663、665、667及顶盖层668。铁电层662、664、666与结晶氧化物层663、665、667沿着堆叠方向交替地堆叠。在一些实施例中，分层结构660与图4f所示分层结构650之间的不同之处在于，最顶部铁电层666夹置在两个结晶氧化物层665、667之间且直接接触两个结晶氧化物层665、667，而最顶部结晶氧化物层667在一侧上接触最顶部铁电层666且在相对的侧处接触顶盖层668。在分层结构660中，所有铁电层662、664、666被设置成与结晶氧化物层663、665、667中的至少一者直接接触，所述结晶氧化物层663、665、667可具有高度有序结构。因此，在一些实施例中，可通过设置在铁电材料的下方的结晶氧化物材料以及设置在铁电材料的顶部上的结晶氧化物材料来增强铁电材料的畴的均匀性。在一些实施例中，可执行与以上参照图4b而针对分层结构610阐述的热处理相似的热处理，使得设置在铁电层662、664、666的顶部上的结晶氧化物层663、665、667可进一步增强下伏的铁电层662、664或666的铁电畴的均匀性。在一些实施例中，铁电材料的畴的均匀性增强会改善包括分层结构660的器件的性能。在一些实施例中，基底层661的材料及顶盖层668的材料不同于铁电层662、664、666的铁电材料及结晶氧化物层663、665、667的结晶氧化物材料二者，且可根据分层结构660的预期应用来独立地选择。在一些实施例中，基底层661的材料及顶盖层668的材料可独立地为介电材料、半导体材料、导电材料(例如，金属材料)等。举例来说，分层结构660可用作铁电隧道结来代替图2i所示铁电隧道结322及图3g所示铁电隧道结550，在此种情形中，基底层661及顶盖层668可分别包含底部电极314、552的导电材料及顶部电极320、558的导电材料。
52.根据本公开的一些实施例，一种半导体器件包括晶体管及铁电隧道结。所述铁电隧道结连接到所述晶体管的漏极接触件。所述铁电隧道结包括第一电极、第二电极、结晶氧化物层及铁电层。所述第二电极设置在所述第一电极之上。所述结晶氧化物层与所述铁电层彼此直接接触地设置在所述第一电极与所述第二电极的中间。所述结晶氧化物层包含结晶氧化物材料。所述铁电层包含铁电材料。
53.在一些实施例中，所述结晶氧化物材料是选自氧化镁、氧化铝及氧化钽中的至少一种氧化物。在一些实施例中，所述结晶氧化物层直接接触所述第一电极。在一些实施例中，还包括另一结晶氧化物层，其中所述铁电层设置在所述结晶氧化物层与所述另一结晶氧化物层的中间且直接接触所述结晶氧化物层及所述另一结晶氧化物层，并且所述另一结晶氧化物层在一侧上直接接触所述第二电极且在相对的侧上直接接触所述铁电层。在一些实施例中，所述结晶氧化物层与所述另一结晶氧化物层包含相同的结晶氧化物材料。在一
些实施例中，所述结晶氧化物层是多个结晶氧化物层中的一者，所述铁电层是多个铁电层中的一者，且所述结晶氧化物层与所述铁电层交替地堆叠在所述第一电极与所述第二电极的中间。在一些实施例中，所述多个铁电层中的每一铁电层直接接触所述多个结晶氧化物层中的至少一个结晶氧化物层。在一些实施例中，所述多个铁电层中的每一铁电层设置在所述多个结晶氧化物层中的对应的一对结晶氧化物层的中间且直接接触所述对应的一对结晶氧化物层。
54.根据本公开的一些实施例，一种场效晶体管包括源极区、漏极区、沟道区及栅极结构。所述沟道区设置在所述源极区与所述漏极区之间。所述栅极结构设置在所述沟道区上。所述栅极结构包括依序堆叠在所述沟道区上的晶体氧化物层、铁电层及栅极金属层。所述晶体氧化物层包含具有结晶结构的氧化物。具有结晶结构的所述氧化物包括选自氧化镁、氧化铝及氧化钽中的至少一种。所述铁电层包含铁电材料。所述铁电材料直接设置在具有所述结晶结构的所述氧化物上。
55.在一些实施例中，所述晶体氧化物层实质上由具有所述结晶结构的所述氧化物组成，且所述氧化物选自氧化镁、氧化铝及氧化钽。在一些实施例中，所述铁电材料包括选自氧化铪、氧化铪锆、氧化铪镧、氧化铪铝及氧化铪硅中的至少一种铁电氧化物。在一些实施例中，还包括设置在所述栅极结构的相对的侧处的间隔件，其中所述晶体氧化物层直接在所述间隔件的内侧壁上延伸。在一些实施例中，所述晶体氧化物层还直接在所述沟道区上延伸。在一些实施例中，所述栅极金属层直接接触所述铁电层。
56.根据本公开的一些实施例，一种半导体器件的制造方法包括以下步骤。在内连结构的导电图案上形成底部金属层。在所述底部金属层上形成结晶氧化物毯覆层及铁电毯覆层。所述结晶氧化物毯覆层包含具有结晶结构的氧化物。所述铁电毯覆层在实体上接触所述结晶氧化物毯覆层。所述结晶氧化物毯覆层的具有所述结晶结构的所述氧化物充当所述铁电毯覆层的铁电材料的模板。在所述结晶氧化物毯覆层及所述铁电毯覆层之上形成顶部金属层。将堆叠的所述底部金属层、所述结晶氧化物毯覆层、所述铁电毯覆层及所述顶部金属层图案化，以分别形成铁电隧道结的底部电极、结晶氧化物层、铁电层及顶部电极。
57.在一些实施例中，所述铁电毯覆层的所述铁电材料直接设置在所述结晶氧化物毯覆层的具有所述结晶结构的所述氧化物上。在一些实施例中，所述结晶氧化物毯覆层是在所述铁电毯覆层形成之后形成在所述铁电毯覆层上，且所述方法还包括：在所述结晶氧化物毯覆层形成之后对所述铁电毯覆层执行热处理。在一些实施例中，沉积在具有所述结晶结构的所述氧化物上的所述铁电材料的铁电畴大于当所述铁电材料沉积在不具有结晶结构的非晶氧化物上时观察到的所述铁电材料的铁电畴。在一些实施例中，还包括：将所述铁电隧道结包封在层间介电层中；以及形成穿过所述层间介电层的导通孔及位于所述层间介电层上的导电条带，其中所述导通孔将所述导电条带电连接到所述铁电隧道结的所述顶部电极。在一些实施例中，还包括：在形成所述顶部金属层之前在所述铁电毯覆层上形成另一结晶氧化物毯覆层，其中所述铁电毯覆层在一侧上直接接触所述结晶氧化物毯覆层且在相对的侧上直接接触所述另一结晶氧化物毯覆层，并且所述顶部金属层形成在所述另一结晶氧化物毯覆层上。
58.以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其
他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对本文作出各种改变、代替及变更。