半导体结构的形成方法与流程

1.本发明实施例涉及半导体制造技术，特别涉及半导体结构及其形成方法。


背景技术：

2.全绕式栅极(gate
‑
all
‑
around，gaa)晶体管通过垂直堆叠多个通道板而在每个装置区提供高装置电流密度。另外，可以通过彼此相邻地形成用于全绕式栅极晶体管的栅极电极来提高装置密度。理想地，可以使相邻的全绕式栅极晶体管之间的干扰和漏电流降至最低，以增强装置隔离并降低相邻装置之间的干扰。


技术实现要素：

3.根据一些实施例提供半导体结构的形成方法。半导体结构的形成方法包含在基底上方形成包含至少一第一半导体板和至少一第二半导体板的半导体板堆叠；在半导体板堆叠的中间部分上方形成牺牲栅极结构和横向围绕牺牲栅极结构的介电栅极间隔物；对至少一第一半导体板具有选择性地移除至少一第二半导体板的端部；从至少一第一半导体板的物理暴露出的表面成长源极区和漏极区；用栅极介电层和栅极电极的组合取代至少一第二半导体板的每个中间部分和牺牲栅极结构；以及通过使用第一非等向性蚀刻制程非等向性地蚀刻栅极介电层和栅极电极，以对介电栅极间隔物具有选择性地垂直凹蚀栅极介电层和栅极电极，第一非等向性蚀刻制程提供在0.75至1.25的范围的第一蚀刻速率比，第一蚀刻速率比是在第一非等向性蚀刻制程中的栅极电极的材料的蚀刻速率对在第一非等向性蚀刻制程中的栅极介电层的材料的蚀刻速率之比。
4.根据另一些实施例提供半导体结构。半导体结构包含至少一半导体板在中间部分被包含栅极介电层和栅极电极的组合的栅极结构围绕；位于至少一半导体板中的每一个的第一端的源极区；位于至少一半导体板中的每一个的第二端的漏极区；以及横向围绕栅极结构的介电栅极间隔物，其中栅极介电层的顶表面位于包含介电栅极间隔物的顶表面的水平面下方，并在包含栅极电极的顶表面的水平面上方突出。
5.根据又另一些实施例提供半导体结构。半导体结构包含至少一半导体板在中间部分被包含栅极介电层和栅极电极的组合的栅极结构围绕；位于至少一半导体板中的每一个的第一端的源极区；位于至少一半导体板中的每一个的第二端的漏极区；横向围绕栅极结构的介电栅极间隔物；以及蚀刻停止介电鳍片，邻近至少一半导体板并在包含至少一半导体板的最顶表面的水平面上方突出，其中栅极介电层的顶表面位于包含蚀刻停止介电鳍片的顶表面的水平面处或从蚀刻停止介电鳍片的顶表面的水平面垂直偏移小于3nm。
附图说明
6.通过以下的详细描述配合所附图式，可以更加理解本发明实施例的内容。需强调的是，根据产业上的标准惯例，许多部件并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
7.图1a是根据本发明实施例中的一实施例的在形成硅锗层和硅层的交替堆叠、硬遮罩层、半导体衬垫、介电覆盖层和半导体心轴层之后的例示性结构的垂直剖面图。
8.图1b是图1a的例示性结构的上视图。垂直平面a
‑
a’是图1a的垂直剖面图的平面。
9.图2a是根据本发明实施例中的一实施例的在图案化半导体鳍片堆叠之后的例示性结构的垂直剖面图。
10.图2b是图2a的例示性结构的上视图。垂直平面a
‑
a’是图2a的垂直剖面图的平面。
11.图3a是根据本发明实施例中的一实施例的在形成浅沟槽隔离结构之后的例示性结构的垂直剖面图。
12.图3b是图3a的例示性结构的上视图。垂直平面a
‑
a’是图3a的垂直剖面图的平面。
13.图4a是根据本发明实施例中的一实施例的在垂直凹蚀浅沟槽隔离结构之后的例示性结构的垂直剖面图。
14.图4b是图4a的例示性结构的上视图。垂直平面a
‑
a’是图4a的垂直剖面图的平面。
15.图5a是根据本发明实施例中的一实施例的在形成覆硅锗合金结构之后的例示性结构的垂直剖面图。
16.图5b是图5a的例示性结构的上视图。垂直平面a
‑
a’是图5a的垂直剖面图的平面。
17.图6a是根据本发明实施例中的一实施例的在形成混合介电鳍片之后的例示性结构的垂直剖面图。
18.图6b是图6a的例示性结构的上视图。垂直平面a
‑
a’是图6a的垂直剖面图的平面。
19.图7a是根据本发明实施例中的一实施例的在垂直凹蚀混合介电鳍片之后的例示性结构的垂直剖面图。
20.图7b是图7a的例示性结构的上视图。垂直平面a
‑
a’是图7a的垂直剖面图的平面。
21.图8a是根据本发明实施例中的一实施例的在形成蚀刻停止介电鳍片之后的例示性结构的垂直剖面图。
22.图8b是图8a的例示性结构的上视图。垂直平面a
‑
a’是图8a的垂直剖面图的平面。
23.图9a是根据本发明实施例中的一实施例的在移除覆硅锗合金结构的上部和硬遮罩板之后的例示性结构的垂直剖面图。
24.图9b是图9a的例示性结构的上视图。垂直平面a
‑
a’是图9a的垂直剖面图的平面。
25.图10a是根据本发明实施例中的一实施例的在形成包含相应组的牺牲栅极衬垫、牺牲栅极结构、牺牲栅极盖和栅极遮罩结构的栅极模板结构之后，并随后形成介电栅极间隔物的例示性结构的垂直剖面图。
26.图10b是图10a的例示性结构的上视图。垂直平面a
‑
a’是图10a的垂直剖面图的平面。
27.图11a是根据本发明实施例中的一实施例的在移除半导体鳍片堆叠的端部之后的例示性结构的垂直剖面图。
28.图11b是图11a的例示性结构的上视图。垂直平面a
‑
a’是图11a的垂直剖面图的平面。
29.图11c是沿着图11b的垂直平面c
‑
c’的垂直剖面图。
30.图11d是沿着图11b的垂直平面d
‑
d’的垂直剖面图。
31.图11e是沿着图11b的垂直平面e
‑
e’的垂直剖面图。
32.图12a是根据本发明实施例中的一实施例的在横向凹蚀覆硅锗合金结构之后的例示性结构的垂直剖面图。
33.图12b是图12a的例示性结构的上视图。垂直平面a
‑
a’是图12a的垂直剖面图的平面。
34.图12c是沿着图12b的垂直平面c
‑
c’的垂直剖面图。
35.图12d是沿着图12b的垂直平面d
‑
d’的垂直剖面图。
36.图12e是沿着图12b的垂直平面e
‑
e’的垂直剖面图。
37.图13a是根据本发明实施例中的一实施例的在形成外介电通道间隔物之后的例示性结构的垂直剖面图。
38.图13b是图13a的例示性结构的上视图。垂直平面a
‑
a’是图13a的垂直剖面图的平面。
39.图13c是沿着图13b的垂直平面c
‑
c’的垂直剖面图。
40.图13d是沿着图13b的垂直平面d
‑
d’的垂直剖面图。
41.图13e是沿着图13b的垂直平面e
‑
e’的垂直剖面图。
42.图14a是根据本发明实施例中的一实施例的在形成板间凹陷区之后的例示性结构的垂直剖面图。
43.图14b是图14a的例示性结构的上视图。垂直平面a
‑
a’是图14a的垂直剖面图的平面。
44.图14c是沿着图14b的垂直平面c
‑
c’的垂直剖面图。
45.图14d是沿着图14b的垂直平面d
‑
d’的垂直剖面图。
46.图14e是沿着图14b的垂直平面e
‑
e’的垂直剖面图。
47.图15a是根据本发明实施例中的一实施例的在形成内介电通道间隔物之后的例示性结构的垂直剖面图。
48.图15b是图15a的例示性结构的上视图。垂直平面a
‑
a’是图15a的垂直剖面图的平面。
49.图15c是沿着图15b的垂直平面c
‑
c’的垂直剖面图。
50.图15d是沿着图15b的垂直平面d
‑
d’的垂直剖面图。
51.图15e是沿着图15b的垂直平面e
‑
e’的垂直剖面图。
52.图16a是根据本发明实施例中的一实施例的在形成第一介电遮罩层之后的例示性结构的垂直剖面图。
53.图16b是图16a的例示性结构的上视图。垂直平面a
‑
a’是图16a的垂直剖面图的平面。
54.图16c是沿着图16b的垂直平面c
‑
c’的垂直剖面图。
55.图16d是沿着图16b的垂直平面d
‑
d’的垂直剖面图。
56.图16e是沿着图16b的垂直平面e
‑
e’的垂直剖面图。
57.图17a是根据本发明实施例中的一实施例的在形成第一源极/漏极区之后的例示性结构的垂直剖面图。
58.图17b是图17a的例示性结构的上视图。垂直平面a
‑
a’是图17a的垂直剖面图的平面。
59.图17c是沿着图17b的垂直平面c
‑
c’的垂直剖面图。
60.图17d是沿着图17b的垂直平面d
‑
d’的垂直剖面图。
61.图17e是沿着图17b的垂直平面e
‑
e’的垂直剖面图。
62.图18a是根据本发明实施例中的一实施例的在形成第二介电遮罩层和第二源极/漏极区之后的例示性结构的垂直剖面图。
63.图18b是图18a的例示性结构的上视图。垂直平面a
‑
a’是图18a的垂直剖面图的平面。
64.图18c是沿着图18b的垂直平面c
‑
c’的垂直剖面图。
65.图18d是沿着图18b的垂直平面d
‑
d’的垂直剖面图。
66.图18e是沿着图18b的垂直平面e
‑
e’的垂直剖面图。
67.图19a是根据本发明实施例中的一实施例的在图案化源极/漏极区的可选步骤之后的例示性结构的垂直剖面图。
68.图19b是图19a的例示性结构的上视图。垂直平面a
‑
a’是图19a的垂直剖面图的平面。
69.图19c是沿着图19b的垂直平面c
‑
c’的垂直剖面图。
70.图19d是沿着图19b的垂直平面d
‑
d’的垂直剖面图。
71.图19e是沿着图19b的垂直平面e
‑
e’的垂直剖面图。
72.图20a是根据本发明实施例中的一实施例的在形成装置间隔离结构之后的例示性结构的垂直剖面图。
73.图20b是图20a的例示性结构的上视图。垂直平面a
‑
a’是图20a的垂直剖面图的平面。
74.图20c是沿着图20b的垂直平面c
‑
c’的垂直剖面图。
75.图20d是沿着图20b的垂直平面d
‑
d’的垂直剖面图。
76.图20e是沿着图20b的垂直平面e
‑
e’的垂直剖面图。
77.图21a是根据本发明实施例中的一实施例的在形成蚀刻阻障结构之后的例示性结构的垂直剖面图。
78.图21b是图21a的例示性结构的上视图。垂直平面a
‑
a’是图21a的垂直剖面图的平面。
79.图21c是沿着图21b的垂直平面c
‑
c’的垂直剖面图。
80.图21d是沿着图21b的垂直平面d
‑
d’的垂直剖面图。
81.图21e是沿着图21b的垂直平面e
‑
e’的垂直剖面图。
82.图22a是根据本发明实施例中的一实施例的在移除部分移除的牺牲栅极结构之后的例示性结构的垂直剖面图。
83.图22b是图22a的例示性结构的上视图。垂直平面a
‑
a’是图22a的垂直剖面图的平面。
84.图22c是沿着图22b的垂直平面c
‑
c’的垂直剖面图。
85.图22d是沿着图22b的垂直平面d
‑
d’的垂直剖面图。
86.图22e是沿着图22b的垂直平面e
‑
e’的垂直剖面图。
87.图23a是根据本发明实施例中的一实施例的在移除牺牲栅极结构和牺牲栅极衬垫
之后的例示性结构的垂直剖面图。
88.图23b是图23a的例示性结构的上视图。垂直平面a
‑
a’是图23a的垂直剖面图的平面。
89.图23c是沿着图23b的垂直平面c
‑
c’的垂直剖面图。
90.图23d是沿着图23b的垂直平面d
‑
d’的垂直剖面图。
91.图23e是沿着图23b的垂直平面e
‑
e’的垂直剖面图。
92.图24a是根据本发明实施例中的一实施例的在移除硅锗板和形成栅极空腔之后的例示性结构的垂直剖面图。
93.图24b是图24a的例示性结构的上视图。垂直平面a
‑
a’是图24a的垂直剖面图的平面。
94.图24c是沿着图24b的垂直平面c
‑
c’的垂直剖面图。
95.图24d是沿着图24b的垂直平面d
‑
d’的垂直剖面图。
96.图24e是沿着图24b的垂直平面e
‑
e’的垂直剖面图。
97.图25a是根据本发明实施例中的一实施例的在形成栅极介电层和栅极电极轨之后的例示性结构的垂直剖面图。
98.图25b是图25a的例示性结构的上视图。垂直平面a
‑
a’是图25a的垂直剖面图的平面。
99.图25c是沿着图25b的垂直平面c
‑
c’的垂直剖面图。
100.图25d是沿着图25b的垂直平面d
‑
d’的垂直剖面图。
101.图25e是沿着图25b的垂直平面e
‑
e’的垂直剖面图。
102.图26a是根据本发明实施例中的一实施例的在形成包含相应的栅极介电层和相应的栅极电极的栅极堆叠之后的例示性结构的垂直剖面图。
103.图26b是图26a的例示性结构的上视图。垂直平面a
‑
a’是图26a的垂直剖面图的平面。
104.图26c是沿着图26b的垂直平面c
‑
c’的垂直剖面图。
105.图26d是沿着图26b的垂直平面d
‑
d’的垂直剖面图。
106.图26e是沿着图26b的垂直平面e
‑
e’的垂直剖面图。
107.图27a是根据本发明实施例中的一实施例的在通过进行第一非等向性蚀刻制程来垂直凹蚀栅极电极和栅极介电层之后的例示性结构的垂直剖面图。
108.图27b是图27a的例示性结构的上视图。垂直平面a
‑
a’是图27a的垂直剖面图的平面。
109.图27c是沿着图27b的垂直平面c
‑
c’的垂直剖面图。
110.图27d是沿着图27b的垂直平面d
‑
d’的垂直剖面图。
111.图27e是沿着图27b的垂直平面e
‑
e’的垂直剖面图。
112.图28a是根据本发明实施例中的一实施例的在通过进行第二非等向性蚀刻制程来垂直凹蚀栅极电极和栅极介电层之后的例示性结构的垂直剖面图。
113.图28b是图28a的例示性结构的上视图。垂直平面a
‑
a’是图28a的垂直剖面图的平面。
114.图28c是沿着图28b的垂直平面c
‑
c’的垂直剖面图。
115.图28d是沿着图28b的垂直平面d
‑
d’的垂直剖面图。
116.图28e是沿着图28b的垂直平面e
‑
e’的垂直剖面图。
117.图29a是根据本发明实施例中的一实施例的在形成接点层介电层之后的例示性结构的垂直剖面图。
118.图29b是图29a的例示性结构的上视图。垂直平面a
‑
a’是图29a的垂直剖面图的平面。
119.图29c是沿着图29b的垂直平面c
‑
c’的垂直剖面图。
120.图29d是沿着图29b的垂直平面d
‑
d’的垂直剖面图。
121.图29e是沿着图29b的垂直平面e
‑
e’的垂直剖面图。
122.图30a是根据本发明实施例中的一实施例的例示性结构的替代配置的垂直剖面图。
123.图30b是图30a的例示性结构的上视图。垂直平面a
‑
a’是图30a的垂直剖面图的平面。
124.图30c是沿着图30b的垂直平面c
‑
c’的垂直剖面图。
125.图30d是沿着图30b的垂直平面d
‑
d’的垂直剖面图。
126.图30e是沿着图30b的垂直平面e
‑
e’的垂直剖面图。
127.图31是根据本发明实施例中的一实施例的绘示用于形成例示性结构的步骤的流程图。
128.其中，附图标记说明如下：
129.8：单晶半导体鳍片
130.8l：基底单晶半导体层
131.10，20：半导体板堆叠
132.10l：第一单晶半导体层
133.12：浅沟槽隔离结构
134.14：介电鳍片衬垫
135.16：氧化硅填充材料部分
136.18：蚀刻停止介电鳍片
137.20l：第二单晶半导体层
138.21：内凹槽空腔
139.22：内介电通道间隔物
140.26：外介电通道间隔物
141.27：外凹槽空腔
142.28：覆硅锗合金结构
143.29：鳍片间凹槽
144.30：牺牲栅极衬垫
145.31：栅极空腔
146.32：牺牲栅极结构
147.34：牺牲栅极盖
148.36：栅极遮罩结构
149.38：介电栅极间隔物
150.41：源极/漏极空腔
151.42：第一硬遮罩层
152.44：第二硬遮罩层
153.46：隔离介电衬垫
154.48：隔离介电填充材料部分
155.49：隔离蚀刻停止板
156.52：第一源极/漏极区
157.60：栅极介电层
158.62：蚀刻阻障结构
159.66：栅极电极
160.66r：栅极电极轨
161.70：接点层介电层
162.100：第一装置区
163.130：硬遮罩板
164.130l：硬遮罩层
165.132：半导体衬垫鳍片
166.132l：半导体衬垫
167.134：介电覆盖鳍片
168.134l：介电覆盖层
169.136：半导体心轴鳍片
170.136l：半导体心轴层
171.200：第二装置区
172.3110，3120，3130，3140，3150，3160：步骤
173.hd1：第一水平方向
174.hd2：第二水平方向
具体实施方式
175.以下内容提供许多不同实施例或范例，用于实施本发明实施例的不同部件。组件和配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用于限定本发明实施例。举例来说，叙述中若提及第一部件形成于第二部件上或上方，可能包含形成第一部件和第二部件直接接触的实施例，也可能包含额外的部件形成于第一部件和第二部件之间，使得第一部件和第二部件不直接接触的实施例。另外，本发明实施例在不同范例中可重复使用参考标号及/或字母。此重复是为了简化和清楚的目的，并非代表所讨论的不同实施例及/或组态之间有特定的关系。
176.此外，本文可能使用空间相对用语，例如“在
……
之下”、“在
……
下方”、“下方的”、“在
……
上方”、“上方的”及类似的用语，这些空间相对用语是为了便于描述如图所示的一个(些)元件或部件与另一个(些)元件或部件之间的关系。这些空间相对用语涵盖使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度
或其他方位)，则在此所使用的空间相对形容词也将依转向后的方位来解释。除非另有明确说明，否则假定具有相同参考标号的每个元件具有相同的材料组成并具有在相同厚度范围内的厚度。
177.本发明实施例总体而言关于半导体装置，并且具体地关于包含无天线的高介电常数(high
‑
k)栅极介电质的全绕式栅极场效晶体管及其形成方法。总体而言，具有大于7.9的高介电常数的栅极介电质可以包含介电金属氧化物材料，例如氧化铝、氧化铪、氧化镧等。其他合适的介电材料在本发明实施例的预期范围。蚀刻介电金属氧化物材料会产生原子级的金属残留物。举例来说，未完全共价键结至氧原子的金属元素能够释放自由电子。因此，介电金属氧化物材料的蚀刻表面可以作为电子的表面传导路径。包含延伸跨过多个栅极电极的介电金属氧化物的栅极介电材料的连续蚀刻表面可能会在相邻的晶体管之间提供漏电路径。这样的问题在全绕式栅极晶体管中更加显著。本发明实施例针对在包含介电金属氧化物的栅极介电层上移除表面漏电路径的结构及其形成方法。以下将详细讨论本发明实施例的各种实施例。
178.图1a是根据本发明实施例中的一实施例的在形成硅锗层和硅层的交替堆叠、硬遮罩层、半导体衬垫、介电覆盖层和半导体心轴(mandrel)层之后的例示性结构的垂直剖面图。图1b是图1a的例示性结构的上视图。垂直平面a
‑
a’是图1a的垂直剖面图的平面。参照图1a和图1b，绘示根据本发明实施例中的一实施例的例示性结构，其包含具有基底单晶半导体层8l的基底。基底可以包含半导体晶圆，例如市售的单晶硅晶圆。在一实施例中，基底单晶半导体层8l可以包含具有掺杂第一导电类型的基底单晶半导体层，第一导电类型可以是p型或n型。基底单晶半导体层8l中的第一导电类型的原子浓度掺质可以在1.0
×
10
14
/cm3至1.0
×
10
17
/cm3的范围，但也可以使用更大或更小的掺质浓度。基底的厚度可以在200微米至1mm的范围，但也可以使用更大或更小的厚度。
179.第二单晶半导体层20l和第一单晶半导体层10l的交替堆叠可以通过依序进行外延沉积制程而沉积在基底单晶半导体层8l的顶表面上。第二单晶半导体层20l和第一单晶半导体层10l的形成可以通过相应的外延沉积制程，其中单晶硅锗合金材料或单晶硅通过外延与底下的单晶半导体层(即，基底单晶半导体层8l和任何底下的第二单晶半导体层20l及/或任何底下的第一单晶半导体层10l)一起沉积。在一实施例中，第二单晶半导体层20l可以包含相应的单晶硅锗合金材料，其具有的锗原子浓度在15％至35％的范围，例如在20％至30％的范围，但也可以使用更大或更小的原子浓度。每个第二单晶半导体层20l的厚度可以在4nm至20nm的范围，例如在8nm至16nm的范围，但也可以使用更大或更小的厚度。第二单晶半导体层20l可以掺杂或可以不掺杂电掺质。
180.在一实施例中，第一单晶半导体层10l可以包含单晶硅。每个第一单晶半导体层10l的厚度可以在4nm至20nm的范围，例如在8nm至16nm的范围，但也可以使用更大或更小的厚度。例示性结构可以包含随后将在其中形成第一类型的全绕式栅极场效晶体管的第一装置区100和随后将在其中形成第二类型的全绕式栅极场效晶体管的第二装置区200。可以对第一单晶半导体层10l的位于第一装置区100内的部分掺杂第一导电类型(例如p型)的掺质，并且可以对第一单晶半导体层10l的位于第二装置区200内的部分掺杂第二导电类型(例如n型)的掺质原子。每一个第一装置区100和第二装置区200中的电掺质的原子浓度可以在1.0
×
10
14
/cm3至1.0
×
10
17
/cm3的范围，但也可以使用更大或更小的掺质浓度。可以通
过进行相应的遮蔽离子布植制程将p型掺质和n型掺质引入第一装置区100或第二装置区200。
181.可选地，可以在第二单晶半导体层20l和第一单晶半导体层10l的交替堆叠上方形成氧化硅衬垫(未绘示)。在存在氧化硅衬垫的实施例中，氧化硅衬垫的厚度可以在1nm至3nm的范围，但也可以使用更大或更小的厚度。可以在第二单晶半导体层20l和第一单晶半导体层10l的交替堆叠上方沉积硬遮罩层130l。硬遮罩层130l可以包含例如氮化硅的硬遮罩材料，并且厚度可以在20nm至40nm的范围，但也可以使用更大或更小的厚度。用于硬遮罩材料层的其他合适的材料可以在本发明实施例的预期范围内。
182.可以可选地在硬遮罩层130l上方形成半导体衬垫132l。半导体衬垫132l包含例如非晶硅的半导体材料，并且厚度可以在5nm至10nm的范围，但也可以使用更大或更小的厚度。可以在半导体衬垫132l上方形成介电覆盖层134l。介电覆盖层134l包含例如氧化硅的介电材料，并且厚度可以在300nm至600nm的范围，但也可以使用更大或更小的厚度。其他合适的介电材料可以在本发明实施例的预期范围内。可以在介电覆盖层134l上方沉积半导体心轴层136l。半导体心轴层136l包含例如多晶硅的半导体材料，并且厚度可以在100nm至200nm的范围，但也可以使用更大或更小的厚度。
183.图2a是根据本发明实施例中的一实施例的在图案化半导体鳍片堆叠之后的例示性结构的垂直剖面图。图2b是图2a的例示性结构的上视图。垂直平面a
‑
a’是图2a的垂直剖面图的平面。参照图2a和图2b，可以在图1a和图1b的层堆叠上施加光阻层(未绘示)，并且可以被微影图案化以形成线和间距图案，其沿着第一水平方向hd1横向延伸并沿着垂直于第一水平方向hd1的第二水平方向hd2横向间隔。可以进行非等向性蚀刻制程以将光阻层中的图案穿过底下的材料层并转移至基底单晶半导体层8l的顶部中。可以形成包含底下的材料层的图案化部分和基底单晶半导体层8l的顶部的鳍片堆叠结构。
184.每个鳍片堆叠结构可以从底部到顶部包含作为基底单晶半导体层8l的图案化顶部的单晶半导体鳍片8、作为第二半导体板20和第一半导体板10的交替堆叠的半导体板堆叠(10、20)、可选的氧化硅衬垫、作为硬遮罩层130l的图案化部分的硬遮罩板130、作为半导体衬垫132l的图案化部分的半导体衬垫鳍片132、作为介电覆盖层134l的图案化部分的介电覆盖鳍片134、以及可选的作为半导体心轴层136l的图案化部分的半导体心轴鳍片136。在一实施例中，每个单晶半导体鳍片8可以是单晶硅鳍片。每个第一半导体板10是第一单晶半导体层10l的图案化部分。每个第二半导体板20是第二单晶半导体层20l的图案化部分。
185.每个鳍片堆叠结构(8、10、20、130、132、134、136)可以具有均匀的宽度，其可以在10nm至300nm的范围，例如在20nm至150nm的范围，但也可以使用更大或更小的宽度。相邻的鳍片堆叠结构(8、10、20、130、132、134、136)之间的间隔可以在50nm至250nm的范围，但也可以使用更大或更小的厚度。每个鳍片堆叠结构(8、10、20、130、132、134、136)可以沿着第一水平方向hd1横向延伸，并且可以沿着第二水平方向hd2横向地间隔。
186.通常而言，可以在基底上方形成半导体板堆叠(10、20)，其包含至少一个第一半导体板(例如至少一个第一半导体板10)和至少一个第二半导体板(例如至少一个第二半导体板20)。可以在半导体板堆叠(10、20)上方形成硬遮罩板130。在一实施例中，鳍片堆叠结构(8、10、20、130、132、134、136)的侧壁可以垂直重合，即可位于同一垂直平面内。举例来说，鳍片堆叠结构(8、10、20、130、132、134、136)的硬遮罩板130的侧壁可以与半导体片堆叠
(10、20)的侧壁垂直重合。
187.图3a是根据本发明实施例中的一实施例的在形成浅沟槽隔离结构之后的例示性结构的垂直剖面图。图3b是图3a的例示性结构的上视图。垂直平面a
‑
a’是图3a的垂直剖面图的平面。参照图3a和图3b，可以在鳍片堆叠结构(8、10、20、130、132、134，136)之间的沟槽中沉积例如氧化硅的介电填充材料。可以进行例如化学机械平坦化(chemical mechanical planarization，cmp)制程的平坦化制程以移除介电填充材料位于包含半导体衬垫鳍片132、可选的半导体心轴鳍片136和介电覆盖鳍片134的顶表面的水平面上方的部分。介电填充材料的剩余部分包含浅沟槽隔离结构12。
188.图4a是根据本发明实施例中的一实施例的在垂直凹蚀浅沟槽隔离结构之后的例示性结构的垂直剖面图。图4b是图4a的例示性结构的上视图。垂直平面a
‑
a’是图4a的垂直剖面图的平面。参照图4a和图4b，可以通过回蚀刻制程垂直凹蚀浅沟槽隔离结构12的顶表面。回蚀刻制程可以使用等向性蚀刻制程(例如湿式蚀刻制程)或非等向性蚀刻制程(例如反应离子蚀刻制程)。在反应离子蚀刻制程的实施例中，半导体衬垫鳍片132及/或硬遮罩板130可以作为蚀刻遮罩结构。可以凹蚀浅沟槽隔离结构12的顶表面使得浅沟槽隔离结构12的顶表面在单晶半导体鳍片8和最底部的第二半导体板20之间的界面处或下方。在相对于单晶半导体鳍片8的顶表面垂直凹蚀浅沟槽隔离结构12的顶表面的实施例中，垂直凹蚀距离可以在1nm至15nm的范围，但也可以使用更大或更小的垂直凹蚀距离。
189.图5a是根据本发明实施例中的一实施例的在形成覆(cladding)硅锗合金结构之后的例示性结构的垂直剖面图。图5b是图5a的例示性结构的上视图。垂直平面a
‑
a’是图5a的垂直剖面图的平面。参照图5a和图5b，可以通过例如等离子体辅助化学气相沉积(plasma
‑
enhanced chemical vapor deposition，pecvd)制程的非等向性沉积制程来非等向性地沉积硅锗合金。由于沉积制程的非等向性，相较于在浅沟槽隔离结构12的顶表面上，硅锗合金层以更大的厚度沉积在硬遮罩板130的顶表面上方。硅锗合金层的锗原子浓度可以在25％至45％的范围，例如在30％至40％的范围，但也可以使用更大或更小的原子浓度。在一实施例中，硅锗合金层中的锗原子百分比可以高于第二半导体板20中的锗原子浓度，以提供硅锗合金层的材料相对于第二半导体板20的选择性横向凹蚀。硅锗合金层可以是多晶的。在一实施例中，非等向性沉积制程可以是有益的，以利于在硬遮罩板130的顶表面上沉积比在浅沟槽隔离结构12的顶表面上更厚的膜。可以在硬遮罩板130和半导体板堆叠(10、20)的侧壁上形成硅锗合金。
190.可以进行非等向性蚀刻制程以垂直凹蚀沉积的硅锗合金层的水平部分。可以选择非等向性蚀刻制程的持续时间，使得移除位于浅沟槽隔离结构12的顶部上的硅锗合金层的水平部分，同时不完全移除覆盖硬遮罩板130的顶表面的硅锗合金层的水平部分。硅锗合金层的每个连续剩余部分在本文中被称为覆硅锗合金结构28。每个覆硅锗合金结构28可以具有倒u形的垂直剖面轮廓。覆硅锗合金结构28的每个侧壁可以具有6nm至20nm的横向厚度，但也可以使用更大或更小的厚度。每个覆硅锗合金结构28的水平顶部的垂直厚度可以在6nm至20nm的范围，但也可以使用更大或更小的垂直厚度。覆硅锗合金结构28的相邻对之间的间距可以在20nm至200nm的范围，但也可以使用更大或更小的间隔。
191.图6a是根据本发明实施例中的一实施例的在形成混合介电鳍片之后的例示性结构的垂直剖面图。图6b是图6a的例示性结构的上视图。垂直平面a
‑
a’是图6a的垂直剖面图
的平面。参照图6a和图6b，在覆硅锗合金结构28之间的沟槽中形成混合介电鳍片(14、16)。每个混合介电鳍片(14、16)可以包含介电鳍片衬垫14和氧化硅填充材料部分16。可以通过顺应性地(conformally)沉积介电鳍片衬层和氧化硅填充材料，并通过从包含覆硅锗合金结构28的顶表面的水平面上方移除介电鳍片衬层和氧化硅填充材料的一部分来形成混合介电鳍片(14、16)。每个介电鳍片衬垫14包含介电常数不大于7.9的介电材料。举例来说，每个介电鳍片衬垫14可以包含例如氮化硅、氮碳化硅或氮氧碳化硅的材料。每个介电鳍片衬垫14的厚度可以在5nm至10nm的范围，但也可以使用更大或更小的厚度。每个氧化硅填充材料部分16可以包含未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃。每个混合介电鳍片(14、16)沿着第一水平方向横向延伸，并且可以沿着第二水平方向具有均匀的宽度。每个混合介电鳍片(14、16)沿着第二水平方向hd2的宽度可以在20nm至200nm的范围，但也可以使用更大或更小的宽度。
192.图7a是根据本发明实施例中的一实施例的在垂直凹蚀混合介电鳍片之后的例示性结构的垂直剖面图。图7b是图7a的例示性结构的上视图。垂直平面a
‑
a’是图7a的垂直剖面图的平面。参照图7a和图7b，可以通过进行至少一个蚀刻制程来垂直凹蚀混合介电鳍片(14、16)的顶表面，蚀刻制程可以包含至少一个等向性蚀刻制程(例如湿式蚀刻制程)及/或至少一个非等向性蚀刻制程(例如反应离子蚀刻制程)。混合介电鳍片(14、16)的凹陷的顶表面可位于包含最顶部的第二半导体板20和硬遮罩板130之间的界面的水平面与包含最顶部的第二半导体板20和最顶部的第一半导体板10之间的界面的水平面之间。
193.图8a是根据本发明实施例中的一实施例的在形成蚀刻停止介电鳍片之后的例示性结构的垂直剖面图。图8b是图8a的例示性结构的上视图。垂直平面a
‑
a’是图8a的垂直剖面图的平面。参照图8a和图8b，可以在覆硅锗合金结构28的每个相邻对之间的混合介电鳍片(14、16)上的沟槽中沉积蚀刻停止介电材料。蚀刻停止介电材料包含可以是随后作为蚀刻停止材料的介电材料。举例来说，蚀刻停止介电材料可以包含氧化铝、氧化铪、氧化镧或氮碳化硅。在一实施例中，蚀刻停止介电材料可以包含介电常数大于7.9的金属氧化物介电材料。可选地，可以在蚀刻停止介电材料上方沉积氧化硅材料层以促进随后的化学机械平坦化，可以进行化学机械平坦化以从包含覆硅锗合金结构28的顶表面的水平面上方移除蚀刻停止介电材料的多余部分和氧化硅材料层。蚀刻停止介电材料的每个剩余部分包含蚀刻停止介电鳍片18。蚀刻停止介电鳍片18的顶表面可以在与覆硅锗合金结构28的顶表面相同的水平面中。
194.图9a是根据本发明实施例中的一实施例的在移除覆硅锗合金结构的上部和硬遮罩板之后的例示性结构的垂直剖面图。图9b是图9a的例示性结构的上视图。垂直平面a
‑
a’是图9a的垂直剖面图的平面。参照图9a和图9b，可以例如通过进行湿式蚀刻制程来移除覆硅锗合金结构28的顶部。在说明性范例中，湿式蚀刻制程可以使用氢氧化铵和过氧化氢的混合物或氢氟酸、硝酸、乙酸、甘油及/或水的混合物。
195.随后，可以通过等向性蚀刻制程来选择性地移除硬遮罩板130。举例来说，可以进行使用热磷酸的湿式蚀刻制程以移除硬遮罩板130。随后可以通过进行另一湿式蚀刻制程来移除覆硅锗合金结构28的物理暴露出的侧壁部分。可以通过湿式蚀刻制程伴随蚀刻每个最顶部的第二半导体板20，同时移除覆硅锗合金结构28的物理暴露出的侧壁部分。覆硅锗合金结构28的剩余部分可位于包含最顶部的第一半导体板10的顶表面的水平面下方。可以
在蚀刻停止介电鳍片18的相邻对之间形成鳍片间凹槽29。
196.图10a是根据本发明实施例中的一实施例的在形成包含相应组的牺牲栅极衬垫、牺牲栅极结构、牺牲栅极盖(cap)和栅极遮罩结构的栅极模板结构之后，并随后形成介电栅极间隔物的例示性结构的垂直剖面图。图10b是图10a的例示性结构的上视图。垂直平面a
‑
a’是图10a的垂直剖面图的平面。参照图10a和图10b，可以在蚀刻停止介电鳍片18、半导体板堆叠(10、20)和覆硅锗合金结构28上方形成包含相应组的牺牲栅极衬垫30、牺牲栅极结构32、牺牲栅极盖34和栅极遮罩结构36的栅极模板结构(30、32、34、36)。举例来说，可以沉积连续的牺牲栅极衬层和连续的牺牲栅极结构材料层，并将其平坦化以提供水平的平面。连续的牺牲栅极衬层可以包含厚度在5nm至10nm范围的顺应性氧化硅衬垫，但也可以使用更大或更小的厚度。连续的牺牲栅极结构材料层包含牺牲材料，牺牲材料可以相对于连续的牺牲栅极衬层的材料被选择性地移除。举例来说，连续的牺牲栅极结构材料层可以包含例如多晶硅。可以通过化学机械平坦化来平坦化连续的牺牲栅极结构材料层的顶表面。在蚀刻停止介电鳍片18上的连续的牺牲栅极结构材料层的垂直厚度可以在100nm至200nm的范围，但也可以使用更大或更小的厚度。
197.随后可以在连续的牺牲栅极结构材料层上方沉积连续的牺牲栅极盖材料层。连续的牺牲栅极盖材料层可以包含例如氮化硅。连续的牺牲栅极盖材料层的厚度可以在20nm至40nm的范围，但也可以使用更大或更小的厚度。可以在连续的牺牲栅极盖材料层上方沉积连续的栅极遮罩材料层。连续的栅极遮罩材料层包含例如氧化硅的硬栅极遮罩材料。连续的栅极遮罩材料层的厚度可以在20nm至40nm的范围，但也可以使用更大或更小的厚度。
198.可以将连续的栅极遮罩材料层、连续的牺牲栅极盖材料层、连续的牺牲栅极结构材料层和连续的牺牲栅极衬层的层堆叠图案化为栅极模板结构(30、32、34、36)，举例来说，通过在其上施加并图案化光阻层(未绘示)，并通过进行非等向性蚀刻制程将光阻材料层中的图案转印到整个层堆叠上。光阻层中的图案可以是线和间距图案，其中每条线沿着第二水平方向hd2横向延伸，并且每个间距沿着第二水平方向hd2横向延伸。非等向性蚀刻制程可以包含用于移除层堆叠中的各种材料层的多个非等向性蚀刻制程。非等向性蚀刻制程的终端步骤可以蚀刻穿过连续的牺牲栅极衬层的未遮蔽部分。或者，可以通过等向性蚀刻制程(例如使用稀氢氟酸的湿式蚀刻制程)来移除连续的牺牲栅极衬层的未遮蔽部分。随后可以例如通过灰化(ashing)移除光阻层。
199.连续的牺牲栅极衬层的每个图案化部分包含牺牲栅极衬垫30。连续的牺牲栅极结构材料层的每个图案化部分包含牺牲栅极结构32。连续的牺牲栅极盖材料层的每个图案化部分包含牺牲栅极盖34。连续的栅极遮罩材料层的每个图案化部分包含栅极遮罩结构36。每个栅极模板结构(30、32、34、36)沿着第一水平方向hd1可以具有均匀的宽度，宽度可以在10nm至200nm的范围，例如在20nm至100nm的范围，但也可以使用更大或更小的宽度。栅极模板结构(30、32、34、36)的相邻对之间的间距可以在40nm至400nm的范围，例如在80nm至200nm的范围，但也可以使用更大或更小的间距。
200.可以在栅极模板结构(30、32、34、36)上方顺应性地沉积介电栅极间隔材料层。介电栅极间隔材料层包含例如氮化硅或氮碳化硅的介电材料。其他合适的介电材料在本发明实施例的预期范围内。介电栅极间隔材料层的厚度可以在5nm至15nm的范围，但也可以使用更大或更小的厚度。可以进行非等向性蚀刻制程以蚀刻介电栅极间隔材料层的水平部分。
介电栅极间隔材料层的每个剩余的垂直部分包含介电栅极间隔物38。每个介电栅极间隔物38可以接触相应的栅极模板结构(30、32、34、36)的侧壁，并可以均匀的厚度沿着第二水平方向hd2横向延伸，厚度可以在5nm至15nm的范围，但也可以使用更大或更小的厚度。
201.图11a是根据本发明实施例中的一实施例的在移除半导体鳍片堆叠的端部之后的例示性结构的垂直剖面图。图11b是图11a的例示性结构的上视图。垂直平面a
‑
a’是图11a的垂直剖面图的平面。图11c是沿着图11b的垂直平面c
‑
c’的垂直剖面图。图11d是沿着图11b的垂直平面d
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d’的垂直剖面图。图11e是沿着图11b的垂直平面e
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e’的垂直剖面图。参照图11a～图11e，可以进行非等向性蚀刻制程以蚀刻未被栅极模板结构(30、32、34、36)、介电栅极间隔物38或蚀刻停止介电鳍片18遮蔽的半导体板堆叠(10、20)和覆硅锗合金结构28的一部分。非等向性蚀刻形成源极/漏极空腔41，其空间来自于移除半导体板堆叠(10、20)和覆硅锗合金结构28的一部分。源极/漏极空腔41统称源极空腔和漏极空腔。单晶半导体鳍片8的顶表面可以在每个源极/漏极空腔41的底部物理暴露出来。
202.每个半导体板堆叠(10、20)可以被划分为分别位于栅极模板结构(30、32、34、36)中的一个下方的多个分离的半导体板堆叠(10、20)。通过划分半导体板堆叠(10、20)而形成的多个分离的半导体板堆叠(10、20)沿着第一水平方向hd1设置，并沿着第一水平方向hd1横向地间隔。每个半导体板堆叠(10、20)的垂直侧壁可以与上方的介电栅极间隔物38的侧壁垂直重合。此外，每个覆硅锗合金结构28可以被划分为分别位于栅极模板结构(30、32、34、36)中的一个下方的多个覆硅锗合金结构28。多个覆硅锗合金结构28的侧壁可以与栅极模板结构(30、32、34、36)的侧壁垂直重合。
203.图12a是根据本发明实施例中的一实施例的在横向凹蚀覆硅锗合金结构之后的例示性结构的垂直剖面图。图12b是图12a的例示性结构的上视图。垂直平面a
‑
a’是图12a的垂直剖面图的平面。图12c是沿着图12b的垂直平面c
‑
c’的垂直剖面图。图12d是沿着图12b的垂直平面d
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d’的垂直剖面图。图12e是沿着图12b的垂直平面e
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e’的垂直剖面图。参照图12a～图12e，可以通过进行等向性蚀刻制程来横向凹蚀覆硅锗合金结构28。等向性蚀刻制程可以对第一半导体板10和第二半导体板20的材料具有选择性地横向凹蚀覆硅锗合金结构28的多晶材料。覆硅锗合金结构28中的锗原子浓度高于第二半导体板20中的锗原子浓度，并且覆硅锗合金结构28的多晶性质(相较于第二半导体板20的单晶性质)提供覆硅锗合金结构28相对于第二半导体板20更高的蚀刻速率。等向性蚀刻制程可以包含使用氢氧化铵和过氧化氢的混合物的湿式蚀刻制程。
204.可以形成外凹槽空腔27，其空间来自于移除覆硅锗合金结构28的材料。覆硅锗合金结构28的凹陷侧壁可以在包含栅极模板结构(30、32、34、36)和介电栅极间隔物38之间的上覆界面的垂直平面处或附近。
205.图13a是根据本发明实施例中的一实施例的在形成外介电通道间隔物之后的例示性结构的垂直剖面图。图13b是图13a的例示性结构的上视图。垂直平面a
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a’是图13a的垂直剖面图的平面。图13c是沿着图13b的垂直平面c
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c’的垂直剖面图。图13d是沿着图13b的垂直平面d
‑
d’的垂直剖面图。图13e是沿着图13b的垂直平面e
‑
e’的垂直剖面图。参照图13a～图13e，可以顺应性地沉积例如氧化硅的介电填充材料以填充外凹槽空腔27。可以通过非等向性蚀刻制程移除沉积在外凹槽空腔27之外的介电填充材料的部分。填充相应的一个外凹槽空腔27的介电填充材料的每个剩余垂直部分包含一个外介电通道间隔物26。每个外介电
通道间隔物26从相邻的半导体板堆叠(10、20)沿着第二水平方向hd2横向向外偏移。
206.图14a是根据本发明实施例中的一实施例的在形成板间凹陷区之后的例示性结构的垂直剖面图。图14b是图14a的例示性结构的上视图。垂直平面a
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a’是图14a的垂直剖面图的平面。图14c是沿着图14b的垂直平面c
‑
c’的垂直剖面图。图14d是沿着图14b的垂直平面d
‑
d’的垂直剖面图。图14e是沿着图14b的垂直平面e
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e’的垂直剖面图。参照图14a～图14e，可以通过进行等向性蚀刻制程来相对于第一半导体板10具有选择性地移除每个第二半导体板20的端部，等向性蚀刻制程相对于第一半导体板10的材料具有选择性地蚀刻第二半导体板20的材料。等向性蚀刻制程可以相对于第一半导体板10具有选择性地横向凹蚀第二半导体板20。等向性蚀刻制程可以包含使用氢氧化铵和过氧化氢的混合物的湿式蚀刻制程。形成内凹槽空腔21，其空间来自于移除第二半导体板20的端部的材料。第二半导体板20的凹陷侧壁可以在包含栅极模板结构(30、32、34、36)和介电栅极间隔物38之间的上覆界面的垂直平面处或附近。
207.图15a是根据本发明实施例中的一实施例的在形成内介电通道间隔物之后的例示性结构的垂直剖面图。图15b是图15a的例示性结构的上视图。垂直平面a
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a’是图15a的垂直剖面图的平面。图15c是沿着图15b的垂直平面c
‑
c’的垂直剖面图。图15d是沿着图15b的垂直平面d
‑
d’的垂直剖面图。图15e是沿着图15b的垂直平面e
‑
e’的垂直剖面图。参照图15a～图15e，可以顺应性地沉积例如氧化硅的介电填充材料以填充内凹槽空腔21。可以通过非等向性蚀刻制程来移除沉积在内凹槽空腔21之外的介电填充材料的部分。填充相应一个内凹槽空腔21的介电填充材料的每个剩余垂直部分包含内介电通道间隔物22。每个内介电通道间隔物22接触上覆的第一半导体板10的端部的底表面及/或底下的第一半导体板10的端部的顶表面。每个内介电通道间隔物22可以接触一对外介电通道间隔物26。多个内介电通道间隔物22可位于一对外介电通道间隔物26之间。一对外介电通道间隔物26和至少一个内介电通道间隔物22的每个组合在本文中称为介电通道间隔物(22、26)或复合介电通道间隔物(22、26)。
208.图16a是根据本发明实施例中的一实施例的在形成第一介电遮罩层之后的例示性结构的垂直剖面图。图16b是图16a的例示性结构的上视图。垂直平面a
‑
a’是图16a的垂直剖面图的平面。图16c是沿着图16b的垂直平面c
‑
c’的垂直剖面图。图16d是沿着图16b的垂直平面d
‑
d’的垂直剖面图。图16e是沿着图16b的垂直平面e
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e’的垂直剖面图。参照图16a～图16e，可以在例示性结构上方沉积第一硬遮罩层42，并且可以将第一硬遮罩层42图案化以覆盖第二装置区200而不覆盖第一装置区100。第一硬遮罩层42包含介电硬遮罩材料，例如氧化硅或氮化硅。其他硬遮罩材料在本发明实施例的预期范围内。第一硬遮罩层42的沉积可以通过例如化学气相沉积制程的顺应性沉积制程。第一硬遮罩层42的厚度可以在5nm至10nm的范围，但也可以使用更大或更小的厚度。
209.图17a是根据本发明实施例中的一实施例的在形成第一源极/漏极区之后的例示性结构的垂直剖面图。图17b是图17a的例示性结构的上视图。垂直平面a
‑
a’是图17a的垂直剖面图的平面。图17c是沿着图17b的垂直平面c
‑
c’的垂直剖面图。图17d是沿着图17b的垂直平面d
‑
d’的垂直剖面图。图17e是沿着图17b的垂直平面e
‑
e’的垂直剖面图。参照图17a～图17e，可以进行第一选择性外延制程以从第一半导体板10、第二半导体板20和单晶半导体鳍片8的物理暴露出的半导体表面外延成长第一源极/漏极区52。源极/漏极区可以是源极
区或漏极区。举例来说，可以将例示性结构放置在外延沉积制程腔室中，并且可以使含硅的前驱物气体(例如硅烷、乙硅烷、二氯硅烷或三氯硅烷)与蚀刻剂气体(例如氯化氢气体)同时流动，以从物理暴露出的半导体表面成长含硅的半导体材料。在一实施例中，第二导电类型的掺质可以同时流入外延沉积制程腔室中，以提供第一源极/漏极区52的原位(in
‑
situ)掺杂。第一半导体板10可以具有第一导电类型(例如p型)的掺杂，并且第一源极/漏极区52可以具有与第一导电类型相反的第二导电类型(例如n型)的掺杂。在第一源极/漏极区52中的第二导电类型的掺质的原子浓度可以在5.0
×
10
19
/cm3至2.0
×
10
21
/cm3的范围，但也可以使用更大或更小的原子浓度。第一源极/漏极区52的厚度可以在10nm至50nm的范围，但也可以使用更大或更小的厚度。随后可以例如通过等向性蚀刻制程(例如湿式蚀刻制程)来移除第一硬遮罩层42。
210.图18a是根据本发明实施例中的一实施例的在形成第二介电遮罩层和第二源极/漏极区之后的例示性结构的垂直剖面图。图18b是图18a的例示性结构的上视图。垂直平面a
‑
a’是图18a的垂直剖面图的平面。图18c是沿着图18b的垂直平面c
‑
c’的垂直剖面图。图18d是沿着图18b的垂直平面d
‑
d’的垂直剖面图。图18e是沿着图18b的垂直平面e
‑
e’的垂直剖面图。参照图18a～图18e，可以在例示性结构上方沉积第二硬遮罩层44，并且可以将第二硬遮罩层44图案化以覆盖第一装置区100而不覆盖第二装置区200。第二硬遮罩层44包含介电硬遮罩材料，例如氧化硅或氮化硅。第二硬遮罩层44的沉积可以通过例如化学气相沉积制程的顺应性沉积制程。第二硬遮罩层44的厚度可以在5nm至10nm的范围，但也可以使用更大或更小的厚度。
211.可以进行第二选择性外延制程以从第一半导体板10、第二半导体板20和单晶半导体鳍片8的物理暴露出的半导体表面外延成长第二源极/漏极区54。举例来说，可以将例示性结构放置在外延沉积制程腔室中，并且可以使含硅的前驱物气体(例如硅烷、乙硅烷、二氯硅烷或三氯硅烷)与蚀刻剂气体(例如氯化氢气体)同时流动，以从物理暴露出的半导体表面成长含硅的半导体材料。在一实施例中，第一导电类型的掺质可以同时流入外延沉积制程腔室中，以提供第二源极/漏极区54的原位掺杂。第二半导体板20可以具有第二导电类型(例如n型)的掺杂，并且第二源极/漏极区54可以具有与第二导电类型相反的第一导电类型(例如p型)的掺杂。在第二源极/漏极区54中的第一导电类型的掺质的原子浓度可以在5.0
×
10
19
/cm3至2.0
×
10
21
/cm3的范围，但也可以使用更大或更小的原子浓度。第二源极/漏极区54的厚度可以在10nm至50nm的范围，但也可以使用更大或更小的厚度。随后可以例如通过等向性蚀刻制程(例如湿式蚀刻制程)来移除第二硬遮罩层44。
212.图19a是根据本发明实施例中的一实施例的在图案化源极/漏极区的可选步骤之后的例示性结构的垂直剖面图。图19b是图19a的例示性结构的上视图。垂直平面a
‑
a’是图19a的垂直剖面图的平面。图19c是沿着图19b的垂直平面c
‑
c’的垂直剖面图。图19d是沿着图19b的垂直平面d
‑
d’的垂直剖面图。图19e是沿着图19b的垂直平面e
‑
e’的垂直剖面图。参照图19a～图19e，可以可选地在例示性结构上方施加光阻层(未绘示)，并且可以将光阻层图案化以在将要移除第一源极/漏极区52和第二源极/漏极区54的一部分的区域中形成开口。可以根据需要进行非等向性蚀刻制程，以在相邻的场效晶体管之间修整第一源极/漏极区52和第二源极/漏极区54的水平部分。可选地，可以将单晶半导体鳍片8图案化以电隔离相邻的场效晶体管。随后，可以例如通过灰化移除光阻层。
213.图20a是根据本发明实施例中的一实施例的在形成装置间隔离结构之后的例示性结构的垂直剖面图。图20b是图20a的例示性结构的上视图。垂直平面a
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a’是图20a的垂直剖面图的平面。图20c是沿着图20b的垂直平面c
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c’的垂直剖面图。图20d是沿着图20b的垂直平面d
‑
d’的垂直剖面图。图20e是沿着图20b的垂直平面e
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e’的垂直剖面图。参照图20a～图20e，可以在半导体板堆叠(10、20)的相邻对之间形成装置间隔离结构(46、48、49)。举例来说，可以沉积包含蚀刻停止介电材料的连续的隔离介电衬垫。连续的隔离介电衬垫可以包含介电材料，例如氧化铝、氧化铪或氮碳化硅。其他衬垫材料在本发明实施例的预期范围内。连续的隔离介电衬垫的厚度可以在10nm至50nm的范围，但也可以使用更大或更小的厚度。
214.可以在隔离介电衬垫上方沉积例如未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃的介电填充材料，以填充栅极模板结构(30、32、34、36)的相邻对之间的空腔。可以进行化学机械平坦化制程以移除位于包含牺牲栅极结构32的顶表面的水平面上方的介电栅极间隔物38、连续的隔离介电衬层和介电填充材料的一部分、牺牲栅极盖34、栅极遮罩结构36。连续的隔离介电衬垫的每个剩余部分包含隔离介电衬垫46。介电填充材料的每个剩余部分包含隔离介电填充材料部分48。
215.可以垂直凹蚀隔离介电填充材料部分48和隔离介电衬垫46的顶部。可以使用至少一个等向性蚀刻制程来垂直凹蚀隔离介电衬垫46和隔离介电填充材料部分48。可以在隔离介电衬垫46和隔离介电填充材料部分48上方的凹槽中沉积例如氮化硅的蚀刻停止介电材料。可以从包含牺牲栅极结构32的顶表面的水平面上方移除蚀刻停止介电材料的多余部分。填充凹槽的蚀刻停止介电材料的每个剩余部分包含隔离蚀刻停止板49。每个隔离蚀刻停止板49的厚度可以在10nm至20nm的范围，但也可以使用更大或更小的厚度。隔离介电衬垫46、隔离介电填充材料部分48和隔离蚀刻停止板49的每个组合构成装置间隔离结构(46、48、49)。
216.图21a是根据本发明实施例中的一实施例的在形成蚀刻阻障结构之后的例示性结构的垂直剖面图。图21b是图21a的例示性结构的上视图。垂直平面a
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a’是图21a的垂直剖面图的平面。图21c是沿着图21b的垂直平面c
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c’的垂直剖面图。图21d是沿着图21b的垂直平面d
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d’的垂直剖面图。图21e是沿着图21b的垂直平面e
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e’的垂直剖面图。参照图21a～图21e，可以形成沿着第一水平方向hd1横向延伸并覆盖蚀刻停止介电鳍片18的蚀刻阻障结构62。举例来说，蚀刻阻障结构62可以是通过施加并图案化光阻层而形成的光阻材料的图案化条。
217.图22a是根据本发明实施例中的一实施例的在移除部分移除的牺牲栅极结构之后的例示性结构的垂直剖面图。图22b是图22a的例示性结构的上视图。垂直平面a
‑
a’是图22a的垂直剖面图的平面。图22c是沿着图22b的垂直平面c
‑
c’的垂直剖面图。图22d是沿着图22b的垂直平面d
‑
d’的垂直剖面图。图22e是沿着图22b的垂直平面e
‑
e’的垂直剖面图。参照图22a～图22e，可以进行非等向性蚀刻制程以对牺牲栅极衬垫30具有选择性地部分蚀刻牺牲栅极结构32的物理暴露出的部分。每个牺牲栅极结构32可以被划分为多个牺牲栅极结构32。
218.图23a是根据本发明实施例中的一实施例的在移除牺牲栅极结构和牺牲栅极衬垫之后的例示性结构的垂直剖面图。图23b是图23a的例示性结构的上视图。垂直平面a
‑
a’是
图23a的垂直剖面图的平面。图23c是沿着图23b的垂直平面c
‑
c’的垂直剖面图。图23d是沿着图23b的垂直平面d
‑
d’的垂直剖面图。图23e是沿着图23b的垂直平面e
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e’的垂直剖面图。参照图23a～图23e，可以随后例如通过灰化来移除蚀刻阻障结构62。可以通过蚀刻制程移除牺牲栅极结构32。举例来说，可以使用使用硝酸、氟化铵、氢氧化钾及/或氢氟酸的湿式蚀刻制程。随后可以通过例如使用稀氢氟酸的湿式蚀刻制程的等向性蚀刻制程来移除牺牲栅极衬垫30。
219.图24a是根据本发明实施例中的一实施例的在移除硅锗板和形成栅极空腔之后的例示性结构的垂直剖面图。图24b是图24a的例示性结构的上视图。垂直平面a
‑
a’是图24a的垂直剖面图的平面。图24c是沿着图24b的垂直平面c
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c’的垂直剖面图。图24d是沿着图24b的垂直平面d
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d’的垂直剖面图。图24e是沿着图24b的垂直平面e
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e’的垂直剖面图。参照图24a～图24e，可以进行对第一半导体板10的材料具有选择性地蚀刻覆硅锗合金结构28和第二半导体板20的材料的湿式蚀刻制程。举例来说，如果第二半导体板20包含硅锗板，则可以使用氢氧化铵和过氧化氢的混合物的湿式蚀刻制程来移除覆硅锗合金结构28和第二半导体板20。可以在每个栅极空腔31内形成至少一个悬置的第一半导体板10，例如多个悬置的第一半导体板10。每个栅极空腔31包含通过移除牺牲栅极结构32、牺牲栅极衬垫30、覆硅锗合金结构28和第二半导体板20而形成的空体积，并在包含蚀刻停止介电鳍片18的顶表面的水平面下方。第一半导体板10的水平面和垂直面被物理暴露在每个栅极空腔31内。位于相应栅极空腔内的第一半导体板10的每个堆叠包含场效晶体管的通道部分。
220.图25a是根据本发明实施例中的一实施例的在形成栅极介电层和栅极电极轨之后的例示性结构的垂直剖面图。图25b是图25a的例示性结构的上视图。垂直平面a
‑
a’是图25a的垂直剖面图的平面。图25c是沿着图25b的垂直平面c
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c’的垂直剖面图。图25d是沿着图25b的垂直平面d
‑
d’的垂直剖面图。图25e是沿着图25b的垂直平面e
‑
e’的垂直剖面图。参照图25a～图25e，可以在每个栅极空腔31内形成栅极介电层60和栅极电极轨66r。举例来说，可以例如通过原子层沉积来顺应性地沉积连续的栅极介电材料层。连续的栅极介电材料层可以包含介电常数大于7.9的介电金属氧化物材料。介电常数大于7.9的介电金属氧化物材料称为高介电常数(高k)金属氧化物材料。例示性高介电常数介电金属氧化物材料包含但不限于氧化铝、氧化铪、氧化钇、氧化镧、氧化锆、氧化钽和氧化锶。可选地，连续的栅极介电材料层可以另外包含氧化硅层。连续的栅极介电材料层的厚度可以在1nm至6nm的范围，例如在1.5nm至3nm的范围，但也可以使用更大或更小的厚度。
221.可以在连续的栅极介电材料层上方沉积连续的栅极电极金属层。连续的栅极电极金属层包含可选的金属衬层，其包含例如tin、tan或wn的导电金属氮化物材料以及例如钨、钌、钼、钴、钽或钛的金属填充材料。
222.可以从包含蚀刻停止介电鳍片18的顶表面的水平面上方移除连续的栅极介电材料层和连续的栅极电极金属层的多余部分。可以进行化学机械平坦化制程，其中蚀刻停止介电鳍片18的顶表面作为停止面。连续的栅极介电材料层的每个剩余部分包含栅极介电层60。连续的栅极电极材料层的每个剩余部分包含栅极电极轨66r。每个栅极介电层60和每个栅极电极轨66r可以在第二半导体板10的多个堆叠上方沿着第二水平方向hd2横向延伸。
223.通常而言，牺牲栅极结构32和底下的第二半导体板20的中间部分的每个组合被栅极介电层60和栅极电极轨66r的组合所取代，栅极电极轨66r随后被划分为多个栅极电极。
224.图26a是根据本发明实施例中的一实施例的在形成包含相应的栅极介电层和相应的栅极电极的栅极堆叠之后的例示性结构的垂直剖面图。图26b是图26a的例示性结构的上视图。垂直平面a
‑
a’是图26a的垂直剖面图的平面。图26c是沿着图26b的垂直平面c
‑
c’的垂直剖面图。图26d是沿着图26b的垂直平面d
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d’的垂直剖面图。图26e是沿着图26b的垂直平面e
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e’的垂直剖面图。参照图26a～图26e，可以通过进行回蚀刻制程来移除覆盖装置间隔离结构(46、48、49)的顶表面的栅极介电层60和栅极电极轨66r的一部分。回蚀刻制程可以使用非等向性蚀刻制程或等向性蚀刻制程。在一实施例中，在回蚀刻制程期间，可以伴随垂直凹蚀介电栅极间隔物38的顶部。
225.每个栅极电极轨66r被划分为多个栅极电极66。每个栅极介电层60可以被划分为多个栅极介电层60。在每个栅极空腔31中形成栅极介电层60和栅极电极66的组合。每个栅极介电层60接触并围绕至少一个第一半导体板10，其可以包含多个第一半导体板10。栅极电极66横向围绕场效晶体管的每个第一半导体板10。形成在第一装置区100中的每个第一场效晶体管包含掺杂第一导电类型的第一半导体板10的相应子集和掺杂第二导电类型的相应的源极/漏极区52。形成在第二装置区200中的每个第二场效晶体管包含掺杂第二导电类型的第一半导体板10的相应子集和掺杂第一导电类型的相应的源极/漏极区54。
226.图27a是根据本发明实施例中的一实施例的在通过进行第一非等向性蚀刻制程来垂直凹蚀栅极电极和栅极介电层之后的例示性结构的垂直剖面图。图27b是图27a的例示性结构的上视图。垂直平面a
‑
a’是图27a的垂直剖面图的平面。图27c是沿着图27b的垂直平面c
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c’的垂直剖面图。图27d是沿着图27b的垂直平面d
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d’的垂直剖面图。图27e是沿着图27b的垂直平面e
‑
e’的垂直剖面图。参照图27a和图27b，可以通过进行第一非等向性蚀刻制程来非等向性地蚀刻栅极介电层60和栅极电极66，以对介电栅极间隔物38具有选择性地垂直凹蚀栅极电极66和栅极介电层60。第一非等向性蚀刻制程以可比较的蚀刻速率同时蚀刻栅极电极66和栅极介电层60的材料。举例来说，第一非等向性蚀刻制程提供栅极电极66的材料的蚀刻速率对栅极介电层60的材料的蚀刻速率之间的第一蚀刻速率比。在一实施例中，第一蚀刻速率比可以在0.75至1.25的范围，例如在0.85至1.15的范围及/或在0.90至1.10的范围。在一实施例中，第一蚀刻率可以是至少1.0，并且可以在1.00至1.25的范围，例如在1.00至1.15的范围及/或在1.00至1.10的范围。第一非等向性蚀刻制程可以包含反应离子蚀刻制程，其具有在1mtorr至10mtorr的制程压力下使用cf4和bcl4的组合的蚀刻化学物质。在一实施例中，可以通过第一非等向性蚀刻制程使栅极介电层60的顶表面垂直凹蚀至包含介电栅极间隔物38的顶表面的水平面下方。在一实施例中，当栅极电极66的凹陷的顶表面形成在包含蚀刻停止介电鳍片18的顶表面的水平面下方时，可以终止第一非等向性蚀刻制程。
227.图28a是根据本发明实施例中的一实施例的在通过进行第二非等向性蚀刻制程来垂直凹蚀栅极电极和栅极介电层之后的例示性结构的垂直剖面图。图28b是图28a的例示性结构的上视图。垂直平面a
‑
a’是图28a的垂直剖面图的平面。图28c是沿着图28b的垂直平面c
‑
c’的垂直剖面图。图28d是沿着图28b的垂直平面d
‑
d’的垂直剖面图。图28e是沿着图28b的垂直平面e
‑
e’的垂直剖面图。参照图28a～图28e，可以在终止第一非等向性蚀刻制程之后进行第二非等向性蚀刻制程，以进一步凹蚀栅极介电层60和栅极电极66。根据本发明实施例的一面向，第二非等向性蚀刻制程的化学性质不同于第一非等向性蚀刻制程的化学性
质，使得以比栅极介电层60的材料更高的蚀刻速率蚀刻栅极电极66的材料。在一实施例中，第二非等向性蚀刻制程提供第二蚀刻速率比，第二蚀刻速率比在1.5至10的范围，例如在2.0至5的范围及/或在2.5至4的范围。第二蚀刻速率比是在第二非等向性蚀刻制程中的栅极介电层的材料的蚀刻速率对第二非等向性蚀刻制程中的栅极电极的材料的蚀刻速率之比。在一实施例中，可以通过添加o2作为制程气体来从第一非等向性蚀刻制程的化学物质修改第二非等向性蚀刻制程的化学物质。o2的添加降低栅极介电层60中的金属氧化物材料的蚀刻速率。在一实施例中，第二非等向性蚀刻制程可以是使用bcl4、cf4和o2的组合作为制程气体的反应离子蚀刻制程。
228.在第二非等向性蚀刻制程之后，蚀刻停止介电鳍片18的顶表面可以被物理暴露出来。第二非等向性蚀刻制程将栅极电极66的顶表面垂直凹蚀至包含蚀刻停止介电鳍片18的顶表面的水平面下方。第二非等向性蚀刻制程以小于蚀刻停止介电鳍片18的高度的垂直凹蚀距离来垂直凹蚀每个栅极电极的顶表面。栅极电极66的顶表面与包含蚀刻停止介电鳍片18的顶表面的水平面之间的高度差可以在5nm至20nm的范围，但也可以使用更大或更小的高度差。在一实施例中，在第二非等向性蚀刻制程终止时，每个栅极介电层60的最顶表面可以凹陷至与包含蚀刻停止介电鳍片18的顶表面的水平面相距3nm以内的高度。在一实施例中，每个栅极介电层60的厚度可以不大于3nm，并且在第二非等向性蚀刻制程终止时，每个栅极介电层60的最顶表面可以从包含蚀刻停止介电鳍片18的顶表面的水平面凹陷至栅极介电层60的厚度内的高度。
229.第一非等向性蚀刻制程可以移除覆盖蚀刻停止介电鳍片18的栅极介电层60的部分，进而移除可能以其他方式与栅极介电层60的蚀刻残留物一起形成的潜在漏电流路径。第二非等向性蚀刻制程确保当同时蚀刻蚀刻停止介电鳍片18的顶表面时，从蚀刻停止介电鳍片18上方移除栅极介电层60的任何蚀刻残留物。
230.图29a是根据本发明实施例中的一实施例的在形成接点层(contact
‑
level)介电层之后的例示性结构的垂直剖面图。图29b是图29a的例示性结构的上视图。垂直平面a
‑
a’是图29a的垂直剖面图的平面。图29c是沿着图29b的垂直平面c
‑
c’的垂直剖面图。图29d是沿着图29b的垂直平面d
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d’的垂直剖面图。图29e是沿着图29b的垂直平面e
‑
e’的垂直剖面图。参照图29a～图29e，可以在栅极结构(60、66)上方沉积接点层介电层70。接点层介电层70包含介电填充材料，例如未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃。可以通过例如化学机械沉积制程的顺应性沉积制程来沉积介电填充材料。可以通过例如化学机械平坦化制程的平坦化制程从包含装置间隔离结构(46、48、49)的顶表面的水平面上方移除介电填充材料的多余部分。
231.参照图1a～图29e，并根据本发明实施例中的各种实施例，提供一种全绕式栅极场效晶体管。全绕式栅极场效晶体管包含至少一半导体板(例如第一半导体板10)在中间部分被包含栅极介电层60和栅极电极66的组合的栅极结构(60、66)围绕；位于至少一半导体板中的每一个的第一端的源极区(52或54)；位于至少一半导体板中的每一个的第二端的漏极区(52或54)；以及横向围绕栅极结构(60、66)的介电栅极间隔物38。栅极介电层60包含及/或实质上由介电金属氧化物材料组成，介电金属氧化物材料例如氧化铝、氧化镧、氧化铪、氧化钛、氧化钽或前述的组合。栅极介电层60的顶表面位于包含介电栅极间隔物38的顶表面的水平面下方并位于包含栅极电极66的顶表面的水平面上方至少3nm。在一实施例中，每
个栅极介电层60的厚度可以不大于3nm，并且每个栅极介电层60的顶表面可位于包含栅极电极66的顶表面的水平面上方至少栅极介电层60的厚度的位置。
232.在一实施例中，蚀刻停止介电鳍片18可以邻近至少一半导体板(例如第一半导体板10)，并且可以在包含至少一半导体板的最顶表面的水平面上方突出。栅极电极66的顶表面位于包含蚀刻停止介电鳍片18的顶表面的水平面下方。在一实施例中，栅极介电层60的顶表面可以与蚀刻停止介电鳍片18的顶表面大致共平面。举例来说，栅极介电层60的顶表面可位于与包含蚀刻停止介电鳍片18的顶表面的水平面相距3nm以内的高度。在一实施例中，栅极介电层60的厚度可以不大于3nm，并且栅极介电层60的顶表面可位于从包含蚀刻停止介电鳍片18的顶表面的水平面的栅极介电层60的厚度内的高度处。在一实施例中，栅极介电层60包含及/或实质上由介电常数大于7.9的第一介电金属氧化物组成。蚀刻停止介电鳍片18包含及/或实质上由介电常数大于7.9的第二介电金属氧化物组成。第一介电金属氧化物可以与第二介电金属氧化物相同或可以不同。
233.参照图30a～图30e，通过修改蚀刻制程以凹蚀栅极介电层60和栅极电极66，可以从图29a～图29e的例示性结构得出根据本发明实施例的例示性结构的替代配置。在此实施例中，当栅极电极66的凹陷顶表面形成为在包含蚀刻停止介电鳍片18的顶表面的水平面下方时，可以终止第一非等向性蚀刻制程。在此实施例中，在第一非等向性蚀刻制程终止时，栅极介电层60的最顶表面可以凹陷至与包含蚀刻停止介电鳍片18的顶表面的水平面相距3nm以内的高度。在一实施例中，栅极介电层60的厚度可以不大于3nm，并且在第一非等向性蚀刻制程终止时，栅极介电层60的最顶表面可以从包含蚀刻停止介电鳍片18的顶表面的水平面凹陷至栅极介电层60的厚度内的高度。在此实施例中，可以省略第二非等向性蚀刻制程。
234.图30a是根据本发明实施例中的一实施例的例示性结构的替代配置的垂直剖面图。图30b是图30a的例示性结构的上视图。垂直平面a
‑
a’是图30a的垂直剖面图的平面。图30c是沿着图30b的垂直平面c
‑
c’的垂直剖面图。图30d是沿着图30b的垂直平面d
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d’的垂直剖面图。图30e是沿着图30b的垂直平面e
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e’的垂直剖面图。参照图30a～图30e及其所有相关图式，并根据本发明实施例，提供一种全绕式栅极场效晶体管。全绕式栅极场效晶体管包含：至少一半导体板(例如第一半导体板10)在中间部分被包含栅极介电层60和栅极电极66的组合的栅极结构(60、66)围绕；位于至少一半导体板中的每一个的第一端的源极区(是源极/漏极区(52、54)中的一个)；位于至少一半导体板中的每一个的第二端的漏极区(是源极/漏极区(52、54)中的另一个)；横向围绕栅极结构(60、66)的介电栅极间隔物38；以及蚀刻停止介电鳍片18，邻近至少一半导体板并在包含至少一半导体板的最顶表面的水平面上方突出。栅极介电层60的顶表面可位于与包含蚀刻停止介电鳍片18的顶表面的水平面约相同的高度处。举例来说，栅极介电层60的顶表面可位于包含蚀刻停止介电鳍片18的顶表面的水平面处、或者从包含蚀刻停止介电鳍片18的顶表面的水平面垂直偏移小于3nm。在一实施例中，栅极介电层60的厚度可以不大于3nm，并且栅极介电层60的顶表面可位于包含蚀刻停止介电鳍片18的顶表面的水平面处、或者从包含蚀刻停止介电鳍片18的顶表面的水平面垂直偏移小于栅极介电层60的厚度。
235.在一实施例中，栅极电极66的顶表面可以与蚀刻停止介电鳍片18的顶表面大致共平面。在一实施例中，栅极电极66的顶表面可位于包含蚀刻停止介电鳍片18的顶表面的水
平面内、或者可以从包含蚀刻停止介电鳍片18的顶表面的水平面垂直偏移小于3nm。在一实施例中，栅极介电层60的厚度可以不大于3nm，并且栅极电极66的顶表面可位于包含蚀刻停止介电鳍片18的顶表面的水平面内、或者可以从包含蚀刻停止介电鳍片18的顶表面的水平面垂直偏移小于栅极介电层60的厚度。此部件可以通过在第一非等向性蚀刻制程期间对栅极电极66的材料的蚀刻速率与对栅极介电层60的材料的蚀刻速率大致相同来实现，这在例示性结构的替代构造中形成栅极介电层60和栅极电极66的轮廓。
236.在一实施例中，可以将栅极介电层60的顶表面和栅极电极66的顶表面垂直凹蚀至包含介电栅极间隔物38的顶表面的水平面下方。在一实施例中，栅极介电层60包含及/或实质上由介电常数大于7.9的第一介电金属氧化物组成，并且蚀刻停止介电鳍片18包含及/或实质上由介电常数大于7.9的第二介电金属氧化物组成。
237.如上所述，第一蚀刻制程的选择性可以在0.75至1.25的范围。在此实施例中，第一非等向性蚀刻制程可以移除覆盖蚀刻停止介电鳍片18的栅极介电层60的所有部分，进而移除可能以其他方式与栅极介电层60的蚀刻残余物形成的潜在漏电流路径。由于在垂直凹蚀栅极电极66及垂直延伸栅极介电层60的与蚀刻停止介电鳍片18的侧壁接触的部分时，同时凹蚀蚀刻停止介电鳍片18的顶表面，因此可以在第一非等向性蚀刻制程的终止部分移除来自栅极介电层60的任何蚀刻残留物。。
238.参照图29a～图30e，并根据本发明实施例中的各个实施例，每个蚀刻停止介电鳍片18可以沿着第一水平方向hd1以沿着第二水平方向hd2的整个均匀宽度横向延伸。每个栅极介电层60的顶表面位于包含蚀刻停止介电鳍片18的顶表面的水平面下方。因此，每个栅极介电层60被限制在沿着第二水平方向hd2横向间隔的蚀刻停止介电鳍片18的相邻对之间以及在介电栅极间隔物38的内侧壁之间。每个栅极介电层60的顶表面位于包含介电栅极间隔物38的顶表面的水平面下方。因此，栅极介电层60不存在于蚀刻停止介电鳍片18的顶表面上方或介电栅极间隔物38的顶表面上方。接点层介电层70接触介电栅极间隔物38的顶表面和蚀刻停止介电鳍片18的顶表面，并接触介电栅极间隔物38的侧壁的上部和蚀刻停止介电鳍片18的侧壁的上部。
239.在一实施例中，蚀刻停止介电鳍片18的底表面可位于包含至少一半导体板(例如全绕式栅极场效晶体管的多个第一半导体板10)的最顶表面的水平面内、或者可以从水平面垂直偏移小于6nm。此部件可以通过在图7a和图7b的制程步骤中控制线沟槽的凹陷深度来提供。每个栅极结构(60、66)可位于混合介电鳍片(14、16)的相邻对之间。此外，每个栅极结构(60、66)可位于蚀刻停止介电鳍片18的相邻对之间。每个蚀刻停止介电鳍片18可以沿着第二水平方向hd2具有相同的宽度，此宽度与底下的混合介电鳍片(14、16)的宽度相同。每个介电栅极间隔物38可以具有接触栅极结构(60、66)的一对内侧壁和接触一对源极/漏极区(52、54)的一对外侧壁。每个介电栅极间隔物38的一对内侧壁和一对外侧壁可以垂直于第一水平方向hd1，并且可以平行于第二水平方向hd2。
240.图31是根据本发明实施例中的一实施例的绘示用于形成例示性结构的步骤的流程图。参照步骤3110和图1a～图2b，可以在基底(包含例如基底单晶半导体层8l)上方形成包含至少一第一半导体板10和至少一第二半导体板20的半导体板堆叠(10、20)。参照步骤3120和图3a～图10b，可以在半导体板堆叠(10、20)的中间部分上方形成牺牲栅极结构32和横向围绕牺牲栅极结构32的介电栅极间隔物38。参照步骤3130和图11a～图14e，可以对至
少一第一半导体板10具有选择性地移除至少一第二半导体板20的端部。参照步骤3140和图15a～图18e，可以从至少一第一半导体板10的物理暴露出的表面成长源极区(即，源极/漏极区(52、54)中的一个)和漏极区(即，源极/漏极区(52、54中的另一个))。参照步骤3150和图19a～图26e，可以用栅极介电层60和栅极电极66的组合取代至少一第二半导体板20的每个中间部分和牺牲栅极结构32。参照步骤3160和图27a～图30e，可以通过使用第一非等向性蚀刻制程非等向性地蚀刻栅极介电层60和栅极电极66，以对介电栅极间隔物38具有选择性地垂直凹蚀栅极介电层60和栅极电极66，第一非等向性蚀刻制程提供在0.75至1.25的范围的第一蚀刻速率。第一蚀刻速率比是第一非等向性蚀刻制程中的栅极介电层的材料的蚀刻速率对第一非等向性蚀刻制程中的栅极电极的材料的蚀刻速率之比。通过第一非等向性蚀刻制程移除覆盖蚀刻停止介电鳍片18的来自栅极介电层60的金属残留物，金属残留物是在图26a～图26e的制程步骤中形成的，以从蚀刻停止介电鳍片18的顶表面上方移除漏电流路径。
241.栅极介电层60中的金属氧化物材料可以产生包含非氧化形式的金属元素的蚀刻残留物，此蚀刻残留物可能会聚结以在相邻的全绕式栅极场效晶体管之间产生漏电路径。可以选择栅极介电层60的第一金属金属氧化物材料以使全绕式栅极场效晶体管的效能最佳，并且可以选择蚀刻停止介电鳍片18的第二金属氧化物材料以使非等向性蚀刻制程期间的金属残留物的产生降至最低。因此，可以提供具有低装置间漏电流的高效能全绕式栅极场效晶体管。
242.根据本发明实施例中的一些实施例提供半导体结构的形成方法。半导体结构的形成方法包含在基底上方形成包含至少一第一半导体板和至少一第二半导体板的半导体板堆叠；在半导体板堆叠的中间部分上方形成牺牲栅极结构和横向围绕牺牲栅极结构的介电栅极间隔物；对至少一第一半导体板具有选择性地移除至少一第二半导体板的端部；从至少一第一半导体板的物理暴露出的表面成长源极区和漏极区；用栅极介电层和栅极电极的组合取代至少一第二半导体板的每个中间部分和牺牲栅极结构；以及通过使用第一非等向性蚀刻制程非等向性地蚀刻栅极介电层和栅极电极，以对介电栅极间隔物具有选择性地垂直凹蚀栅极介电层和栅极电极，第一非等向性蚀刻制程提供在0.75至1.25的范围的第一蚀刻速率比，第一蚀刻速率比是在第一非等向性蚀刻制程中的栅极电极的材料的蚀刻速率对在第一非等向性蚀刻制程中的栅极介电层的材料的蚀刻速率之比。
243.在一些实施例中，栅极介电层包含介电常数大于7.9的介电金属氧化物。
244.在一些实施例中，半导体结构的形成方法还包含在半导体板堆叠上方形成硬遮罩板，其中硬遮罩板的侧壁与半导体板堆叠的侧壁垂直重合；以及形成邻近硬遮罩板的蚀刻停止介电鳍片，其中牺牲栅极结构包含在蚀刻停止介电鳍片上方延伸的部分。
245.在一些实施例中，半导体结构的形成方法还包含当栅极电极的凹陷顶表面凹陷至包含蚀刻停止介电鳍片的顶表面的水平面时，终止第一非等向性蚀刻制程。
246.在一些实施例中，半导体结构的形成方法还包含在终止第一非等向性蚀刻制程之后进行第二非等向性蚀刻制程，其中第二非等向性蚀刻制程提供在1.5至10的范围的第二蚀刻速率比，第二蚀刻速率比是在第二非等向性蚀刻制程中的栅极电极的材料的蚀刻速率对在第二非等向性蚀刻制程中的栅极介电层的材料的蚀刻速率之比。
247.在一些实施例中，在第二非等向性蚀刻制程之后，蚀刻停止介电鳍片的顶表面被
物理暴露出来。
248.在一些实施例中，第二非等向性蚀刻制程以小于蚀刻停止介电鳍片的高度的垂直凹蚀距离来垂直凹蚀栅极电极的顶表面。
249.在一些实施例中，在第二非等向性蚀刻制程终止时，栅极介电层的最顶表面凹陷至与包含蚀刻停止介电鳍片的顶表面的水平面相距3nm以内的高度。
250.在一些实施例中，第二非等向性蚀刻制程包含使用bcl4、cf4和o2的组合作为制程气体的反应离子蚀刻制程。
251.在一些实施例中，当栅极电极的凹陷顶表面形成为在包含蚀刻停止介电鳍片的顶表面的水平面下方时，终止第一非等向性蚀刻制程。
252.在一些实施例中，在第一非等向性蚀刻制程终止时，栅极介电层的最顶表面凹陷至与包含蚀刻停止介电鳍片的顶表面的水平面相距3nm以内的高度。
253.在一些实施例中，通过第一非等向性蚀刻制程，栅极介电层的顶表面垂直凹陷至包含介电栅极间隔物的顶表面的水平面下方。
254.根据本发明实施例中的一些实施例提供全绕式栅极(gaa)场效晶体管。全绕式栅极场效晶体管包含至少一半导体板在中间部分被包含栅极介电层和栅极电极的组合的栅极结构围绕；位于至少一半导体板中的每一个的第一端的源极区；位于至少一半导体板中的每一个的第二端的漏极区；以及横向围绕栅极结构的介电栅极间隔物，其中栅极介电层的顶表面位于包含介电栅极间隔物的顶表面的水平面下方，并在包含栅极电极的顶表面的水平面上方突出。
255.在一些实施例中，全绕式栅极场效晶体管还包含蚀刻停止介电鳍片，邻近至少一半导体板并在包含至少一半导体板的最顶表面的水平面上方突出，其中栅极电极的顶表面位于包含蚀刻停止介电鳍片的顶表面的水平面下方。
256.在一些实施例中，栅极介电层的顶表面位于与包含蚀刻停止介电鳍片的顶表面的水平面相距3nm以内的高度。
257.在一些实施例中，栅极介电层包含介电常数大于7.9的第一介电金属氧化物；以及蚀刻停止介电鳍片包含介电常数大于7.9的第二介电金属氧化物。
258.根据本发明实施例中的一些实施例提供全绕式栅极(gaa)场效晶体管。全绕式栅极场效晶体管包含至少一半导体板在中间部分被包含栅极介电层和栅极电极的组合的栅极结构围绕；位于至少一半导体板中的每一个的第一端的源极区；位于至少一半导体板中的每一个的第二端的漏极区；横向围绕栅极结构的介电栅极间隔物；以及蚀刻停止介电鳍片，邻近至少一半导体板并在包含至少一半导体板的最顶表面的水平面上方突出，其中栅极介电层的顶表面位于包含蚀刻停止介电鳍片的顶表面的水平面处或从蚀刻停止介电鳍片的顶表面的水平面垂直偏移小于3nm。
259.在一些实施例中，栅极电极的顶表面位于包含蚀刻停止介电鳍片的顶表面的水平面处或从蚀刻停止介电鳍片的顶表面的水平面垂直偏移小于3nm。
260.在一些实施例中，栅极介电层的顶表面和栅极电极的顶表面垂直凹陷至包含介电栅极间隔物的顶表面的水平面下方。
261.在一些实施例中，栅极介电层包含介电常数大于7.9的第一介电金属氧化物；以及蚀刻停止介电鳍片包含介电常数大于7.9的第二介电金属氧化物。
262.以上概述数个实施例的部件，使得本技术领域中具有通常知识者可以更加理解本发明实施例的面向。本技术领域中具有通常知识者应该理解，他们能轻易地以本发明实施例为基础，设计或修改其他制程和结构，以达到与本文介绍的实施例的相同目的及/或优点。本技术领域中具有通常知识者也应理解，此类等效的结构并未悖离本发明实施例的精神与范围，并且他们能在不违背本发明实施例的精神和范围下，做各式各样的改变、取代和调整。