一种p型氮化镓基器件的电极及其制备方法和用途与流程

1.本发明属于半导体器件的技术领域，涉及一种p型氮化镓基器件的电极及其制备方法和用途。


背景技术：

2.宽禁带(wbg)半导体(例如碳化硅sic和氮化镓gan)，被认为是下一代电力电子设备中最具潜力的材料。它们凭借超凡的物理特性，如禁带宽度>3ev，高临界电场(2
‑
4mv/cm)和低的固有载流子浓度(
‑
〖10〗^(
‑
10)〖cm〗^(
‑
3))，可用于制造比硅材料更能在高压，高温和高频下工作的器件。gan材料作为宽禁带半导体材料的主流材料，它的一个特殊方面是可以生长algan/gan异质结构，通过压电极化梯度在界面处生成二维电子气(2deg)，2deg的存在使得基于gan的高电子迁移率晶体管(hemt)相对于si和sic器件，具有更低的沟道电阻。hemt因其高的电子迁移率、饱和速度、异质结界面处的高载流子浓度、高击穿场和低热阻等诸多优点，而在高功率及高温应用中引起了广泛关注。随着高集成化的发展，gan hemt因具有更低的沟道电阻，所以被用来做coms晶体管的沟道材料，有效提高了高功率栅极驱动电路的效率。
3.但是，p
‑
type gan晶体管的性能仍然明显低于n
‑
type gan器件的性能，这极大的削弱了cmos电路的pull
‑
up network。造成p
‑
type gan晶体管性能差的一个重要因素是p
‑
type gan器件的源极/漏极的欧姆接触质量差，这是由于p
‑
type掺杂剂的活化能大，而造成电离受体的密度低引起的。欧姆接触是gan晶体管的基石，是将器件与外部电路连通的桥梁，用于电信号的传输，人们对欧姆接触电阻的期待是越小越好。欧姆电阻越小，损耗就越小，器件效率就高。欧姆接触与金属/半导体肖特基势垒高度φ_b有关，φ_b与金属的功函数φ_m相关，可以通过选择合适的φ_m值的金属材料来降低欧姆电阻。因此为p
‑
type gan寻找有效的接触金属方案是一个巨大的挑战。
4.人们在为p
‑
type gan选择合适的金属材料方案方面做了大量的研究，目前存在的欧姆金属组合方案有cr/au、pt/au、pd/au、pt/ni/au、pd/ni/au、ni/au、ta/ti、pt/ni/au、ni/pd/au、ti/pt/au、ni/ito、ru、ir、ru/ni、ir/ni、au/ni/au、ni/alzno、ni/ag、pd/ni/au、ag、ni/au/tan/ti/au、ni/au/tin/ti/au、ni/au/zrn/ti/au、ni/ag/ni、ni/ag/au或pd/pt/au。ρ
c
(比接触电阻，用来描述欧姆接触阻值)范围在〖10〗^(
‑
1)～〖10〗^(
‑
5)ω〖cm〗^2，比n
‑
type gan的值高约1
‑
2个数量级，现有的金属材料方案还是无法满足发展需求，因此在为p
‑
type gan形成稳定可靠且欧姆阻值小的金属材料方案方面，还有很大的前进空间。
5.cn111599865a公开了一种gan基p沟道mosfet及其制备方法，属于电子材料技术领域。本发明利用氟正离子注入氮化镓(gan)后形成的二维空穴气(2dhg)能够在gan表面层以下形成导电沟道的原理，将氟离子注入gan制备出了一种gan基p沟道mosfet。该文献中采用离子注入的方法对源漏极电极区进行n型注入掺杂，增加接触层的掺杂浓度，提高了隧穿几率，从而减小欧姆接触电阻，但这种工艺较为复杂，成本较高，注入的离子需要1000摄氏度以上温度才能激活，这种高温可能会影响材料其他性能。
6.cn104409344a公开了一种降低ni/au与p
‑
gan欧姆接触的比接触电阻率的方法，包括如下步骤：步骤1：在p
‑
gan层上生长重掺杂的p
‑
gan薄层；步骤2：对p
‑
gan层和p
‑
gan薄层进行mg激活退火；步骤3：在p
‑
gan薄层上生长重掺杂的p
‑
ingan薄层；步骤4：对p
‑
ingan薄层进行mg激活退火，形成样品；步骤5：将样品表面进行处理，在样品表面光刻，形成图形；步骤6：在样品的表面通过电子束蒸发来蒸发ni/au金属层；步骤7：将多余的ni/au金属层剥离；步骤8：退火形成ni/au合金，形成欧姆接触，完成制备。该文献中ni/au组合存在一些缺陷，主要体现在au的向内扩散，ni向外扩散和au向内扩散形成的au
‑
ni固溶体以及ni向外扩散在金属表面形成nio。使得氮化镓的欧姆接触电阻变高。
7.如何降低p型氮化镓器件的欧姆接触电阻，解决金属电极材料扩散带来的肖特基势垒高度增加、提高金属/p
‑
type gan界面处的ga空位浓度，是亟待解决的技术问题。


技术实现要素：

8.本发明的目的在于提供一种p型氮化镓基器件的电极及其制备方法和用途。本发明所提供的p型氮化镓基器件的电极，解决了金属电极材料相互扩散带来的肖特基势垒高度增加的问题、通过在金属和半导体界面形成nio半导体，从而消除半导体界面的氧化物或污染物，增加了金属/p
‑
type gan界面处的ga空位浓度，最终改善了p型氮化镓基器件源极和漏极欧姆接触电阻高的问题，提高了p型氮化镓晶体管的性能，使得p型氮化镓基器件能够在cmos电路中发挥更大的作用。
9.为达到此发明目的，本发明采用以下技术方案：
10.第一方面，本发明提供了一种p型氮化镓基器件的电极，所述电极包括依次层叠设置的镍层、铂层和金层，其中，所述铂层位于所述镍层和金层的中间，所述镍层为p型氮化镓基器件的欧姆接触层。
11.本发明中，ni做为欧姆接触层，与p型氮化镓形成欧姆接触，au具有极好的稳定性，做为保护层，保护器件的源漏极金属堆叠结构不被氧化和污染，pt作为扩散阻挡层，具有高的金属熔点、高电导率、良好的热稳定性和化学稳定性，阻止了au向内扩散增加金属半导体界面处的肖特基势垒高度；同时还阻止ni向外扩散，使得ni在p
‑
gan表面形成nio半导体的几率提高，将更多的半导体界面的氧化物或者污染物解离从而增加金属/p
‑
type gan界面处的ga空位浓度，最终使得电极能形成稳定且阻值较小的欧姆接触，改善了p型氮化镓基器件电极欧姆接触电阻高的问题，提高了p型氮化镓晶体管的性能，使得p型氮化镓基器件能够在cmos电路中发挥更大的作用。
12.ni/au组合虽然是现有电极(源漏极)欧姆接触的金属组合中较好的金属组合方案，但自身也存在一些缺陷，主要体现在au的向内扩散，ni向外扩散和au向内扩散形成的au
‑
ni固溶体以及ni向外扩散在金属表面形成nio。一方面，au、ni、ga的电负性值分别为2.4、1.91、1.6，au和ga的电负性差大于ni和ga的，这意味着au原子更容易到达p型氮化镓表面。然而，au/p
‑
type gan接触面的肖特基势垒高度大于ni/p
‑
type gan的，也就是说，au的向内扩散会降低ni/au组合的欧姆接触特性。另一方面，ni向外扩散和au像内扩散从而形成au
‑
ni固溶体，ni的向外扩散会减少半导体表面的氧化物或污染物的解离，这些氧化物或污染物会增高肖特基势垒高度，同时不利于将ga
‑
o氧化物中的o元素分离,以便在金属/p
‑
type gan界面处产生更多的ga空位浓度。最后一方面，ni向外扩散在au表面并与环境中的
氧元素结合形成nio半导体，从而降低源漏极金属电极的导电性。因此有必要在ni/au中间插入一层扩散阻挡层，阻止au的向内扩散和ni/的向外扩散。当加入具有较高的金属熔点、高电导率、良好的热稳定性和化学稳定性的pt扩散阻挡层时，可以解决上述问题。
13.优选地，所述电极的厚度为20～200nm，例如20nm、30nm、40nm、50nm、60nm、70nm、80n、90nm、100nm、110nm、120nm、130nm、140nm、150nm、160nm、170nm、180nm、190nm或200nm等。
14.优选地，所述铂层的厚度大于或等于镍层的厚度且小于金层的厚度。
15.本发明中，电极的厚度不能过厚，过厚会导致非源漏极区域的金属在剥离过程中不能完全脱落，同时也不能过薄，过薄会造成电极的热稳定性差。
16.优选地，所述镍层的厚度为5～50nm，例如5nm、8nm、10nm、13nm、15nm、18nm、25nm、30nm、40nm或50nm等。
17.优选地，所述铂层的厚度为5～50nm，例如5nm、8nm、10nm、13nm、15nm、18nm、25nm、30nm、40nm或50nm等。
18.优选地，所述金层的厚度为10～100nm，例如10nm、20nm、30nm、40nm、50nm、55nm、60nm、65nm、70nm、75nm、80nm、85nm、90nm、95nm或100nm等。
19.本发明中，镍层、铂层和金层的厚度均不能过薄或者过厚，ni厚度过小，会导致与半导体间的粘附性差，pt厚度过小会导致起不到阻碍，ni/au相互扩散，au厚度过小会导致氧气扩散进去电极层，从而起不到防止氧化的作用，若每层金属过厚，会导致电极制备过程中，金属剥离不完全。
20.第二方面，本发明提供了如第一方面所述的p型氮化镓基器件的电极的制备方法，所述制备方法包括以下步骤：
21.(1)在p型氮化镓外延结构上进行区域化处理，露出p型氮化镓基器件的电极区域；
22.(2)在p型氮化镓基器件的电极区域上依次沉积镍层、铂层和金层，再进行金属剥离，得到所述的p型氮化镓基器件的电极。
23.本发明中，p型氮化镓外延结构包括沿着外延结构生长的p型氮化镓，均为外延结构的一部分。
24.本发明所提供的制备方法，操作简单，且可以均匀得到性能良好的，欧姆接触电阻低的电极。
25.优选地，步骤(1)所述区域化处理包括：
26.在p型氮化镓外延结构上旋涂光刻胶，然后进行曝光显影。
27.优选地，对步骤(1)得到的p型氮化镓基器件的电极区域进行刻蚀处理。
28.本发明中，对电极区域进行进一步刻蚀，有利于去除表面的氧化物，从而消除表面氧化物带来的肖特基势垒升高的问题。
29.优选地，所述刻蚀处理包括干法刻蚀处理。
30.本发明中，干法刻蚀的目的为将电极区域处的p型氮化镓沿着垂直方向去除，可以对p型氮化镓基器件的电极区域进行全刻蚀，也可以对p型氮化镓基器件的电极区域进行图形化处理，图形包括但不限于圆形、矩形形、五边形、六边形等。
31.优选地，对步骤(1)得到的p型氮化镓基器件的电极区域进行刻蚀处理后，继续进行去除光刻胶的操作，随后重新旋涂用于liftoff工艺的双层胶。
32.优选地，步骤(2)所述沉积的方法为真空磁控溅射法和/或电子束蒸镀。
33.作为本发明优选的技术方案，所述p型氮化镓基器件的电极的制备方法包括以下步骤：
34.(1)在p型氮化镓外延结构上旋涂光刻胶，然后进行曝光显影，露出p型氮化镓基器件的电极区域；
35.(2)对步骤(1)得到的p型氮化镓基器件的电极区域进行干法刻蚀处理，得到处理后的样品；
36.(3)对步骤(2)得到的处理后的样品去除光刻胶，重新旋涂用于lift
‑
off工艺的双层胶
37.(4)在经过步骤(3)处理后的p型氮化镓基器件的电极区域用真空磁控溅射法依次沉积镍层、铂层和金层，再进行金属剥离，得到所述的p型氮化镓基器件的电极。
38.第三方面，本发明还提供一种p型氮化镓基器件，所述p型氮化镓基器件包括衬底、p型氮化镓外延结构和如第一方面所述的p型氮化镓基器件的电极，其中，所述p型氮化镓外延结构位于所述衬底的表面，所述电极位于p型氮化镓外延结构上；
39.如第一方面所述的p型氮化镓基器件的电极在所述p型氮化镓基器件中用作源极和漏极。
40.本发明中，源极和漏极的制作过程需保持一致，即为总厚度一致，每个金属层的厚度也一致。
41.优选地，所述衬底包括蓝宝石、硅或碳化硅中的任意一种或至少两种的组合。
42.相对于现有技术，本发明具有以下有益效果：
43.本发明所提供的p型氮化镓基器件，通过层叠设置ni/pt/au，通过加入具有高熔点、高电导率、良好的热稳定性和化学稳定性等诸多优点的阻挡层pt，可以阻止au向内扩散，ni向外扩散，解决了金属电极材料扩散带来的肖特基势垒高度增加、增加ni与半导体表面的氧化物发生反应，从而提高金属/p
‑
type gan界面处的ga空位浓度，最终改善了p型氮化镓基器件源极和漏极欧姆接触电阻高的问题，提高了p型氮化镓晶体管的性能，使得p型氮化镓基器件能够在cmos电路中发挥更大的作用，其比接触电阻可降至10
‑5～10
‑7ω
·
mm2。
附图说明
44.图1为实施例1中提供的p型氮化镓基器件的结构示意图。
[0045]1‑
衬底，2
‑
p型氮化镓外延结构，3
‑
p型氮化镓，4
‑
电极，41
‑
镍层，42
‑
铂层，43
‑
金层。
具体实施方式
[0046]
下面通过具体实施方式来进一步说明本发明的技术方案。本领域技术人员应该明了，所述实施例仅仅是帮助理解本发明，不应视为对本发明的具体限制。
[0047]
实施例1
[0048]
如图1所示：本实施例提供一种p型氮化镓基器件的电极，所述电极4包括依次层叠设置的镍层41、铂层42和金层43，其中，所述铂层42位于所述镍层41和金层43的中间，所述镍层41为p型氮化镓基器件的欧姆接触层；所述电极4包括源极和漏极。
[0049]
所述源极的厚度为125nm，其中，镍层的厚度为15nm，铂层的厚度为30nm，金层的厚度为80nm。
[0050]
所述漏极的厚度为125nm，其中，镍层的厚度为15nm，铂层的厚度为30nm，金层的厚度为80nm。
[0051]
上述电极的制备方法如下：
[0052]
(1)在p型氮化镓外延结构2包括的p型氮化镓3上旋涂一层光刻胶，然后经过曝光显影后，露出p型氮化镓基器件的源极和漏极区域；
[0053]
(2)在沉积金属前10min内，在烧杯内配置hcl：h2o＝1：4的溶液，并将步骤(1)中的样品浸泡60s，去除源极和漏极区域的氮化镓表面的氧化物，浸泡完成后用去离子水冲洗3min，并用氮气吹干水分；
[0054]
(3)将经过步骤(2)处理的样品放入科特莱思科的型号为lab18的真空磁控溅射设备的进样室内，在10
‑7pa下，在p型氮化镓基器件的源极和漏极区域依次沉积镍层41、铂层42和金层43；
[0055]
(4)在步骤(3)沉积结束后，用dmso(二甲基乙枫)溶液，在90℃水浴下，将沉积后的金属层进行金属剥离，得到所述的p型氮化镓基器件的电极4。
[0056]
本实施例还提供一种p型氮化镓基器件，所述器件包括依次层叠设置的衬底1、p型氮化镓外延结构2和上述制备得到的电极4(源极和漏极)，所述衬底1为蓝宝石衬底。
[0057]
实施例2
[0058]
本实施例与实施例1的区别为，制备电极的方法不同，电极在经过刻蚀后，会在电极区域形成个凹坑，然后金属沉积在凹坑上。
[0059]
所述制备方法具体如下：
[0060]
(1)在p型氮化镓外延结构上沉积一层100nm厚的氮化硅，做为硬掩模，然后旋涂一层光刻胶，然后经过曝光显影后，露出p型氮化镓基器件的源极和漏极区域；
[0061]
(2)用icp干法刻蚀将步骤(1)中覆盖在源极和漏极区域的氮化硅去除；同时清洗光刻胶，并去离子水冲洗样片3min，并最终用氮气吹干；
[0062]
(3)经过步骤(2)后，再用icp刻蚀未被氮化硅覆盖的源极和漏极区域，刻蚀深度5nm；
[0063]
(4)将经过步骤(3)处理的样品在boe中浸泡3min，随后用去离子水冲洗3min，并用氮气吹干；
[0064]
(5)在沉积金属前10min内，在烧杯内配置hcl：h2o＝1：4的溶液，并将经过步骤(4)处理的样品浸泡60s，浸泡完成后用去离子水冲洗3min，并用氮气吹干水分；
[0065]
(6)将经过步骤(5)处理的样品放放入科特莱思科的型号为lab18的真空磁控溅射设备的真空磁控溅射设备的的进样室内，在10
‑7pa下，在p型氮化镓基器件的源极和漏极区域依次沉积镍层、铂层和金层；
[0066]
(7)在步骤(6)沉积结束后，用dmso(二甲基乙枫)溶液，在90℃水浴下，沉积后的金属层进行金属剥离，得到所述的p型氮化镓基器件的电极。
[0067]
实施例3
[0068]
本实施例所提供的电极与实施例2的区别为，电极经过图形化处理，在电极区域内会表现为有间隔的矩阵分布的刻蚀孔。
[0069]
本实施例与实施例2的区别还包括，在步骤(2)和步骤(3)之间，增加一个步骤，所增加的步骤为：
[0070]
经过步骤(2)的清洗后，在源极和漏极区域旋涂一层光刻胶，然后经过曝光显影后，使得源极和漏极区域处具有多个矩形；
[0071]
其余制备方法与参数与实施例2保持一致。
[0072]
实施例4
[0073]
本实施例提供一种p型氮化镓基器件的电极，所述电极包括依次层叠设置的镍层、铂层和金层，其中，所述铂层位于所述镍层和金层的中间，所述镍层为p型氮化镓基器件的欧姆接触层；所述电极包括源极和漏极。
[0074]
所述源极的厚度为20nm，其中，镍层的厚度为5nm，铂层的厚度为5nm，金层的厚度为10nm。
[0075]
所述漏极的厚度为20nm，其中，镍层的厚度为5nm，铂层的厚度为5nm，金层的厚度为10nm。
[0076]
本实施例中电极的制备方法与实施例1的制备方法保持一致。
[0077]
本实施例还提供一种p型氮化镓基器件，所述器件包括依次层叠设置的硅衬底、p型氮化镓外延结构和上述制备得到的源极和漏极。
[0078]
实施例5
[0079]
本实施例提供一种p型氮化镓基器件的电极，所述电极包括依次层叠设置的镍层、铂层和金层，其中，所述铂层位于所述镍层和金层的中间，所述镍层为p型氮化镓基器件的欧姆接触层；所述电极包括源极和漏极。
[0080]
所述源极的厚度为200nm，其中，镍层的厚度为50nm，铂层的厚度为50nm，金层的厚度为100nm。
[0081]
所述漏极的厚度为200nm，其中，镍层的厚度为50nm，铂层的厚度为50nm，金层的厚度为100nm。
[0082]
本实施例中电极的制备方法与实施例1的制备方法保持一致。
[0083]
本实施例还提供一种p型氮化镓基器件，所述器件包括依次层叠设置的碳化硅衬底、p型氮化镓外延结构和上述制备得到的源极和漏极。
[0084]
对比例1
[0085]
本对比例提供一种p型氮化镓基器件的电极，所述电极包括依次层叠设置的镍层和金层，其中，所述镍层为p型氮化镓基器件的欧姆接触层；所述电极包括源极和漏极。
[0086]
所述源极的厚度为70nm，其中，镍层的厚度为20nm，金层的厚度为50nm。
[0087]
所述漏极的厚度为70nm，其中，镍层的厚度为20nm，金层的厚度为50nm。
[0088]
上述电极的制备方法如下：
[0089]
(1)在p型氮化镓外延结构包括的p型氮化镓上旋涂一层光刻胶，然后经过曝光显影后，露出p型氮化镓基器件的源极和漏极区域；
[0090]
(2)将经过步骤(2)处理放入科特莱思科的型号为lab18的真空磁控溅射设备的真空磁控溅射设备的的进样室内在10
‑7pa下，在p型氮化镓基器件的源极和漏极区域依次沉积镍层和金层；
[0091]
(3)在步骤(2)沉积结束后，用dmso(二甲基乙枫)溶液，在90℃水浴下，将沉积后的
金属层进行金属剥离，得到所述的p型氮化镓基器件的电极。
[0092]
本对比例还提供一种p型氮化镓基器件，所述器件包括依次层叠设置的蓝宝石衬底、p型氮化镓外延结构和上述制备得到的源极和漏极。
[0093]
对比例2
[0094]
本对比例提供一种p型氮化镓基器件的电极，所述电极包括依次层叠设置的铂层、镍层和金层，其中，所述镍层位于所述铂层和金层的中间，所述铂层为p型氮化镓基器件的欧姆接触层；所述电极包括源极和漏极。
[0095]
所述源极的厚度为125nm，其中，铂层的厚度为30nm，镍层的厚度为15nm，金层的厚度为80nm。
[0096]
所述漏极的厚度为125nm，铂层的厚度为30nm，镍层的厚度为15nm，金层的厚度为80nm。
[0097]
上述电极的制备方法如下：
[0098]
(1)在p型氮化镓外延结构包括的p型氮化镓上旋涂一层光刻胶，然后经过曝光显影后，露出p型氮化镓基器件的源极和漏极区域；
[0099]
(2)在沉积金属前10min内，在烧杯内配置hcl：h2o＝1：4的溶液，并将步骤(1)中的样品浸泡60s，去除源极和漏极区域的氮化镓表面的氧化物，浸泡完成后用去离子水冲洗3min，并用氮气吹干水分；
[0100]
(3)将经过步骤(2)处理的样品放入科特莱思科的型号为lab18的真空磁控溅射设备的真空磁控溅射设备的进样室内，在10
‑7pa下，在p型氮化镓基器件的源极和漏极区域依次沉积铂层、镍层和金层；
[0101]
(4)在步骤(3)沉积结束后，用dmso(二甲基乙枫)溶液，在90℃水浴下，将沉积后的金属层进行金属剥离，得到所述的p型氮化镓基器件的电极。
[0102]
本对比例还提供一种p型氮化镓基器件，所述器件包括依次层叠设置的蓝宝石衬底、p型氮化镓外延结构和上述制备得到的源极和漏极。
[0103]
测试实施例1
‑
5和对比例1
‑
2提供的p型氮化镓基器件的比接触电阻ρ
c
，其结果如表1所示。
[0104]
测试条件：使用圆形传输线模型和keithley 4200
‑
scs分析仪，测量得出i
‑
v曲线，从而推导出比接触电阻ρ
c
。
[0105]
表1
[0106][0107]
从实施例1与实施例2和3的数据结果可知，对电极中露出源极和漏极的区域处进一步进行刻蚀，有利于去除表面氧化物，降低比接触电阻。
[0108]
从实施例1与对比例1的数据结果可知，当电极中不加入铂层时，会导致金属扩散，从而增大比接触电阻。
[0109]
从实施例1与对比例2的数据结果可知，当欧姆接触层变为铂层时，会导致热稳定性变差，欧姆接触不稳定。
[0110]
综上所述，ni做为欧姆接触层，与p型氮化镓形成欧姆接触，au做为保护层，pt作为扩散阻挡层位于最中间时，p型氮化镓基器件的欧姆接触电阻可以显著降低，最终提高了p型氮化镓晶体管的性能，使得p型氮化镓基器件能够在cmos电路中发挥更大的作用。
[0111]
申请人声明，以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，所属技术领域的技术人员应该明了，任何属于本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，均落在本发明的保护范围和公开范围之内。