芯片的静电保护电路的制作方法

1.本技术涉及集成电路技术领域，尤其涉及一种芯片的静电保护电路。


背景技术：

2.静电无处不在，假如没有静电保护电路，一块芯片很快会被由于各种各样原因而引入静电所损伤，并且几乎会被一击致命。
3.因此，芯片中通常设有静电保护电路，静电保护电路用于及时泄放静电电荷，避免被保护电路由于承受静电电荷所带来高压而失效，甚至烧毁。


技术实现要素：

4.本技术提供一种芯片的静电保护电路，旨在提供一种静电保护能力可调的静电保护电路。
5.本技术提供一种芯片的静电保护电路，芯片包括电源焊盘和接地焊盘，静电保护电路包括：
6.监控单元，用于在电源焊盘上有静电脉冲时生成触发信号；
7.第一泄放晶体管，位于电源焊盘和接地焊盘之间，用于当工作于泄放模式时在触发信号的控制下导通，以将静电电荷泄放至接地焊盘；
8.第一控制单元，其与第一泄放晶体管连接，用于切换第一泄放晶体管的工作模式；其中，工作模式包括泄放模式；
9.第二泄放晶体管，位于电源焊盘和接地焊盘之间，用于当工作于泄放模式时在触发信号的控制下导通，以将静电电荷泄放至接地焊盘；
10.第二控制单元，其与第二泄放晶体管连接，用于切换第二泄放晶体管的工作模式；其中，工作模式包括泄放模式。
11.在一实施例中，静电保护电路还包括：
12.第三泄放晶体管，位于电源焊盘和接地焊盘之间，用于当工作于泄放模式时在触发信号的控制下导通，以将静电电荷泄放至接地焊盘；
13.第三控制单元，其与第三泄放晶体管连接，用于切换第三泄放晶体管的工作模式；其中，工作模式包括泄放模式。
14.在一实施例中，
15.第一泄放晶体管还用于工作于旁路模式时处于截止状态；
16.第二泄放晶体管还用于工作于旁路模式时处于截止状态；
17.第三泄放晶体管还用于工作于旁路模式时处于截止状态。
18.在一实施例中，第一泄放晶体管、第二泄放晶体管以及第三泄放晶体管的尺寸大小呈等差数列、等比数列或相等。
19.在一实施例中，第一泄放晶体管、第二泄放晶体管以及第三泄放晶体管的宽长比呈等差数列、等比数列或相等。
20.在一实施例中，第一泄放晶体管、第二泄放晶体管以及第三泄放晶体管的类型相同。
21.在一实施例中，
22.第一控制单元与监控单元连接，还与第一泄放晶体管的控制端连接；
23.第二控制单元与监控单元连接，还与第二泄放晶体管的控制端连接。
24.在一实施例中，第一控制单元包括：
25.第一开关，其第一端与对应泄放晶体管的控制端连接，其第二端与监控单元连接；
26.第二开关，其第一端与对应泄放晶体管的控制端连接，其第二端与监控单元连接。
27.在一实施例中，第一开关和第二开关为一次性可编程存储器。
28.在一实施例中，第一开关和第二开关为激光熔丝器件。
29.在一实施例中，监控单元包括：
30.监控电阻，其第一端与电源焊盘连接，其第一端还连接第二开关的第二端；
31.监控电容，其第一端与监控电阻的第二端连接后与第一开关的第二端连接，其第二端与接地焊盘连接。
32.在一实施例中，若第一泄放晶体管为p型晶体管，第一开关处于非熔断状态，第二开关处于熔断状态，第一泄放晶体管处于泄放模式；
33.若第一泄放晶体管为p型晶体管，第一开关处于熔断状态，第二开关处于非熔断状态，第一泄放晶体管处于旁路模式。
34.在一实施例中，监控单元包括：
35.监控电容，其第一端与电源焊盘连接，
36.监控电阻，其第一端与监控电容的第二端连接后与第一开关的第二端连接，其第二端与接地焊盘连接，其第二端与第二开关的第二端连接。
37.在一实施例中，
38.若第一泄放晶体管为n型晶体管，第一开关处于非熔断状态，第二开关处于熔断状态，第一泄放晶体管处于泄放模式；
39.若第一泄放晶体管为n型晶体管，第一开关处于熔断状态，第二开关处于非熔断状态，第一泄放晶体管处于旁路模式。
40.在一实施例中，
41.第三控制单元与监控单元连接，还与第三泄放晶体管的控制端连接。
42.本技术提供一种芯片的静电保护电路，静电保护电路包括监控单元、第一泄放晶体管、第二泄放晶体管、第一控制单元以及第二控制单元。其中，监控单元用于监测电源焊盘上的静电电荷，并在电源焊盘上有静电电荷时生成触发信号，第一泄放晶体管和第二泄放晶体管均用于在工作于泄放模式时在触发信号的控制下导通，以将电源焊盘上的静电电荷泄放至接地焊盘，第一控制单元用于切换第一泄放晶体管的工作模式，第二控制单元用于切换第二泄放晶体管的工作模式。通过一次流片制作多个芯片，将芯片分成多组，通过第一控制单元和第二控制单元设置两个泄放晶体管的工作模式，从而设置处于泄放模式的泄放晶体管的数量，以获得静电防护能力不同的静电保护电路，再使用设置后的芯片进行测试，以确定静电防护能力最优的静电防护电路，无需多次流片，降低静电防护测试的成本，简化芯片的静电防护测试过程。
附图说明
43.此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本技术的实施例，并与说明书一起用于解释本技术的原理。
44.图1为本技术一实施例提供的芯片的静电保护电路的具体电路图；
45.图2为本技术一实时提供的芯片的静电保护电路的结构框图；
46.图3为本技术一实时提供的芯片的静电保护电路的具体电路图；
47.图4为本技术一实时提供的芯片的静电保护电路的具体电路图。
48.通过上述附图，已示出本技术明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本技术构思的范围，而是通过参考特定实施例为本领域技术人员说明本技术的概念。
具体实施方式
49.这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本技术相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本技术的一些方面相一致的装置和方法的例子。
50.本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本技术的其它实施方案。本技术旨在涵盖本技术的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本技术的一般性原理并包括本技术未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本技术的真正范围和精神由下面的权利要求书指出。
51.图1为本技术一实施例提供芯片的静电保护电路，芯片包括电源焊盘vdd和接地焊盘vss。静电保护电路包括监控单元101和泄放晶体管102。其中，监控单元101位于电源焊盘和接地焊盘之间，监控单元101连接泄放晶体管的控制端。
52.监控单元101用于在电源焊盘vdd上有静电脉冲时生成触发信号，触发信号用于控制泄放晶体管102导通，以及时将电源焊盘vdd上静电电荷泄放至接地焊盘vss。
53.在一实施例中，泄放晶体管101为n型晶体管。监控单元101包括监控电容c1和监控电阻r1，监控电容c1的第一端连接电源焊盘vdd，监控电阻r1的第二端连接接地焊盘vss，监控电容c1的第二端与监控电阻r1的第一端连接后与驱动单元101连接。
54.在电源焊盘vdd上有静电脉冲时，监控电容c1的等效阻抗急剧下降，监测电阻r1的第一端的电压被上拉，泄放晶体管102导通。
55.其中，泄放晶体管102尺寸会影响静电保护电路的静电保护能力需要多次测试才能确定合适的值。此外，图1所示的静电防护电路通常需要与芯片的内部电路共同流片，才能测试出芯片的静电防护水平。若发现芯片的静电防护能力比较弱，则需要重新设计泄放晶体管的尺寸，再通过流片后测试芯片的静电防护能力。
56.然而，芯片的流片成本昂贵，若在测试出芯片的静电防护能力比较弱时，需要重新设计泄放晶体管的尺寸，再次流片后进行测试，测试过程复杂，测试成本也比较高。
57.本技术提供一种芯片的静电保护电路，旨在降低芯片的静电防护的测试成本。本技术的技术构思是：在静电保护电路中设置多个泄放晶体管以及切换泄放晶体管的工作模
式的控制单元。在静电保护电路进行静电防护能力测试之前，通过设置静电保护电路中处于泄放模式的泄放晶体管的数量，以设置静电保护电路的泄放能力，从而实现设置静电保护电路的静电保护能力。通过一次流片制作多个芯片，根据测试需求设置静电防护电路的静电防护能力，获得多组不同静电防护能力的静电保护电路，无需多次流片，降低静电防护测试的成本，简化芯片的静电防护测试过程。
58.如图2所示，本技术提供一种芯片的静电保护电路，芯片包括电源焊盘vdd和接地焊盘vss，静电保护电路包括监控单元201、第一泄放晶体管2031、第二泄放晶体管2032、第一控制单元2021以及第二控制单元2022。
59.其中，监控单元201连接于电源焊盘vdd和接地焊盘vss之间，第一泄放晶体管2031和第二泄放晶体管2032均位于电源焊盘vdd和接地焊盘vss之间，第一控制单元2021和第一泄放晶体管2031连接，第二控制单元2022和第二泄放晶体管2032连接。
60.监控单元201用于在电源焊盘vdd上有静电脉冲时生成触发信号，第一泄放晶体管2031的工作模式包括泄放模式和旁路模式，当第一泄放晶体管2031工作于泄放模式时在触发信号的控制下导通，以将静电电荷泄放至接地焊盘vss。当第一泄放晶体管2031工作于旁路模式时其处于截止状态，第一泄放晶体管2031无法将静电电荷泄放至接地焊盘vss。第一控制单元2021用于切换第一泄放晶体管2031的工作模式。当第一控制单元2021接收到某一设置信号时，让第一泄放晶体管2031从旁路模式切换至泄放模式，或者从泄放模式切换至旁路模式。
61.第二泄放晶体管2032的工作模式包括泄放模式和旁路模式，当第二泄放晶体管2032工作于泄放模式时在触发信号的控制下导通，以将静电电荷泄放至接地焊盘vss。当第二泄放晶体管2032工作于旁路模式时其处于截止状态，第二泄放晶体管2032无法将静电电荷泄放至接地焊盘vss。第二控制单元2022用于切换第二泄放晶体管2032的工作模式。当第二控制单元2022接收到某一设置信号时，让第二泄放晶体管2032从旁路模式切换至泄放模式，或者从泄放模式切换至旁路模式。
62.工作于泄放模式的泄放晶体管的数量会影响到静电保护电路的静电保护能力。通过一次流片时制作多个芯片，将芯片分成多组。在静电测试前，通过设置第一控制单元2021和第二控制单元2022的工作状态，以实现对第一泄放晶体管2031和第二泄放晶体管2032的工作模式的设置，使得每组芯片中工作于泄放模式的泄放晶体管的数量不同，各组芯片中泄放能力也就不同，再使用设置后的芯片进行测试，从中选择出静电防护能力最优的静电防护电路，无需多次流片，可实现降低静电防护测试的成本，简化芯片的静电防护测试过程。
63.在一实施例中，静电保护电路还包括第三泄放晶体管2033和第三控制单元2023。第三泄放晶体管2033的工作模式包括泄放模式和旁路模式，当第三泄放晶体管2033工作于泄放模式时在触发信号的控制下导通，以将静电电荷泄放至接地焊盘vss。当第三泄放晶体管2033工作于旁路模式时其处于截止状态，第三泄放晶体管2033无法将静电电荷泄放至接地焊盘vss。第三控制单元2023用于切换第三泄放晶体管2033的工作模式。当第三控制单元2023接收到某一设置信号时，让第三泄放晶体管2033从旁路模式切换至泄放模式，或者从泄放模式切换至旁路模式。
64.在一实施例中，第一泄放晶体管2031、第二泄放晶体管2032以及第三泄放晶体管
2033的尺寸大小呈等差数列、等比数列或相等。
65.当三个泄放晶体管呈等差数列时，三个泄放晶体管的泄放电流也相应的呈等差数列。当三个泄放晶体管呈等比数列时，三个泄放晶体管的泄放电流也相应的呈等比数列。当三个泄放晶体管呈相等时，三个泄放晶体管的泄放电流也相等。通过将三个泄放晶体管的泄放模式任意组合，可以获得多种静电保护能力的静电保护电路，从而增加静电防护电路的静电防护能力的设置范围。
66.在一实施例中，第一泄放晶体管2031、第二泄放晶体管2032以及第三泄放晶体管2033的宽长比呈等差数列、等比数列或相等。
67.泄放晶体管使用叉指结构，例如：有36个叉指结构，将36个叉指结构分成3组，每组12个叉指。第一组叉指结构组成第一泄放晶体管2031，第二组叉指结构组成第二泄放晶体管2032，第三组叉指结构组成第三泄放晶体管2033，以使三个泄放晶体管的宽长比相等。
68.在一实施例中，第一泄放晶体管2031、第二泄放晶体管2032以及第三泄放晶体管2033的类型相同。
69.在一实施例中，第一控制单元2021与监控单元201连接，第一控制单元2021还与第一泄放晶体管2031的控制端连接。由第一控制单元2021控制监控单元201和第一泄放晶体管2031之间的路径。第一控制单元2021使第一泄放晶体管2031能够接收到触发信号时，第一泄放晶体管2031工作于泄放模式。第一控制单元2021使第一泄放晶体管2031无法接收到触发信号时，第一泄放晶体管2031工作于旁路模式。
70.第二控制单元2022与监控单元201连接，第二控制单元2022还与第二泄放晶体管2032的控制端连接。由第二控制单元2022控制监控单元201和第二泄放晶体管2032之间的路径。第二控制单元2022使第二泄放晶体管2032能够接收到触发信号时，第二泄放晶体管2032工作于泄放模式。第二控制单元2022使第二泄放晶体管2032无法接收到触发信号时，第二泄放晶体管2032工作于旁路模式。
71.第三控制单元2023与监控单元201连接，第三控制单元2023还与第三泄放晶体管2033的控制端连接。由第三控制单元2023控制监控单元201和第三泄放晶体管2033之间的路径。第三控制单元2023使第三泄放晶体管2033能够接收到触发信号时，第三泄放晶体管2033工作于泄放模式。第三控制单元2023使第三泄放晶体管2033无法接收到触发信号时，第三泄放晶体管2033工作于旁路模式。
72.在一实施例中，静电保护电路还可以包括第四泄放晶体管、
……
、第n泄放晶体管，还包括第四控制单元、
……
、第n控制单元。第四控制单元与监控单元201连接，第四控制单元还与第四泄放晶体管的控制端连接。
……
。第n控制单元与监控单元201连接，第n控制单元还与第n泄放晶体管的控制端连接。通过设置信号设置控制单元的工作状态，以设置静电保护电路内处于泄放模式的泄放晶体管的数量，以实现适应更广泛的泄放能力范围。
73.在一实施例中，第一控制单元2021包括第一开关和第二开关。第一开关和第二开关均设有第一端和第二端。第一开关的第一端与第一泄放晶体管2031的控制端连接，第一开关的第二端与监控单元201连接。第二开关的第一端与第一泄放晶体管2031的控制端连接，第二开关的第二端与监控单元201连接。通过设置信号设置第一开关和第二开关的状态，以实现切换第一泄放晶体管2031的工作模式。
74.在上述技术方案中，静电保护电路中包括多个泄放晶体管和多个控制单元，在一
次流片制作多个芯片后，可以设置静电保护电路内处于泄放模式的泄放晶体管的数量，从而获得不同静电保护能力的静电防护电路，再使用设置后的静电防护电路进行测试，以获得最优静电防护电路的结构，减少测试成本。
75.如图3所示，本技术一实施例提供一种芯片的静电保护电路，静电保护电路包括监控单元201、第一泄放晶体管p1、第二泄放晶体管p2、第三泄放晶体管p3、第一控制单元2021、第二控制单元2022以及第三控制单元2023。
76.监控单元201包括监控电阻r1和监控电容c1。监控电阻r1和监控电容c1均设有第一端和第二端。监控电阻r1的第一端连接电源焊盘vdd，监控电阻r1的第二端和监控电容c1的第一端连接后作为监控单元201的输出端。监控电容c1的第二端连接接地焊盘vss。
77.第一控制单元2021包括第一开关k1和第二开关k2，第一开关k1和第二开关k2均设有第一端和第二端。第一开关k1的第一端与第一泄放晶体管p1的控制端连接，第一开关k1的第二端连接监控电阻r1的第二端。第二开关k2的第一端与第一泄放晶体管p1的控制端连接，第二开关k2的第二端连接电源焊盘vdd。
78.第二控制单元2022包括第三开关k3和第四开关k4，第三开关k3和第四开关k4均设有第一端和第二端。第三开关k3的第一端与第二泄放晶体管p2的控制端连接，第三开关k3的第二端连接监控电阻r1的第二端。第四开关k4的第一端与第二泄放晶体管p2的控制端连接，第四开关k4的第二端连接电源焊盘vdd。
79.第三控制单元2023包括第五开关k5和第六开关k6，第五开关k5和第六开关k6均设有第一端和第二端。第五开关k5的第一端与第三泄放晶体管p3的控制端连接，第五开关k5的第二端连接监控电阻r1的第二端。第六开关k6的第一端与第三泄放晶体管p3的控制端连接，第六开关k6的第二端连接电源焊盘vdd。
80.第一泄放晶体管p1、第二泄放晶体管p2、第三泄放晶体管p3均为p型晶体管。
81.第一开关k1处于非熔断状态，第二开关k2处于熔断状态，第一泄放晶体管p1处于泄放模式。第一开关k1处于熔断状态，第二开关k2处于非熔断状态，第一泄放晶体管p1处于旁路模式。
82.由第一开关k1设置第一泄放晶体管p1与监控单元201之间的连接状态，由第二开关k2设置第一泄放晶体管p1与电源焊盘vdd之间的连接关系，在第一开关k1熔断，第二开关k2非熔断时，第一泄放晶体管p1处于截止状态，由第二开关k2将第一泄放晶体管p1的控制端与电源焊盘连接，避免第一泄放晶体管p1的控制端悬空而引入干扰。
83.第三开关k3处于非熔断状态，第四开关k4处于熔断状态，第一泄放晶体管p1处于泄放模式。第三开关k3处于熔断状态，第四开关k4处于非熔断状态，第一泄放晶体管p1处于旁路模式。
84.第五开关k5处于非熔断状态，第六开关k6处于熔断状态，第一泄放晶体管p1处于泄放模式。第五开关k5处于熔断状态，第六开关k6处于非熔断状态，第一泄放晶体管p1处于旁路模式。
85.在一实施例中，第一开关k1至第六开关k6为一次性可编程存储器。
86.在一实施例中，第一开关k1至第六开关k6为激光熔丝器件。
87.通过对对应开关进行熔丝处理，以设置第一泄放晶体管p1、第二泄放晶体管p2以及第三泄放晶体管p3的工作模式。
88.例如：将第一开关k1、第四开关k4以及第六开关k6进行熔断，也就是第一泄放晶体管p1的控制端连接电源焊盘vdd，第一泄放晶体管p1处于截止状态，第二泄放晶体管p2和第三泄放晶体管p3的控制端连接监控电阻r1的第二端，在电源焊盘vdd上有静电电荷时，监控电容c1的等效阻抗急剧下降，第二泄放晶体管p2的控制端和第三泄放晶体管p3的控制端被拉至低电平，第二泄放晶体管p2和第三泄放晶体管p3导通，及时泄放静电电荷。
89.在上述技术方案中，静电保护电路中包括多个泄放晶体管和多个控制单元，每个控制单元包括两个激光熔丝器件。在一次流片制作多个芯片后，对对应的激光熔丝器件进行熔丝处理，以设置静电保护电路内处于泄放模式的泄放晶体管的数量，从而获得不同静电保护能力的静电防护电路，再使用设置后的静电防护电路进行测试，以获得最优静电防护电路的结构，减少测试成本。
90.如图4所示，本技术一实施例提供一种芯片的静电保护电路，静电保护电路包括监控单元201、第一泄放晶体管n1、第二泄放晶体管n2、第三泄放晶体管n3、第一控制单元2021、第二控制单元2022以及第三控制单元2023。
91.监控单元201包括监控电容c1和监控电阻r1。监控电容c1和监控电阻r1均设有第一端和第二端。监控电容c1的第一端连接电源焊盘，监控电容c1的第二端和监控电阻r1的第一端连接后作为监控单元201的输出端。监控电阻r1的第二端连接接地焊盘。
92.第一控制单元2021包括第一开关k1和第二开关k2，第一开关k1和第二开关k2均设有第一端和第二端。第一开关k1的第一端与第一泄放晶体管n1的控制端连接，第一开关k1的第二端连接监控电阻r1的第一端。第二开关k2的第一端与第一泄放晶体管n1的控制端连接，第二开关k2的第二端连接接地焊盘。
93.第二控制单元2022包括第三开关k3和第四开关k4，第三开关k3和第四开关k4均设有第一端和第二端。第三开关k3的第一端与第二泄放晶体管n2的控制端连接，第三开关k3的第二端连接监控电阻r1的第一端。第四开关k4的第一端与第二泄放晶体管n2的控制端连接，第四开关k4的第二端连接接地焊盘。
94.第三控制单元2023包括第五开关k5和第六开关k6，第五开关k5和第六开关k6均设有第一端和第二端。第五开关k5的第一端与第三泄放晶体管n3的控制端连接，第五开关k5的第二端连接监控电阻r1的第一端。第六开关k6的第一端与第三泄放晶体管n3的控制端连接，第六开关k6的第二端连接接地焊盘。
95.第一泄放晶体管n1、第二泄放晶体管n2、第三泄放晶体管n3均为n型晶体管。
96.第一开关k1处于非熔断状态，第二开关k2处于熔断状态，第一泄放晶体管n1处于泄放模式。第一开关k1处于熔断状态，第二开关k2处于非熔断状态，第一泄放晶体管n1处于旁路模式。
97.第三开关k3处于非熔断状态，第四开关k4处于熔断状态，第一泄放晶体管n1处于泄放模式。第三开关k3处于熔断状态，第四开关k4处于非熔断状态，第一泄放晶体管n1处于旁路模式。
98.第五开关k5处于非熔断状态，第六开关k6处于熔断状态，第一泄放晶体管n1处于泄放模式。第五开关k5处于熔断状态，第六开关k6处于非熔断状态，第一泄放晶体管n1处于旁路模式。
99.在一实施例中，第一开关k1至第六开关k6为一次性可编程存储器。
100.在一实施例中，第一开关k1至第六开关k6为激光熔丝器件。
101.通过对对应开关进行熔丝处理，以设置第一泄放晶体管n1、第二泄放晶体管n2以及第三泄放晶体管n3的工作模式。
102.例如：将第二开关k2、第三开关k3以及第六开关k6进行熔断，也就是第二泄放晶体管n2的控制端连接接地焊盘，第二泄放晶体管n2处于截止状态，第一泄放晶体管n1和第三泄放晶体管n3的控制端连接监控电阻r1的第一端，在接地焊盘上有静电电荷时，监控电容c1的等效阻抗急剧下降，第一泄放晶体管n1和第三泄放晶体管n3的控制端被拉至高电平，第一泄放晶体管n1和第三泄放晶体管n3导通，及时泄放静电电荷。
103.在上述技术方案中，静电保护电路中包括多个泄放晶体管和多个控制单元，每个控制单元包括两个激光熔丝器件。在一次流片制作多个芯片后，对对应的激光熔丝器件进行熔丝处理，以设置静电保护电路内处于泄放模式的泄放晶体管的数量，从而获得不同静电保护能力的静电防护电路，再使用设置后的静电防护电路进行测试，以获得最优静电防护电路的结构，减少测试成本。
104.本技术还提供一种芯片的静电保护能力的测试方法，该测试方法包括如下步骤：
105.s301、获取若干组芯片中的各芯片的各个泄放晶体管的设置模式。
106.在该步骤中，在一次流片制作包含有上述实施例所描述的静电保护电路的若干芯片后，将若干芯片分成若干组，并根据测试需求确定每组芯片中各个泄放晶体管的设置模式，以确定各芯片的静电保护电路的结构。
107.在一实施例中，任意两组芯片之间静电保护电路的结构不相同，同一组芯片中各个芯片的静电保护电路的结构相同。通过统计同一组芯片的测试结果即可获得该组芯片内静电保护电路的测试性能。
108.s302、根据若干组芯片中的各芯片的各个泄放晶体管的设置模式生成若干组芯片中的各芯片的设置信号。
109.在该步骤中，设置信号用于切换泄放晶体管的工作模式。
110.s303、向若干组芯片中的各芯片发送设置信号，以设置各芯片中的各个泄放晶体管的设置模式。
111.在该步骤中，当芯片中各个开关为一次性可编程器时，向对应的一次性可编程器发送设置信号，以设置各芯片中各泄放晶体管的工作模式。
112.在一实施例中，若一次性可编程器为激光熔丝器件时，向对应的激光熔丝器件发射激光，以设置各芯片中各泄放晶体管的工作模式。
113.s304、对若干组芯片进行静电测试，并根据测试结果确定最优静电保护电路的结构。
114.在该步骤中，在评估测试结果时，可以对芯片的各个测试性能参数划分等级，确定芯片的各性能参数所在等级，并对芯片的各性能参数所在等级进行加权平均，获得芯片的性能等级。将性能等级最高的芯片中的静电保护电路作为最优静电保护电路。
115.在上述技术方案中，通过一次流片制作出多个芯片，并为各组芯片设置泄放晶体管的工作模式，保证各组芯片中静电保护电路的结构不同，以获得具有不同静电保护性能的芯片，再对芯片进行静电测试，并根据测试结果获得最优的静电保护电路，相较于采用多次流片更新芯片静电保护能力的方式，本方案采用一次流片即可，降低测试成本，简化测试
流程。
116.应当理解的是，本技术并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本技术的范围仅由所附的权利要求书来限制。