半导体器件的制作方法

半导体器件
1.相关申请的交叉引用
2.通过引用的方式将于2020年10月14日在韩国知识产权局提交的名为“半导体器件(semiconductor devices)”的韩国专利申请no.10-2020-0132672的全部内容结合于本技术中。
技术领域
3.示例实施例涉及半导体器件。更具体地，示例实施例涉及动态随机存取存储器(dram)器件。


背景技术：

4.半导体器件可以包括多晶硅图案。例如，在dram器件中，位线结构可以包括彼此堆叠的多晶硅图案、金属阻挡层图案和金属图案。


技术实现要素：

5.根据示例实施例，提供了一种半导体器件，其可以包括：衬底，所述衬底包括隔离层图案和有源图案；缓冲绝缘层图案，所述缓冲绝缘层图案在所述衬底上；多晶硅结构，所述多晶硅结构在所述有源图案和所述缓冲绝缘层图案上；第一扩散阻挡层图案，所述第一扩散阻挡层图案在所述多晶硅结构的上表面上；第二扩散阻挡层图案，至少包括金属的所述第二扩散阻挡层图案在所述第一扩散阻挡层图案上；以及第一金属图案和第一覆盖层图案，所述第一金属图案和所述第一覆盖层图案堆叠在所述第二扩散阻挡层图案上。所述多晶硅结构可以在平行于所述衬底的上表面的方向上延伸。所述第一扩散阻挡层图案可以包括至少掺杂有碳的多晶硅。
6.根据示例实施例，提供了一种半导体器件，其可以包括：衬底，所述衬底包括隔离层图案和有源图案；栅极结构，所述栅极结构形成在位于所述隔离层图案和所述有源图案处的栅极沟槽中；多个缓冲绝缘层图案，所述多个缓冲绝缘层图案在所述隔离层图案、所述有源图案和所述栅极结构上；位线结构，所述位线结构接触所述缓冲绝缘层图案的上表面以及在所述缓冲绝缘层图案之间接触所述有源图案的上表面；接触插塞，所述接触插塞接触所述有源图案并与所述位线结构间隔开；电容器，所述电容器接触所述接触插塞的上表面。所述栅极结构可以在平行于所述衬底的上表面的第一方向上延伸。所述位线结构可以在平行于所述衬底的所述上表面并垂直于所述第一方向的第二方向上延伸。所述接触插塞可以至少包括多晶硅。所述位线结构可以包括：多晶硅结构，所述多晶硅结构在所述有源图案和所述缓冲绝缘层图案上；第一扩散阻挡层图案，所述第一扩散阻挡层图案在所述多晶硅结构的上表面上；以及第二扩散阻挡层图案、第一金属图案和第一覆盖层图案，所述第二扩散阻挡层图案、所述第一金属图案和所述第一覆盖层图案顺序地堆叠在所述第一扩散阻挡层图案上。所述第一扩散阻挡层图案可以包括至少掺杂有碳的多晶硅。
7.根据示例实施例，提供了一种半导体器件，其可以包括：在衬底上的多晶硅结构、
在所述多晶硅结构的表面上的第一扩散阻挡层图案、以及堆叠在所述第一扩散阻挡层图案上的第一金属图案和第一覆盖层图案。所述第一扩散阻挡层图案可以包括掺杂有碳的多晶硅。所述第一扩散阻挡层图案中包括的所述碳可以在1at.％至5at.％的范围内。
8.根据示例实施例，提供了一种制造半导体器件的方法。在所述方法中，可以在包括隔离层图案和有源图案的衬底上形成缓冲绝缘层图案。可以在所述有源图案和所述缓冲绝缘层图案上形成多晶硅结构。所述多晶硅结构可以接触所述有源图案的一部分。所述多晶硅结构可以在平行于所述衬底的上表面的方向上延伸。在所述多晶硅结构的上表面上可以掺杂包括碳的源气体，以在所述多晶硅结构的所述上表面上形成包括至少掺杂有碳的多晶硅的第一扩散阻挡层图案。可以在所述第一扩散阻挡层图案上形成第二扩散阻挡层图案。所述第二扩散阻挡层图案可以至少包括金属。可以在所述第二扩散阻挡层图案上堆叠第一金属图案和第一覆盖层图案。
附图说明
9.通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得显而易见，其中：
10.图1和图2是根据示例实施例的半导体器件的截面图和俯视图；
11.图3至图21是根据示例实施例的制造半导体器件的方法中的各阶段的截面图和俯视图；以及
12.图22是根据示例实施例的半导体器件的截面图。
具体实施方式
13.图1示出了根据示例实施例的半导体器件的截面图，图2示出了根据示例实施例的半导体器件的俯视图。图1示出了沿着图2的线a-a’和b-b’截取的截面图。
14.在下文中，平行于衬底的上表面的一个方向称为第一方向d1，平行于衬底的上表面且垂直于第一方向d1的方向称为第二方向d2。竖直方向垂直于衬底的上表面。
15.参考图1和图2，半导体器件可以包括埋在衬底100中的栅极结构128，以及形成在衬底100上的位线结构158、间隔物160、接触插塞结构167和电容器170。
16.例如，衬底100可以包括硅、锗、硅锗或iii-v族化合物(例如gap、gaas或gasb)。在另一个示例中，衬底100可以是绝缘体上硅(soi)衬底或绝缘体上锗(goi)衬底。
17.可以在衬底100中形成沟槽102，并且可以在沟槽102中形成隔离层图案106a。隔离层图案106a可以包括例如绝缘材料，例如氧化硅或氮化硅。
18.衬底100的其上未形成沟槽102的突出部分被称为有源图案104。衬底100的其上未形成沟槽102的上表面(即，有源图案104的上表面)可以用作有源区。
19.在示例实施例中，有源区可以具有隔离的岛状，如图2中的有源图案104所示。有源区可以设置在倾斜于第一方向d1的第三方向d3上。第三方向d3可以是有源区的纵向。在截面图中，沟槽102的内部宽度可以根据有源图案104之间的间隔而变化。也就是说，对于衬底100的每个位置，沟槽102的内部宽度可以不同。
20.栅极沟槽可以形成在有源图案104的一部分和隔离层图案106a的一部分处。栅极结构128可以形成在栅极沟槽中。栅极结构128可以在第一方向d1上延伸。多个栅极结构128
可以在第二方向d2上彼此间隔开。栅极结构128可以包括栅极绝缘层120、栅电极122、多晶硅图案124和第一覆盖层图案126。
21.栅极绝缘层120可以共形地形成在栅极沟槽108(图6)的内表面上。栅极绝缘层120可以包括例如氧化硅。栅电极122可以包括例如金属。在示例实施例中，栅电极122可以包括阻挡图案和金属图案。阻挡图案可以包括钛(ti)、钽(ta)、氮化钨、氮化钛、氮化钽等，并且金属图案可以包括钨。第一覆盖层图案126可以包括例如氮化硅。
22.杂质区129可以与栅极结构128的两侧相邻地形成在有源图案104的上部。杂质区129的底部可以位于多晶硅图案124的上表面与下表面之间的水平高度。
23.第一缓冲绝缘层图案130a、第二缓冲绝缘层图案132a和第三缓冲绝缘层图案134a可以顺序地堆叠在衬底100的上表面、隔离层图案106a的上表面和第一覆盖层图案126的上表面上。第一缓冲绝缘层图案130a和第三缓冲绝缘层图案134a可以包括例如氧化硅。第二缓冲绝缘层图案132a可以包括例如氮化硅。
24.在示例实施例中，第一缓冲绝缘层图案130a和第二缓冲绝缘层图案132a在竖直方向上均可以具有约35埃(angstrom)至约100埃的厚度。在示例实施例中，例如，在竖直方向上，第三缓冲绝缘层图案134a的厚度可以小于第一缓冲绝缘层图案130a和第二缓冲绝缘层图案132a中的每一者的厚度。在一些示例实施例中，第三缓冲绝缘层图案134a可以不形成在第二缓冲绝缘层图案132a上。
25.位线结构158可以具有其中多晶硅结构146a、第一扩散阻挡层图案150a、第二扩散阻挡层图案152a、第一金属图案154a和第二覆盖层图案156顺序堆叠的结构。位线结构158可以在第二方向d2上延伸。
26.位线结构158的底部的第一部分可以接触有源图案104的上表面。位线结构158的底部的第二部分可以接触第三缓冲绝缘层图案134a的上表面。位线结构158的第一部分可以接触有源图案104的在纵向上与有源区的中心部分相对应的上表面。
27.详细地，位线结构158的多晶硅结构146a可以例如直接接触有源图案104的上表面(例如有源图案104的上部中的杂质区129)以及第三缓冲绝缘层图案134a的上表面，并且可以在第二方向d2上延伸。多晶硅结构146a可以包括掺杂n型或p型杂质的多晶硅。多晶硅结构146a的上表面可以基本平坦。多个多晶硅结构146a的上表面可以基本上彼此共面。
28.第一扩散阻挡层图案150a可以例如直接形成在多晶硅结构146a的上表面上，例如，第一扩散阻挡层图案150a可以覆盖多晶硅结构146a的整个上表面。第一扩散阻挡层图案150a可以包括例如至少掺杂碳的多晶硅。
29.第一扩散阻挡层图案150a可以用作阻挡层，用于防止硅从多晶硅结构146a扩散(即，移动)到位于多晶硅结构146a上方的金属图案中。因此，第一扩散阻挡层图案150a不包括金属。
30.例如，第一扩散阻挡层图案150a的厚度可以小于第二扩散阻挡层图案152a的厚度。当第一扩散阻挡层图案150a的厚度大于第二扩散阻挡层图案152a的厚度时，位线结构158的电阻可能增加。
31.在示例实施例中，第一扩散阻挡层图案150a可以是掺碳多晶硅。基于第一扩散阻挡层图案150a中的原子总量，碳可以以原子量占比约1％至约5％(即，1at.％至约5at.％)被包括在第一扩散阻挡层图案150a中。例如，碳可以以约1.5at.％被包括在第一扩散阻挡
层图案150a中。当碳以约5at.％以上被包括在第一扩散阻挡层图案150a中时，位线结构158的电阻可能增加，从而导致难以形成具有目标低电阻的位线结构。当碳以小于1at.％被包括在第一扩散阻挡层图案150a中时，可能难以防止多晶硅结构中包括的硅的扩散(即，移动)。
32.在示例实施例中，第一扩散阻挡层图案150a可以包括掺杂有碳且还掺杂有氮的多晶硅。在示例实施例中，基于第一扩散阻挡层图案150a中的原子总量，氮可以以约2at.％至约10at.％被包括在第一扩散阻挡层图案150a中。当氮以大于10at.％被包括在第一扩散阻挡层图案150a中时，位线结构158的电阻可能增加。
33.第二扩散阻挡层图案152a可以被形成为防止其上的第一金属图案154a中包括的金属扩散。此外，第二扩散阻挡层图案152a可以介于第一扩散阻挡层图案150a与第一金属图案154a之间，从而可以增加第一扩散阻挡层图案150a与第一金属图案之间的粘合力。由于包括了第二扩散阻挡层图案152a，因此位线结构158的电阻可以减小。
34.第二扩散阻挡层图案152a可以包括金属，例如含钽层、含钛层或含钨层。在示例实施例中，第二扩散阻挡层图案152a可以包括掺硅氮化钛(tsn)、ti、tin、tac、tacn、tasin、tan、wn等。
35.第二扩散阻挡层图案152a的厚度可以为约10埃至约50埃，例如，约25埃至约35埃。当第二扩散阻挡层图案152a的厚度小于10埃时，可能难以防止第一金属图案154a中包括的金属扩散。当第二扩散阻挡层图案152a的厚度大于50埃时，位线结构158的电阻可能增加。
36.第一金属图案154a可以包括电阻低于第二扩散阻挡层图案152a的电阻的金属材料。例如，第一金属图案154a可以包括钨。
37.第二覆盖层图案156可以包括例如氮化硅。间隔物160可以形成在位线结构158的例如整个侧壁和第三缓冲绝缘层图案134a的例如整个侧壁上。
38.不同于位于第一缓冲绝缘层图案130a下方的有源图案104，与位线结构158接触的有源图案104的一部分可以凹陷。例如，如图1所示，位线结构158的一部分(例如，图1右侧的第二多晶硅图案144a)可以延伸穿过第一至第三缓冲绝缘层图案130a至134a进入有源图案104顶部的凹部中，例如，进入有源图案104顶部的凹部和杂质区129中。也就是说，如图1和图2所示，第一开口140可以形成在有源图案104的一部分处，并且位线结构158的底部(例如，第二多晶硅图案144a)可以填充第一开口140以接触第一开口140的底部。位线结构158之间的有源图案104和隔离层图案106a也可以部分地凹陷。
39.可以在位线结构158之间形成绝缘图案。绝缘图案可以包括例如氮化物，例如氮化硅。第二开口162(图19)可以被定义为位线结构158与绝缘图案之间的隔离空间。有源区在纵向上的边缘的上表面可以由第二开口162的底部暴露。
40.下接触插塞164a可以形成为填充第二开口162的下部，并且下接触插塞164a可以接触由第二开口162暴露的有源图案104。下接触插塞164a可以包括掺杂有杂质的多晶硅。
41.上接触插塞166可以例如直接接触下接触插塞164a。上接触插塞166的上表面可以高于位线结构158的上表面。也就是说，接触插塞结构167可以包括堆叠的下接触插塞164a和上接触插塞166。接触插塞结构167的上表面可以高于位线结构158的上表面。
42.第三开口可以形成在上接触插塞166之间，并且上绝缘图案168可以填充第三开口。上接触插塞166可以包括阻挡金属层图案和第二金属图案。上接触插塞166可以用作与
电容器170的下电极170a电连接的焊盘电极。电容器170可以与上接触插塞166的上表面接触。
43.在半导体器件中，位线结构158可以包括顺序堆叠的多晶硅结构146a、第一扩散阻挡层图案150a、第二扩散阻挡层图案152a、第一金属图案154a和第二覆盖层图案156。如果未形成第一扩散阻挡层图案150a，则在多晶硅结构的上部中可能由于柯肯达尔(kirkendall)效应而产生空隙。然而，在示例实施例中，第一扩散阻挡层图案150a形成在多晶硅结构146a与第二扩散阻挡层图案152a之间，从而防止由于柯肯达尔效应在多晶硅结构146a中形成空隙。因此，位线结构158可以具有目标低电阻，并且半导体器件可以具有高可靠性。
44.图3至图21是示出根据示例实施例的制造半导体器件的方法中的各阶段的截面图和俯视图。具体而言，图4、图8和图14是俯视图，图3、图5至图7、图9至图13以及图15至图21是截面图。在这种情况下，图3、图5至图7、图9至图13以及图15至图21均包括沿着俯视图的线a-a’和b-b’的截面图。此外，图6和图7均还包括沿着俯视图的线c-c’的截面图。
45.参考图3和图4，在衬底100上可以形成第一掩模图案。第一掩模图案可以选择性地覆盖用于在衬底100中形成有源区的部分。可以使用第一掩模图案作为蚀刻掩模来蚀刻衬底100的上部，以在衬底100的场区形成沟槽102。衬底100的其上未形成沟槽102的突出部分可以用作有源图案104。
46.参考图5，在有源图案104上可以形成隔离层106以填充沟槽102。隔离层106可以形成为完全填充沟槽102。可以执行平坦化工艺，使得隔离层106的上表面可以基本平坦。平面化工艺可以包括化学机械抛光(cmp)和/或回蚀工艺。
47.隔离层106可以包括绝缘材料，例如氧化硅、氮化硅等。例如，隔离层106可以包括氧化硅。隔离层106可以形成为具有单层或者具有堆叠的两层或更多层。
48.在示例实施例中，在形成隔离层106之前，在沟槽102的内表面和衬底100的表面上可以共形地形成多晶硅层，并且多晶硅层可以被热氧化以在沟槽102的内表面上形成氧化物层。
49.参考图6，在隔离层106上可以形成用于形成栅极沟槽108的第二掩模图案。第二掩模图案可以在第一方向上延伸。第二掩模图案可以形成为暴露用于形成栅极结构的部分。也就是说，第二掩模图案之间的部分可以对应于用于形成栅极结构的部分。隔离层106的上部和衬底100的上部可以被蚀刻以形成在第一方向上延伸的栅极沟槽108。
50.参考图7和图8，在栅极沟槽108中可以共形地形成栅极绝缘层120，并且在栅极绝缘层120上可以形成栅电极层。此后，可以通过回蚀工艺来部分地蚀刻栅电极层，以形成填充栅极沟槽108下部的栅电极122。
51.在示例实施例中，栅电极122可以包括阻挡图案和金属图案。在示例实施例中，还可以在栅电极122上形成多晶硅图案124。
52.在多晶硅图案124上可以形成第一覆盖层，以完全填充栅极沟槽108。第一覆盖层可以包括氮化硅。
53.可以部分去除第一覆盖层，使得第一覆盖层可以仅保留在栅极沟槽108的内部。因此，在栅极沟槽108中可以形成第一覆盖层图案126。去除工艺可以包括回蚀工艺或化学机械抛光工艺。
54.通过执行上述工艺，可以在栅极沟槽108中形成包括栅极绝缘层120、栅电极122、多晶硅图案124和第一覆盖层图案126的栅极结构128。此后，可以去除第二掩模图案，并且可以去除形成在衬底100的上表面上的隔离层106以形成隔离层图案106a。因此，衬底100的上表面、隔离层图案106a的上表面和第一覆盖层图案126的上表面可以被暴露。
55.可以在与栅极结构128的两侧相邻的衬底100上掺杂n型杂质，以形成杂质区129。杂质区129的底部可以位于多晶硅图案124的上表面与下表面之间的水平高度。
56.参考图9，在有源图案104的上表面、隔离层图案106a的上表面和第一覆盖层图案126的上表面上可以顺序地形成第一缓冲绝缘层130、第二缓冲绝缘层132和第三缓冲绝缘层134。第一缓冲绝缘层130、第二缓冲绝缘层132和第三缓冲绝缘层134可以形成为在随后形成的导电图案(例如，位线)与有源图案104之间绝缘。
57.第一缓冲绝缘层130和第三缓冲绝缘层134可以包括氧化硅。第一缓冲绝缘层130和第三缓冲绝缘层134可以通过原子层沉积工艺形成。
58.第二缓冲绝缘层132可以用作蚀刻停止层。第二缓冲绝缘层132可以包括相对于氧化硅具有高蚀刻选择性的绝缘材料。第二缓冲绝缘层132可以包括氮化硅。第二缓冲绝缘层132可以通过原子层沉积工艺形成。
59.在示例实施例中，第一缓冲绝缘层130和第二缓冲绝缘层132均可以具有约35埃至约100埃的厚度。在示例实施例中，第三缓冲绝缘层134的厚度可以小于第一缓冲绝缘层130和第二缓冲绝缘层132中的每一者的厚度。在一些示例实施例中，可以不在第二缓冲绝缘层132上形成第三缓冲绝缘层。
60.可以在第三缓冲绝缘层134上形成第一多晶硅层136。第一多晶硅层136可以包括掺杂有n型或p型杂质的多晶硅。第一多晶硅层136的一部分可以用作随后形成的位线结构的下部。
61.参考图10，可以在第一多晶硅层136上形成第三掩模图案138。第三掩模图案138可以选择性地暴露用于形成位线接触的部分。第三掩模图案138可以包括例如氧化硅。
62.可以使用第三掩模图案138作为蚀刻掩模来蚀刻第一多晶硅层136、第三缓冲绝缘层134、第二缓冲绝缘层132和第一缓冲绝缘层130。随后，暴露的有源图案104以及与其相邻的隔离层图案106a和栅极结构128可以一起被部分地蚀刻以形成第一开口140。
63.有源区在纵向上的中心部分可以在第一开口140的底部被暴露。通过蚀刻工艺，由第一开口140的底部暴露的有源图案104的上表面可以低于有源图案104的其他部分的上表面。
64.参照图11，可以在第三掩模图案138上形成初步第二多晶硅层142，以完全填充第一开口140。初步第二多晶硅层142可以包括掺杂有n型或p型杂质的多晶硅。第一多晶硅层136和初步第二多晶硅层142可以包括基本相同的材料，因此第一多晶硅层136和初步第二多晶硅层142可以彼此合并。
65.参照图12，可以通过回蚀工艺蚀刻初步第二多晶硅层142的上部，以形成填充第一开口140的第二多晶硅层144。
66.在回蚀工艺之后，第二多晶硅层144可以具有与第一多晶硅层136的上表面基本共面的上表面。也就是说，第二多晶硅层144的上表面可以位于与第一多晶硅层136的上表面的水平高度基本相同的水平高度。当执行回蚀工艺时，可以完全去除形成在第三掩模图案
138上的初步第二多晶硅层142。
67.参考图13和图14，可以通过去除工艺去除第三掩模图案138。去除工艺可以包括湿法蚀刻工艺。因此，第一多晶硅层136可以设置在第三缓冲绝缘层134上，第二多晶硅层144可以设置在第一开口140中。第二多晶硅层144可以接触有源图案104的上表面，例如有源图案104的和杂质区129的上表面。第一多晶硅层136和第二多晶硅层144可以彼此合并，使得第一多晶硅层136和第二多晶硅层144可以用作初步多晶硅结构146。
68.参考图15，初步多晶硅结构146的上表面可以至少掺杂有碳，以在初步多晶硅结构146的上表面上形成第一扩散阻挡层150。例如，参考图15，可以将碳掺杂到初步多晶硅结构146的上表面中，使得初步多晶硅结构146的上部(即，掺杂有碳的部分)可以转变成第一扩散阻挡层150。因此，第一扩散阻挡层150可以包括至少掺杂有碳的多晶硅，即掺碳多晶硅。
69.第一扩散阻挡层150可以用作阻挡层，用于防止硅从初步多晶硅结构146扩散(即，移动)到位于初步多晶硅结构146上方的包括金属的层中。因此，第一扩散阻挡层150不包括金属。
70.即使包括第一扩散阻挡层150，位线结构的总电阻也不会增加，或者位线结构也可以具有目标低电阻。因此，第一扩散阻挡层150可以与形成在其下面的多晶硅层以及随后形成在其上的包括金属的层(即，第二扩散阻挡层)稳定地结合。此外，当执行后续工艺时，第一扩散阻挡层150可以稳定地被定位在初步多晶硅结构146的上表面上。为此，第一扩散阻挡层150可以至少包括碳。
71.可以调整第一扩散阻挡层150中包含的碳的量，使得位线结构可以具有目标低电阻。当包括在第一扩散阻挡层150中的碳在5at.％或更多时，位线结构158的电阻可能增加。因此，可能难以形成具有目标低电阻的位线结构。当包括在第一扩散阻挡层150中的碳小于1at.％时，可能难以防止硅的扩散(即，移动)。因此，包括在第一扩散阻挡层150中的碳可以被调节到约1at.％至约5at.％的范围内(例如，约1.5at.％)。
72.当第一扩散阻挡层150具有厚的厚度时，位线结构的电阻可能增加。优选地，第一扩散阻挡层150可以具有非常薄的厚度。因此，第一扩散阻挡层150可以不通过沉积工艺形成。在示例实施例中，第一扩散阻挡层150的厚度可以小于随后形成的第二扩散阻挡层(参考图14，152)的厚度。
73.在示例实施例中，可以通过掺杂工艺使用至少包括碳的源气体来形成第一扩散阻挡层150。第一扩散阻挡层150可以通过气相掺杂工艺或离子注入工艺形成。优选地，第一扩散阻挡层150可以通过气相掺杂工艺形成。在这种情况下，杂质可以仅掺杂在初步多晶硅结构146的表面上，使得第一扩散阻挡层150可以具有非常薄的厚度，例如，碳杂质可以仅掺杂在初步多晶硅结构146的上表面上，以在初步多晶硅结构146的上表面上提供碳浓度约为1at.％至5at.％的非常薄的第一扩散阻挡层150。
74.掺杂工艺中使用的源气体可以至少包括碳，并且还可以包括h、n和/或si。例如，源气体可以包括dipas(二异丙基氨基硅烷)、ch4气体、c2h4气体、c2h6气体、c3h6气体或c3h8气体等。
75.在示例实施例中，气相掺杂工艺可以在约450℃至约500℃的温度下执行。当在低于450℃的温度下执行气相掺杂工艺时，可能难以分解源气体。当在高于500℃的温度下执行气相掺杂工艺时，可能难以使源气体只掺杂在层的表面上。
76.在示例实施例中，第一扩散阻挡层150可以是掺杂有碳且还掺杂有氮的多晶硅。部分氮可以通过掺杂源气体被掺杂在第一扩散阻挡层150中。部分氮可以通过从随后形成的第二扩散阻挡层扩散而被掺杂在第一扩散阻挡层150中。在示例实施例中，包括在第一扩散阻挡层150中的氮可以在约2at.％至约10at.％的范围内。当包括在第一扩散阻挡层150中的氮大于10at.％时，位线结构的电阻可能增加。
77.参考图16，可以在第一扩散阻挡层150上形成第二扩散阻挡层152。可以在第二扩散阻挡层152上形成第一金属层154。
78.第二扩散阻挡层152可以形成为防止其上的第一金属层154中包括的金属扩散。第二扩散阻挡层152可以介于第一扩散阻挡层150与第一金属层154之间，使得第一扩散阻挡层150与第一金属层154之间的粘合力可以增加。在第一扩散阻挡层150上形成第二扩散阻挡层152可以降低位线结构158的总电阻。
79.第二扩散阻挡层152可以包括金属层，例如含钽层、含钛层或含钨层。在示例实施例中，第二扩散阻挡层152可以包括掺硅氮化钛(tsn)、ti、tin、tac、tacn、tasin、tan、wn等。
80.第二扩散阻挡层152可以通过原子层沉积工艺形成。第二扩散阻挡层152可以形成为具有约10埃至约50埃的厚度。当第二扩散阻挡层152的厚度小于10埃时，可能难以防止金属的扩散。当第二扩散阻挡层152的厚度大于50埃时，位线结构158的电阻可能增加。例如，优选地，第二扩散阻挡层152可以具有约25埃至约35埃的厚度。
81.第一金属层154可以包括例如钨。由于包括第一金属层154，因此位线结构158的总电阻可以减小。
82.参考图17，可以在第一金属层154上形成第二覆盖层。可以通过光刻工艺对第二覆盖层进行图案化，以形成第二覆盖层图案156。在示例实施例中，第二覆盖层图案156可以包括氮化硅。
83.第二覆盖层图案156可以用作用于形成位线结构的蚀刻掩模。因此，第二覆盖层图案156可以具有在第二方向上延伸的线形。第二覆盖层图案156的一部分可以面对填充第一开口140的第二多晶硅层144。
84.参考图18，可以使用第二覆盖层图案156作为蚀刻掩模顺序地蚀刻第一金属层154、第二扩散阻挡层152、第一扩散阻挡层150、初步多晶硅结构146和第三缓冲绝缘层134以形成位线结构158。位线结构158可以包括顺序堆叠的多晶硅结构146a、第一扩散阻挡层图案150a、第二扩散阻挡层图案152a、第一金属图案154a和第二覆盖层图案156。
85.多晶硅结构146a可以包括接触有源图案104的上表面的第一多晶硅图案136a，以及位于第三缓冲绝缘层图案134a上的第二多晶硅图案144a。第二多晶硅图案144a可以接触第一多晶硅图案136a的上侧壁。
86.位线结构158的底部的第一部分可以接触有源图案104的上表面。位线结构158的底部的第二部分可以接触通过蚀刻第三缓冲绝缘层134形成的第三缓冲绝缘层图案134a的上表面。
87.在位线结构158中，如图18所示，第一扩散阻挡层图案150a和第二扩散阻挡层图案152a可以设置在多晶硅结构146a与第一金属图案154a之间。至少包括碳并且不包括金属的第一扩散阻挡层图案150a可以设置在多晶硅结构146a与第二扩散阻挡层图案152a之间。第一扩散阻挡层图案150a可以防止多晶硅结构146a中包括的硅向上扩散。
88.参考图19，间隔物160可以形成在位线结构158的侧壁和第三缓冲绝缘层图案134a的侧壁上。间隔物160可以包括绝缘材料。
89.在示例实施例中，间隔物160可以由其中堆叠有多个间隔物的间隔物结构形成。在一些示例实施例中，间隔物结构中的间隔物之一可以是空气间隔物。
90.可以形成第一绝缘中介层以填充形成在位线结构158上的间隔物160之间的空间。此后，可以平坦化第一绝缘中介层，直到可以暴露间隔物160的上表面。第一绝缘中介层可以包括氧化硅。
91.可以在第一绝缘中介层和间隔物160上形成第四掩模图案。可以使用第四掩模图案作为蚀刻掩模来蚀刻第一绝缘中介层，以形成开口。
92.在示例实施例中，第四掩模图案可以在第一方向上延伸。多个第四掩模图案可以在第二方向上彼此间隔开。在这种情况下，开口可以形成为与栅极结构128交叠。可以形成绝缘图案来填充开口。绝缘图案可以包括氮化物，例如氮化硅。
93.可以蚀刻第一绝缘中介层，然后可以蚀刻第二缓冲绝缘层132、第一缓冲绝缘层130和衬底100的上部，以形成暴露衬底100的上表面的第二开口162。在蚀刻工艺中，可以一起蚀刻有源图案104的上部和与有源图案104相邻的隔离层图案106a的上部。
94.参考图20，可以形成第三多晶硅层164以覆盖位线结构158，同时填充第二开口162。第三多晶硅层164可以包括掺杂有n型或p型杂质的多晶硅。
95.第二开口162可以从位线结构158的上表面延伸到衬底100的表面。随着半导体器件被集成，位线结构158之间的空间会减小，因此第二开口162的内部宽度会减小。第二开口162可能具有高纵横比，使得可能在填充第二开口162的第三多晶硅层164中产生空隙。
96.可以执行热处理以去除第三多晶硅层164中的空隙。热处理可以在约900℃至约1300℃的高温下进行。热处理可以包括激光退火工艺。
97.一般来说，在执行热处理工艺并且未形成第一扩散阻挡层图案150a时，位线结构158中的多晶硅结构146a中包括的硅可能因kirkendall效应向上扩散到覆盖层中。当硅向上扩散时，可能在多晶硅结构146a的上部产生空隙，从而增加位线结构158的电阻并导致可靠性变差。
98.相比之下，在示例实施例中，由于第一扩散阻挡层图案150a掺杂有碳，并且位于多晶硅结构146a与第二扩散阻挡层图案152a之间，所以可以通过第一扩散阻挡层图案150a有效地防止硅从多晶硅结构146a向上扩散。因此，在多晶硅结构146a中不会由于kirkendall效应而产生空隙，并且位线结构158可以具有目标低电阻。此外，半导体器件可以具有高可靠性。
99.参照图21，可以去除第三多晶硅层164的上部，以形成填充第二开口162的下部的下接触插塞164a。第三多晶硅层164的去除工艺可以包括回蚀工艺。
100.可以在位线结构158的表面和下接触插塞164a上共形地形成阻挡金属层。可以在阻挡金属层上形成第二金属层。第二金属层可以具有高于位线结构158的上表面的上表面。
101.第二金属层的一部分可以被蚀刻以在下接触插塞164a上形成上接触插塞166。在第二金属层的蚀刻工艺中，可以在上接触插塞166之间形成第三开口。
102.可以形成上绝缘图案168来填充第三开口。可以在上接触插塞166的上表面上形成电容器170。电容器170可以接触上接触插塞166的上表面。电容器170可以包括堆叠的下电
极170a、介电层170b和上电极170c。
103.通过执行上述过程，可以制造dram器件。
104.图22是示出根据示例实施例的半导体器件的截面图。除了电连接到电容器的接触插塞之外，图22所示的半导体器件可以与图1和图2所示的半导体器件基本相同。
105.参考图22，接触插塞164b可以在第二开口162的下表面接触有源图案104，并且接触插塞164b可以具有高于位线结构158的上表面的上表面。接触插塞164b可以包括掺杂有杂质的多晶硅。
106.图22中所示的半导体器件可以通过类似于先前参考图3至图21描述的工艺来形成。详细地，可以执行与之前参考图3至图20描述的相同的工艺。
107.此后，可以不执行通过去除第三多晶硅层的上部来形成下接触插塞的工艺，并且可以不执行在下接触插塞上形成上接触插塞的工艺。此外，可以蚀刻第三多晶硅层的上部以形成接触插塞164b。在蚀刻工艺中，可以在接触插塞164b之间形成第三开口。
108.此后，可以形成上绝缘图案168以填充第三开口。可以在接触插塞164b的上表面上形成电容器170。电容器170可以与接触插塞164b的上表面接触。
109.如上所述，在半导体器件中，可以减少由于包括在位线结构中的多晶硅图案中的空隙而可能出现的可靠性缺陷。因此，半导体器件可以具有高可靠性。
110.通过总结和回顾，在高温热工艺期间，多晶硅图案中包括的硅可能从多晶硅图案扩散，从而导致在多晶硅图案中产生空隙。当在多晶硅图案中产生空隙时，半导体器件的可靠性可能变差。
111.相比之下，示例实施例提供了具有高可靠性的半导体器件。示例实施例提供了制造具有高可靠性的半导体器件的方法。
112.也就是说，在半导体器件的示例实施例中，包括至少掺杂有碳的多晶硅的第一扩散阻挡层图案和至少包括金属的第二扩散阻挡层图案可以设置在多晶硅结构与第一金属图案之间。由于形成了第一扩散阻挡层图案，因此多晶硅结构可以不直接接触包括金属的第二扩散阻挡层图案。此外，第一扩散阻挡层图案可以防止多晶硅结构中包括的硅扩散到第二扩散阻挡层图案和第一金属图案中。因此，由于包括在多晶硅结构中的硅扩散到第二扩散阻挡层图案和第一金属图案中而在多晶硅结构中产生的空隙可以减少。由于多晶硅结构中的空隙导致的缺陷可以减少，使得半导体器件可以具有高可靠性。
113.本文已经公开了示例实施例，尽管使用了特定的术语，但是它们仅在一般和描述性的意义上被使用和解释，而不是为了限制的目的。在一些情况下，对于本领域普通技术人员来说，在提交本技术时显而易见的是，结合特定实施例描述的特征、特性和/或元件可以单独使用，或者与结合其他实施例描述的特征、特性和/或元件组合使用，除非另外特别指出。因此，本领域的技术人员将理解，在不脱离如所附权利要求中阐述的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。