半导体器件及其制备方法与流程

1.本发明涉及半导体技术领域，特别涉及一种半导体器件及其制备方法。


背景技术：

2.高频、高性能射频(radio frequency，rf)集成器件，如高频晶体管或高电子迁移率晶体管(high
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electron
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mobility transisto，hemt)，可以使用第三代半导体材料（例如gan）来制造，基于第三代半导体材料的高频、高性能射频集成器件已经在射频、微波等需要大功率和高频率的领域具有明显优势。
3.实现hemt器件的高性能射频(rf)性能的关键因素之一是最小化rf色散。rf色散表现为最大通道电流、最高截止频率、拐点电压等电学参数在直流与射频两种工作状态之间的差异。有证据表明，色散与表面态电荷密切相关。例如，为了缓解rf色散问题，目前大部分研究技术人员采用sinx薄膜进行表面钝化的方法来缓解上述问题，但是sinx钝化效应对表面和sinx沉积条件都非常敏感，所以该方法的可再现性和可重复性较差。另外，一旦势垒层厚度减小(对于更高频率的应用)，使得2deg中的电子更接近表面，rf色散问题变得更加严重。因此，钝化sinx薄膜的方法并不能很好地解决高频器件的rf色散问题。


技术实现要素：

4.本发明的目的在于提供一种半导体器件及其制备方法，以解决高频器件的rf色散的问题。
5.为解决上述技术问题，本发明提供一种半导体器件，包括：衬底，所述衬底上依次形成有缓冲层和沟道层；第一势垒层，所述第一势垒层覆盖所述沟道层；刻蚀阻挡层，所述刻蚀阻挡层覆盖所述第一势垒层；第二势垒层，所述第二势垒层位于所述刻蚀阻挡层上且具有n型掺杂，所述第二势垒层中、所述刻蚀阻挡层上形成有凹槽；栅极，所述栅极位于所述凹槽的底壁上；以及，源极和漏极，所述源极和所述漏极均位于所述第二势垒层上。
6.可选的，在所述半导体器件中，所述半导体器件还包括：介质层，所述介质层覆盖所述凹槽的底壁和侧壁以及部分所述第二势垒层，所述栅极位于所述介质层上，所述源极和所述漏极贯穿所述介质层直接与所述第二势垒层接触。
7.可选的，在所述半导体器件中，所述刻蚀阻挡层为刻蚀速率低于所述第一势垒层且半导体晶格常数与所述第一势垒层匹配的材料。
8.可选的，在所述半导体器件中，所述沟道层为gan、ingan、algan或inalgan。
9.可选的，在所述半导体器件中，所述第一势垒层为algan。
10.可选的，在所述半导体器件中，与所述第一势垒层相接触的所述沟道层的表面形成有二维电子气。
11.可选的，在所述半导体器件中，所述第二势垒层为n型gan、n型algan、n型ingan或n型inalgan。
12.基于同一发明构思，本发明还提供一种半导体器件的制备方法，包括：提供一衬底，所述衬底上依次形成有缓冲层和沟道层；形成第一势垒层，所述第一势垒层覆盖所述沟道层；形成刻蚀阻挡层，所述刻蚀阻挡层覆盖所述第一势垒层；形成第二势垒层，所述第二势垒层位于所述第一势垒层上；刻蚀所述第二势垒层至所述刻蚀阻挡层的表面以形成凹槽；在所述凹槽的底壁上形成栅极；以及，在所述第二势垒层上分别形成源极和漏极。
13.可选的，在所述半导体器件的制备方法中，在形成所述凹槽之后、在形成所述栅极之前，所述半导体器件的制备方法还包括：形成介质层，所述介质层覆盖所述凹槽的底壁和侧壁以及所述第二势垒层。
14.可选的，在所述半导体器件的制备方法中，在形成所述栅极之后、在所述源极和所述漏极之前，所述半导体器件的制备方法还包括：刻蚀所述第二势垒层上的所述介质层至所述第二势垒层表面以形成开口，所述开口用于沉积所述源极和所述漏极。
15.综上，本发明提供的种半导体器件包括：依次堆叠的衬底、缓冲层、沟道层、第一势垒层、刻蚀阻挡层和第二势垒层以及栅极、源极和漏极，其中，所述第二势垒层具有n型掺杂且所述第二势垒层中形成有凹槽，所述栅极位于所述凹槽的底壁上，所述源极和所述漏极位于所述第二势垒层上。本发明设置堆叠的第一势垒层和n型掺杂的第二势垒层，并且将所述栅极设置在所述凹槽中，将源极和漏极设置在所述第二势垒层上，可以在降低栅极漏电流的同时，降低源极和漏极的接触电阻以及消除半导体器件的rf色散。
附图说明
16.图1
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图7是本发明制备半导体器件的各工艺步骤中的半导体结构示意图；图8
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图9是本发明形成介质层之后的半导体结构示意图；其中，附图标记说明如下：100
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衬底，110
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缓冲层，120
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沟道层，130
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第一势垒层，140
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刻蚀阻挡层，150
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第二势垒层，160
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栅极，170
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源极，180
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漏极，190
‑
介质层，200
‑
凹槽。
具体实施方式
17.以下结合附图和具体实施例对本发明提出的半导体器件及其制备方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
18.本发明提供一种半导体器件的制备方法，包括：步骤一：提供一衬底，所述衬底上依次形成有缓冲层和沟道层；
步骤二：形成第一势垒层，所述第一势垒层覆盖所述沟道层；步骤三：形成刻蚀阻挡层，所述刻蚀阻挡层覆盖所述第一势垒层；步骤四：形成第二势垒层，所述第二势垒层位于所述第一势垒层上；步骤五：刻蚀所述第二势垒层至所述刻蚀阻挡层的表面以形成凹槽；步骤六：在所述凹槽的底壁上形成栅极；步骤七：在所述第二势垒层上分别形成源极和漏极。
19.具体的，参考图1
‑
图7，图1
‑
图7是本发明实施例的制备半导体器件的各工艺步骤中的半导体结构示意图。
20.如图1所示，提供一衬底100，所述衬底100上依次形成有缓冲层110和沟道层120。具体的，所述衬底100的材料包括但不限于蓝宝石、碳化硅、硅、金刚石、氮化镓和氮化铝等材料。所述衬底100的厚度为50μm~2000μm。所述缓冲层110的材质可以为gan、algan或者其他晶格匹配的氮化物材料，如scaln，所述缓冲层的厚度可以为50nm~3000nm。所述沟道层120为gan、ingan、algan或由以上材料形成的四元合金（例如inalgan）。所述沟道层120的厚度可以为50nm~800nm。
21.进一步的，如图2所示，形成第一势垒层130，所述第一势垒层130覆盖所述沟道层120。具体的，所述第一势垒层130本实施例中不进行掺杂，所述沟道层120与所述第一势垒层130堆叠在一起形成异质结，靠近第一势垒层130一端的（与所述第一势垒层130相接触的）所述沟道层120表面形成二维电子气 (2deg)，该2deg具有高电子密度和高电子迁移率。典型的异质结为algan/gan，即所述沟道层120为gan，所述第一势垒层130为algan。此外，所述沟道层120也可以为inn、aln、algan、ingan等氮化物，所述第一势垒层130也可以为inaln、aln等合金材料的一种或几种的叠加。所述第一势垒层130的厚度可以为5nm~100nm。本实施例可以采用金属有机化学气相沉积(mocvd)或者分子束外延(mbe)的工艺在所述衬底100上分别形成所述缓冲层110、所述沟道层120和所述第一势垒层130。
22.接着，如图3所示，形成刻蚀阻挡层140，所述刻蚀阻挡层140覆盖所述第一势垒层130。具体的，所述刻蚀阻挡层140可以选择刻蚀速率低于所述第一势垒层130并且半导体晶格常数与所述第一势垒层130匹配（接近或相同）的材料，即所述刻蚀阻挡层140的刻蚀速率低于所述第一势垒层130的刻蚀速率且所述刻蚀阻挡层140的半导体晶格常数与所述第一势垒层130的半导体晶格常数接近或相同。本实施例中，所述刻蚀阻挡层140选择刻蚀速率低于algan并且半导体晶格常数与algan接近的材料，例如scaln。所述刻蚀阻挡层140的厚度可以为1nm~20nm。本实施例可以采用金属有机化学气相沉积(mocvd)或者分子束外延(mbe)的工艺沉积所述刻蚀阻挡层140。所述刻蚀阻挡层140用于后续在第二势垒层150中形成沟槽200时避免误蚀刻所述所述第一势垒层130。
23.进一步的，如图4所示，形成第二势垒层150，所述第二势垒层150位于所述刻蚀阻挡层140上。具体的，所述第二势垒层150的厚度可以为5nm~100nm，所述第二势垒层可以为n型gan、n型algan、n型ingan或由以上材料组成的四元合金（例如inalgan），掺杂浓度可以为1
×
10
17
cm
‑3~1
×
10
20
cm
‑3。本实施例可以采用金属有机化学气相沉积(mocvd)或者分子束外延(mbe)的工艺沉积所述第二势垒层150。n型掺杂的所述第二势垒层150导电，可以用于后续源极和漏极之间的导通。
24.接着，如图5所示，刻蚀所述第二势垒层150至所述刻蚀阻挡层140的表面以形成凹
槽200。具体的，本实施例可以采用干法刻蚀工艺或者湿法刻蚀工艺刻蚀所述第二势垒层150，具体工艺步骤：在所述第二势垒层150覆盖掩膜层，采用光刻工艺在掩膜层上形成欧姆接触区域和非欧姆接触区域，所述欧姆接触区域位于所述非欧姆接触区域的两相对侧。所述欧姆接触区域对应所述第二势垒层150表面的源极区域和漏极区域。然后对沟槽预刻蚀区域的所述第二势垒层150进行刻蚀并停止在所述刻蚀阻挡层140的表面，从而形成位于所述刻蚀阻挡层140上的沟槽200。较佳的，本实施例也可以刻蚀所述第二势垒层150和所述刻蚀阻挡层140至所述第一势垒层130的表面，从而形成位于所述第一势垒层130上的沟槽200。在所述沟槽200形成后，去除所述第二势垒层150表面剩余的掩膜层。所述掩膜层可以为光刻胶。
25.进一步的，如图6所示，在所述凹槽200的底壁上形成栅极160。具体的，所述栅极160可以为镍/金或者铂/金构成的金属叠层。
26.最后，如图7所示，在所述第二势垒层150上分别形成源极170和漏极180。具体的，所述源极170和所述漏极180的材质均可以为ti，pt，au，w，ni中的任意一种或多种金属的组合。本实施例可以采用溅射工艺形成所述栅极160、所述源极170和所述漏极180。本发明设置堆叠的第一势垒层130和n型掺杂的第二势垒层140，可以有效消除半导体器件的rf色散。进一步的，将所述栅极160设置在所述第一势垒层130或所述刻蚀阻挡层140表面的所述凹槽200中，以及将所述源极170和所述漏极180设置在堆叠的所述第一势垒层130和n型所述第二势垒层150上，既可以降低所述栅极160的漏电流，又可以降低所述源极170和所述漏极180的接触电阻。
27.较佳的，本发明提供的半导体器件还可以在所述源极170、所述漏极180与第二势垒层150之间形成一介质层190以构成半导体mis（金属
‑
绝缘层
‑
半导体）结构，具体的，请参考图8和图9，图8和图9是本发明形成介质层之后的半导体结构示意图。如图8所示，在形成所述凹槽200之后、在形成所述栅极160之前，所述半导体器件的制备方法还包括：形成介质层190，所述介质层190覆盖所述凹槽200的底壁和侧壁以及所述第二势垒层150。本实施例可以采用pecvd工艺沉积所述介质层190，所述介质层190的厚度可以为10nm~100nm。所述介质层190的材质可以为sinx、al2o3或sio2等。设置于所述栅极160和所述第二势垒层150之间的所述介质层190可以有效减小栅极160下的漏电，防止栅极电流的崩塌，起到保护器件的作用。
28.进一步的，如图9所示，在形成所述栅极160之后、在所述源极170和所述漏极180之前，所述半导体器件的制备方法还包括：刻蚀所述第二势垒层150上的所述介质层190至所述第二势垒层150表面以形成开口，所述开口用于沉积所述源极170和所述漏极180。所述源极170和所述漏极180均与所述第二势垒层150直接接触。
29.基于同一发明构思，参考图7，本发明还提供一种半导体器件，包括：依次堆叠的衬底100、缓冲层110、沟道层120、第一势垒层130、刻蚀阻挡层140和第二势垒层150，以及栅极160、源极170和漏极180，其中，所述第二势垒层150具有n型掺杂，所述第二势垒层150中、所述刻蚀阻挡层140上形成有凹槽200，所述栅极160位于所述凹槽200的底壁上，所述源极170和所述漏极180均位于所述第二势垒层150上。
30.较佳的，所述半导体器件还包括：介质层190，所述介质层190覆盖所述凹槽200的底壁和侧壁以及部分所述第二势垒层150，所述栅极160位于所述介质层190上，所述源极
170和所述漏极180贯穿所述介质层190直接与所述第二势垒层接触。
31.综上，本发明提供的种半导体器件包括：依次堆叠的衬底、缓冲层、沟道层、第一势垒层、刻蚀阻挡层和第二势垒层以及栅极、源极和漏极，其中，所述第二势垒层具有n型掺杂且所述第二势垒层中形成有凹槽，所述栅极位于所述凹槽的底壁上，所述源极和所述漏极位于所述第二势垒层上。本发明设置堆叠的第一势垒层和n型掺杂的第二势垒层，并且将所述栅极设置在所述凹槽中，将源极和漏极设置在所述第二势垒层上，可以在降低栅极漏电流的同时，降低源极和漏极的接触电阻以及大幅降低甚至是消除半导体器件的rf色散。
32.上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。