一种静电保护器件的制作方法

1.本发明涉及半导体技术领域，尤其涉及一种静电保护器件。


背景技术：

2.静电放电（electro
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static discharge，简称esd）在芯片的制造、封装、测试和使用过程中无处不在，积累的静电荷以几安培或几十安培的电流在纳秒到微秒的时间里释放，瞬间功率高达几十或者上百瓦，对电路系统内的芯片的摧毁强度极大。据统计35%以上的芯片失效是由于esd损伤引起的。所以芯片或系统的设计中，静电保护模块的设计直接关系到电路系统的功能稳定性，以及系统可靠性，对电子产品极为重要。tvs是用于系统级esd防护的核心器件，其性能对电子系统的可靠性至关重要。
3.然而对于可控硅（silicon
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controlled rectifier，简称s
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cr）器件而言，其负向esd能量是通过体内寄生体二极管进行泄放的，因此其体内二极管性能决定了器件的负向esd能力。而根据图1所示的常规s
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cr结构，其体内寄生二极管为一常规pn结二极管，由于该管存在少子存储效应，在正向导通后若电压迅速转为负向，大量存储在相应区域的少子会严重影响负向esd能量的释放，而esd实际测试波形正是这种快速正负交替的波形。
4.因此，如何能够解决由少子存储效应所导致的负向钳位电压上升问题以及响应速度过慢的问题成为本领域技术人员亟待解决的技术问题。


技术实现要素：

5.本发明提供了一种静电保护器件，解决相关技术中存在的由少子存储效应所导致的负向钳位电压上升问题以及响应速度过慢的问题。
6.作为本发明的一个方面，提供一种静电保护器件，其中，包括：第一导电类型衬底和设置在第一导电类型衬底上的第二导电类型外延层，所述第二导电类型外延层内设置第二导电类型阱区和第一导电类型阱区，所述第二导电类型阱区与所述第一导电类型阱区相切设置，所述第二导电类型阱区内设置有第一n+区和第一p+区，所述第一n+区和所述第一p+区相切设置，所述第一导电类型阱区内设置有第二n+区和第二p+区，所述第二n+区和所述第二p+区相切设置，所述第二导电类型阱区与所述第一导电类型阱区的相切位置处设置第三n+区，在所述第三n+区与所述第二n+区之间设置齐纳注入zp区，所述第三n+区与所述齐纳注入zp区接触，所述齐纳注入zp区与所述第二n+区之间设置肖特基注入p型区，所述肖特基注入p型区分别与所述齐纳注入zp区以及所述第二n+区间隔设置。
7.进一步地，所述第一n+区、第一p+区和所述肖特基注入p型区三者相连后作为所述静电保护器件的阳极，所述第二n+区与所述第二p+区连接后作为所述静电保护器件的阴极。
8.进一步地，所述第一n+区与所述第一p+区连接后作为所述静电保护器件的阳极，所述第二n+区与所述第二p+区连接后作为所述静电保护器件的阴极，所述肖特基注入p型区与所述静电保护器件的阳极之间设置一个肖特基二极管，所述肖特基二极管的阳极连接
所述肖特基注入p型区，所述肖特基二极管的阴极连接所述静电保护器件的阳极。
9.进一步地，所述第一n+区与所述第一p+区连接后作为所述静电保护器件的阳极，所述第二n+区与所述第二p+区连接后作为所述静电保护器件的阴极，所述肖特基注入p型区与所述静电保护器件的阳极之间设置多个串联的肖特基二极管，串联后的所述肖特基二极管的阳极连接所述肖特基注入p型区，串联后的所述肖特基二极管的阴极连接所述静电保护器件的阳极。
10.进一步地，所述第一p+区与所述第三n+区之间设置肖特基注入n型区，所述肖特基注入n型区分别与所述第一p+区和所述第三n+区间隔设置。
11.进一步地，所述肖特基注入n型区与所述肖特基注入p型区连接后形成两个集成的肖特基二极管，所述第一n+区与所述第一p+区连接后作为所述静电保护器件的阳极，所述第二n+区与所述第二p+区连接后作为所述静电保护器件的阴极。
12.进一步地，所述第三n+区与所述齐纳注入zp区相切设置。
13.进一步地，所述第三n+区与所述齐纳注入zp区相交设置。
14.进一步地，所述第一导电类型衬底包括p型衬底，所述第二导电类型外延层包括n型外延层。
15.进一步地，所述第一导电类型阱区包括p型阱区，所述第二导电类型阱区包括n型阱区。
16.本发明提供的静电保护器件，可在esd电压突然由正变负时，迅速导通体内的肖特基二极管，大大降低由传统pn结二极管少子存储效应所造成的延迟，这对于震荡型esd脉冲防护具有更好的保护能力，有利于提升静电保护器件的负向性能。
附图说明
17.附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。
18.图1为现有技术的静电保护器件的结构示意图。
19.图2为本发明提供的静电保护器件的一种实施方式结构示意图。
20.图3为本发明提供的静电保护器件的另一种实施方式结构示意图。
21.图4为本发明提供的静电保护器件的第三种实施方式结构示意图。
具体实施方式
22.需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互结合。下面将参考附图并结合实施例来详细说明本发明。
23.为了使本领域技术人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
24.需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具
有”以及他们的任何变形，意图在于覆盖不排他的包括，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
25.在本实施例中提供了一种静电保护器件，图2是根据本发明实施例提供的静电保护器件的结构示意图，如图2所示，包括：第一导电类型衬底22和设置在第一导电类型衬底22上的第二导电类型外延层21，所述第二导电类型外延层21内设置第二导电类型阱区11和第一导电类型阱区12，所述第二导电类型阱区11与所述第一导电类型阱区12相切设置，所述第二导电类型阱区11内设置有第一n+区111和第一p+区112，所述第一n+区111和所述第一p+区112相切设置，所述第一导电类型阱区12内设置有第二n+区121和第二p+区122，所述第二n+区121和所述第二p+区122相切设置，所述第二导电类型阱区11与所述第一导电类型阱区12的相切位置处设置第三n+区13，在所述第三n+区13与所述第二n+区121之间设置齐纳注入zp区14，所述第三n+区13与所述齐纳注入zp区14接触，所述齐纳注入zp区14与所述第二n+区121之间设置肖特基注入p型区15，所述肖特基注入p型区15分别与所述齐纳注入zp区14以及所述第二n+区121间隔设置。
26.本发明实施例提供的静电保护器件，可在esd电压突然由正变负时，迅速导通体内的肖特基二极管，大大降低由传统pn结二极管少子存储效应所造成的延迟，这对于震荡型esd脉冲防护具有更好的保护能力，有利于提升静电保护器件的负向性能。
27.具体地，如图2所示，所述第一n+区111、第一p+区112和所述肖特基注入p型区15三者相连后作为所述静电保护器件的阳极30，所述第二n+区121与所述第二p+区122连接后作为所述静电保护器件的阴极31。
28.应当理解的是，本发明实施例提供的静电保护器件，在esd高压出现在阳极时，通过在第二导电类型阱区与第一导电类型阱区的交界处设置用于触发scr的第三n+区与齐纳注入zp区，由于第三n+区与齐纳注入zp区的击穿电压很低，因此其击穿电流会流过scr器件体内并触发scr工作，当阳极上的esd电压由于某种原因发生震荡（如寄生电感等），使其迅速变为负压时，负向的esd电流将通过阴极，第二p+区，第一导电类型阱区以及肖特基注入p型区与金属接触所形成的肖特基二极管流入阳极。由于肖特基二极管不存在少子存储效应，且该二极管不需要经过第二导电类型阱区区域，因此该路径一方面电阻会比常规器件小很多，另一方面该器件将会很好的避免负向的少子存储效应从而增加器件的响应速度。
29.作为本发明的静电保护器件的另一实施例，如图3所示，所述第一n+区111与所述第一p+区112连接后作为所述静电保护器件的阳极30，所述第二n+区121与所述第二p+区122连接后作为所述静电保护器件的阴极31，所述肖特基注入p型区15与所述静电保护器件的阳极30之间设置一个肖特基二极管16，所述肖特基二极管16的阳极连接所述肖特基注入p型区15，所述肖特基二极管16的阴极连接所述静电保护器件的阳极30。
30.应当理解的是，在本发明实施例中，在肖特基注入p型区15与所述静电保护器件的阳极30之间接入一个外挂式的肖特基二极管16，该外挂式的肖特基二极管16的阳极与所述肖特基注入p型区15之间通过金属相连，肖特基二极管16的阴极与所述静电保护器件的阳极30之间通过金属相连。
31.作为本发明的静电保护器件的另一实施例，所述第一n+区与所述第一p+区连接后作为所述静电保护器件的阳极，所述第二n+区与所述第二p+区连接后作为所述静电保护器
件的阴极，所述肖特基注入p型区与所述静电保护器件的阳极之间设置多个串联的肖特基二极管，串联后的所述肖特基二极管的阳极连接所述肖特基注入p型区，串联后的所述肖特基二极管的阴极连接所述静电保护器件的阳极。
32.该实施例中，肖特基二极管的数量可以为多个。
33.综上，无论外挂式的肖特基二极管的数量无论是一个还是多个，其作用均是由于肖特基二极管正向导通电压一般仅有0.3~0.4 v，而常规pn结二极管有0.7 v，因此外挂式的肖特基二极管与集成的肖特基二极管的串联电压能达到常规pn结二极管0.7 v的水平从而满足功能需要。另一方面，由于肖特基二极管通常击穿电压较低，外挂的肖特基二极管也可以通过串联的方式提高该路径的击穿电压以免被正向esd电压导通。
34.作为本发明的静电保护器件的另一实施例，如图4所示，所述第一p+区112与所述第三n+区13之间设置肖特基注入n型区17，所述肖特基注入n型区17分别与所述第一p+区112和所述第三n+区13间隔设置。
35.在本发明实施例中，所述肖特基注入n型区17与所述肖特基注入p型区15连接后形成两个集成的肖特基二极管，所述第一n+区111与所述第一p+区112连接后作为所述静电保护器件的阳极30，所述第二n+区121与所述第二p+区122连接后作为所述静电保护器件的阴极31。
36.本发明实施例通过集成肖特二极管串实现了更好的集成度。
37.在一些实施方式中，所述第三n+区13与所述齐纳注入zp区14相切设置。
38.在一些实施方式中，所述第三n+区13与所述齐纳注入zp区14相交设置。
39.在本发明实施例中，所述第一导电类型衬底22包括p型衬底，所述第二导电类型外延层21包括n型外延层。
40.在本发明实施例中，所述第一导电类型阱区12包括p型阱区，所述第二导电类型阱区11包括n型阱区。
41.可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。