具有附加式金属栅极和具有偶极层的栅极电介质的全环绕栅极集成电路结构的制造的制作方法

1.本公开的实施例属于集成电路结构和处理的领域，并且特别是具有附加式（additive）金属栅极和具有偶极层的栅极电介质的全环绕栅极（gate-all-around）集成电路结构的领域。


背景技术：

2.在过去的几十年里，集成电路中的特征的缩放（scale）一直是不断发展的半导体行业背后的驱动力。缩放到越来越小的特征使得能够实现在半导体芯片的有限实际空间上的功能单元的密度增加。例如，缩小晶体管的大小允许在芯片上并入增加数量的存储器或逻辑器件，从而导致制造出具有增加容量的产品。然而，对越来越多容量的驱动并非没有问题。优化每个器件的性能的必要性变得越来越重要。
3.在集成电路器件的制造中，随着器件尺寸继续缩小，多栅极晶体管（诸如，三栅极晶体管）已经变得更加普遍。在常规过程中，三栅极晶体管通常被制造在块状硅衬底或绝缘体上硅衬底上。在一些实例中，块状硅衬底是优选的，这是由于它们的较低成本，并且因为它们使得能够实现不太复杂的三栅极制造过程。在另一个方面，随着微电子器件尺寸被缩放到10 纳米 （nm）节点以下，维持迁移率改进和短沟道控制在器件制造中提供了挑战。用来制造器件的纳米线提供了改进的短沟道控制。
4.然而，对多栅极和纳米线晶体管进行缩放并非没有后果。随着微电子电路的这些基本构建块的尺寸减小，并且随着在给定区域中制造的基本构建块的绝对数量增加，对用于图案化这些构建块的光刻过程的约束已经变得是压倒性的。特别地，在半导体堆叠中图案化的特征的最小尺寸（临界尺寸）与这些特征之间的间距之间可能存在折衷。
附图说明
5.图1a图示了根据本公开的实施例的具有附加式金属栅极和具有偶极层的栅极电介质的全环绕栅极集成电路结构的截面视图。
6.图1b图示了根据本公开的实施例的具有附加式金属栅极和具有偶极层的栅极电介质的全环绕栅极集成电路结构的截面视图。
7.图1c图示了根据本公开的实施例的具有附加式金属栅极和具有偶极层的栅极电介质的全环绕栅极集成电路结构的截面视图。
8.图2a-2e图示了根据本公开的实施例的用于制造具有附加式金属栅极的全环绕栅极集成电路结构的方法中的各种操作的截面视图。
9.图3图示了根据本公开的实施例的栅极堆叠中的截面视图，其表示用于制造具有用于调整栅极堆叠的阈值电压的偶极层的集成电路结构的方法中的各种操作。
10.图4a-4j图示了根据本公开的实施例的用于制造全环绕栅极集成电路结构的方法中的各种操作的截面视图。
11.图5图示了根据本公开的实施例的如沿着栅极线截取的非平面集成电路结构的截面视图。
12.图6图示了根据本公开的实施例的针对无端盖（non-endcap）架构（左手侧（a））与自对准栅极端盖（sage）架构（右手侧（b））的通过纳米线和鳍部截取的截面视图。
13.图7图示了根据本公开的实施例的表示用于制造具有全环绕栅极器件的自对准栅极端盖（sage）结构的方法中的各种操作的截面视图。
14.图8a图示了根据本公开的实施例的基于纳米线的集成电路结构的三维截面视图。
15.图8b图示了根据本公开的实施例的图8a的基于纳米线的集成电路结构的如沿着a-a'轴截取的截面源极或漏极视图。
16.图8c图示了根据本公开的实施例的图8a的基于纳米线的集成电路结构的如沿着b-b'轴截取的截面沟道视图。
17.图9图示了根据本公开的实施例的一个实现方式的计算设备。
18.图10图示了包括本公开的一个或多个实施例的中介层（interposer）。
具体实施方式
19.描述了具有附加式金属栅极和具有偶极层的栅极电介质的全环绕栅极集成电路结构。在以下描述中，阐述了众多具体细节，诸如具体的集成和材料制度（regimen），以便提供对本公开的实施例的透彻理解。对于本领域技术人员来说将明显的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其他实例中，没有详细描述诸如集成电路设计布局之类的公知特征，以免不必要地使本公开的实施例模糊。此外，要领会的是，附图中所示的各种实施例是说明性表示，并且不一定是按比例绘制的。
20.某些术语也可以仅出于参考目的被用于以下描述中，并且因此不意图是限制性的。例如，诸如“上”、“下”、“上方”和“下方”之类的术语指代所参考的附图中的方向。诸如“正面”、“背面”、“后面”和“侧面”之类的术语描述了组件的各部分在一致但任意的参考系内的取向和/或位置，通过参考描述了正在讨论的组件的文本和相关联的附图而使得该取向和/或位置变得清楚。这种术语可以包括上面具体提及的词语、其派生词以及具有类似含义的词语。
21.本文中描述的实施例可以涉及前段制程（feol）半导体处理和结构。feol是集成电路（ic）制造的第一部分，其中在半导体衬底或层中对个体器件（例如，晶体管、电容器、电阻器等）进行图案化。feol通常覆盖了直到（但不包括）金属互连层的沉积的所有事物。在最后的feol操作之后，结果通常是具有被隔离的晶体管（例如，没有任何线）的晶圆。
22.本文中描述的实施例可以涉及后段制程（beol）半导体处理和结构。beol是ic制造的第二部分，其中个体器件（例如，晶体管、电容器、电阻器等）与晶圆上的布线（例如，一个或多个金属化层）互连。beol包括接触部、绝缘层（电介质）、金属层级、以及用于芯片至封装连接的接合部位（binding site）。在制造阶段接触部（焊盘）的beol部分中，形成了互连线、通孔和电介质结构。对于现代ic过程而言，可以在beol中添加多于10个金属层。
23.下面描述的实施例可以适用于feol处理和结构、beol处理和结构、或feol和beol处理和结构两者。特别地，尽管可以使用feol处理场景来说明示例性处理方案，但是这种方法也可以适用于beol处理。同样地，尽管可以使用beol处理场景来说明示例性处理方案，但
是这种方法也可以适用于feol处理。
24.本文中描述的一个或多个实施例涉及使用附加式金属栅极流程所制造的全环绕栅极器件。本文中描述的一个或多个实施例涉及使得能够实现更少掩模的全环绕栅极对称偶极子多vt金属栅极图案化。要领会的是，除非另行指示，否则对纳米线的引用可以指示纳米线或纳米带。
25.要领会的是，现代cmos技术在nmos和pmos两者中都需要多个vt（多vt）器件风格（flavor）。然而，由于增加数量的掩模和处理操作，多vt要求可能会使得整个金属栅极（mg）流程更长、更复杂且更昂贵。可以实现本文中描述的实施例来解决这种问题。
26.为了提供情境，自从英特尔开创性的 45nm hik金属栅极过程以来，减法式（subtractive）金属栅极（smg）流程一直是半导体行业的方法。在标准smg流程中，功函数金属（wfm）薄膜首先被沉积在整个晶圆上，随后使用硬掩模（hm）被图案化，并且然后使用各向同性湿法蚀刻在open（打开）图案化区域中被去除/减去。虽然smg对于平面晶体管和finfet晶体管非常有效，然而，它对于全环绕栅极（gaa）架构可能会失效（break down）。gaa独特的架构使得被减去/去除的金属的各向同性湿法蚀刻偏差（web）过大，以至于无法确保最小的n-p边界条件。在gaa中，wfm层可以合并在纳米带（nr）之间。对所合并的金属进行蚀刻可能需要使用非常具有侵蚀性的湿法化学物质（chemistry）和/或长的蚀刻时间。该结果无意中在硬掩模（hm）下产生了非常大的蠕变/底切（creep/undercut），这无法再保护block（阻挡）区域中的wfm。block区域中的大的各向同性web进而可能使得n-p边界非常宽，这可能会不利地影响用于为gaa架构提供高晶体管密度的能力。
27.根据本公开的一个或多个实施例，为解决上面概述的问题，描述了用于实现附加式金属栅极（amg）的方法，而不是减法式金属栅极（smg）流程方法。在amg流程中，首先将高温硬掩模（hthm）沉积在整个晶圆上，接着进行hthm固化退火和hthm图案化，以open（打开）和block（阻挡）晶圆上的特定区域。随后，既在暴露的hik上方的open区域顶部、又在hthm上方的block区域顶部来沉积wfm层，这与金属沉积过程的温度兼容。然后，使常规hm在nr上方沉积并凹入（recess），从而暴露凹入线上方的wfm层。然后，实现湿法蚀刻以去除凹入线上方的wfm，同时通过常规hm来保护在open区域中包裹了nr的wfm。可以实现标准灰化（standard ash）以去除block上方的hthm和open区域中的常规hm两者。因此，对于gaa而言，amg流程绕过了对nr之间所合并的wfm进行的困难的各向同性湿法蚀刻去除、以及其相关联的大web问题，这些问题是标准smg流程的一部分。在一实施例中，amg使得能够为gaa架构实现紧密的n-p边界和高晶体管密度。
28.为了提供进一步的情境，可以使用偶极子来设置阈值电压，并且使得功函数金属层能够相对变薄。可以实现实施例以通过使用偶极子的薄层来设置阈值电压（vt），由此替代在现有技术的经缩放器件中使用的更厚的功函数金属。实施例可以提供多vt解决方案，并且还提供具有相对较薄的功函数金属的超低vt。
29.在先前的方法中，单栅极/掩模图案化处理方案是使用标准的减法式金属栅极流程（smgf）来制造六电压阈值（6vt）结构，诸如具有最少五个掩模的3vtp和3vtn （3p3n）结构，其中每个掩模对单个栅极类型进行图案化。然而，使用一个掩模来对每个栅极类型进行图案化可能会使得多vt过程更长、更复杂且总体成本更高。附加地，多个掩模/操作可能会使栅极材料（诸如，高k（hik）材料和/或栅极间隔物材料）暴露于多种干法/湿法蚀刻图案化
化学物质，这可能会削弱其结构完整性并且降低器件的总体可靠性。
30.根据本文中描述的实施例，描述了使用减法式金属栅极流程的双和四栅极/掩模对称偶极子偏移（shift）图案化、以及使用附加式金属栅极流程的一个栅极/掩模的功函数金属（wfm）图案化。对于典型的6vt过程（3p3n）而言，实施例可以涉及首先使用两个偶极子smgf掩模、以及n型或p型对称vt偏移偶极子（δvtn偏移与δvtp偏移相等但符号相反）以使用偶极子图案化来同时对nmos和pmos栅极两者上的偶极子进行图案化。附加地，实施例可以涉及使用额外的wfm附加式金属栅极流程（amgf）掩模，以仅在pmos或nmos栅极中沉积wfm，从而绕过在p型与n型区之间对wfm进行蚀刻的需要。
31.在第一示例中，图1a图示了根据本公开的实施例的具有附加式金属栅极和具有偶极层的栅极电介质的全环绕栅极集成电路结构的截面视图。
32.参考图1a，集成电路结构100包括衬底102之上的p型区104和n型区106。
33.p型区104包括：低vt p型器件（p-lvt）104a、标准vt p型器件（p-svt）104b和高vt p型器件（p-hvt）104c。器件104a、104b和104c均包括分别由对应的栅极电介质112a、112b或112c围绕的多个水平纳米线或纳米带108。栅极电介质112a不包括偶极层，栅极电介质112b包括单δ（delta）vt（+1xδvt）n型偶极层（1xnd），并且栅极电介质112c包括双δvt（+2xδvt）n型偶极层（2xnd）。p型导电层116围绕纳米线108。
34.n型区106包括：低vt n型器件（n-lvt）106a、标准vt n型器件（n-svt）106b和高vt n型器件（n-hvt）106c。器件106a、106b和106c均包括分别由对应的栅极电介质114a、114b或114c围绕的多个水平纳米线或纳米带110。栅极电介质114c不包括偶极层，栅极电介质114b包括单δvt（-1xδvt）n型偶极层（1xnd），并且栅极电介质114a包括双δvt（-2xδvt）n型偶极层（2xnd）。n型导电层118围绕纳米线110。在一实施例中，n型导电层118还在p型区104中的p型导电层116之上。
35.在一实施例中，使用第一掩模120来制造集成电路结构100，第一掩模120用于执行被应用于nd1的减法式金属栅极流程（smgf），该流程同时图案化两个栅极（双栅极图案化），即p-hvt和n-lvt。第二掩模122用于执行被应用于nd2的减法式金属栅极流程（smgf），该流程同时图案化四个栅极（四栅极图案化），即p-svt、p-hvt、n-lvt和n-svt。第三掩模124用于针对p型导电层116（p型功函数金属，pwfm）执行附加式金属栅极流程（amgf）。
36.在第二示例中，图1b图示了根据本公开的实施例的具有附加式金属栅极和具有偶极层的栅极电介质的全环绕栅极集成电路结构的截面视图。
37.参考图1b，集成电路结构130包括衬底132之上的p型区134和n型区136。
38.p型区134包括：低vt p型器件（p-lvt）134a、标准vt p型器件（p-svt）134b和高vt p型器件（p-hvt）134c。器件134a、134b和134c均包括分别由对应的栅极电介质142a、142b或142c围绕的多个水平纳米线或纳米带138。栅极电介质142c不包括偶极层，栅极电介质142b包括单δvt（-1xδvt）p型偶极层（1xpd），并且栅极电介质142a包括双δvt（-2xδvt）p型偶极层（2xpd）。p型导电层146围绕纳米线138。
39.n型区136包括：低vt n型器件（n-lvt）136a、标准vt n型器件（n-svt）136b和高vt n型器件（n-hvt）136c。器件136a、136b和136c均包括分别由对应的栅极电介质144a、144b或144c围绕的多个水平纳米线或纳米带140。栅极电介质144a不包括偶极层，栅极电介质144b包括单δvt（+1xδvt）p型偶极层（1xpd），并且栅极电介质144c包括双δvt（+2xδvt）p型偶
极层（2xpd）。n型导电层148围绕纳米线140。在一实施例中，n型导电层148还在p型区134中的p型导电层146之上。
40.在一实施例中，使用第一掩模150来制造集成电路结构130，第一掩模150用于执行被应用于pd1的减法式金属栅极流程（smgf），该流程同时图案化两个栅极（双栅极图案化），即p-lvt和n-hvt。第二掩模152用于执行被应用于pd2的减法式金属栅流程（smgf），该流程同时图案化四个栅极（四栅极图案化），即p-lvt、p-svt、n-svt和n-hvt。第三掩模154用于针对p型导电层146（p型功函数金属，pwfm）执行附加式金属栅极流程（amgf）。
41.在第三示例中，图1c图示了根据本公开的实施例的具有附加式金属栅极和具有偶极层的栅极电介质的全环绕栅极集成电路结构的截面视图。
42.参考图1c，集成电路结构160包括衬底162之上的p型区164和n型区166。
43.p型区164包括：低vt p型器件（p-lvt）164a、标准vt p型器件（p-svt）164b和高vt p型器件（p-hvt）164c。器件164a、164b和164c均包括分别由对应的栅极电介质172a、172b或172c围绕的多个水平纳米线或纳米带168。栅极电介质172a包括单δvt（-1xδvt）p型偶极层（1xpd），栅极电介质172b不包括偶极层栅极电介质，并且栅极电介质172c包括单δvt（+1xδvt）n型偶极层（1xnd）。p型导电层176围绕纳米线168。
44.n型区166包括：低vt p型器件（n-lvt）166a、标准vt n型器件（n-svt）166b和高vt n型器件（n-hvt）166c。器件166a、166b和166c均包括分别由对应的栅极电介质174a、174b或174c围绕的多个水平纳米线或纳米带170。栅极电介质174a包括单δvt（-1xδvt）n型偶极层（1xnd），栅极电介质174b不包括偶极层栅极电介质，并且栅极电介质174c包括单δvt（+1xδvt）p型偶极层（1xpd）。n型导电层178围绕纳米线170。在一实施例中，n型导电层178还在p型区164中的p型导电层176之上。
45.在一实施例中，使用第一掩模180来制造集成电路结构160，第一掩模180用于执行被应用于nd1的减法式金属栅极流程（smgf），该流程同时图案化两个栅极（双栅极图案化），即p-hvt和n-lvt。第二掩模182用于执行被应用于pd1的减法式金属栅极流程smgf），该流程同时图案化两个栅极（双栅极图案化），即p-lvt和n-hvt。第三掩模184用于针对p型导电层176（p型功函数金属，pwfm）执行附加式金属栅极流程（amgf）。
46.要领会的是，对于被用来制造图1a-1c的结构的3p3n图案化方案而言，amgf被应用于p-wfm。然而，该方法可以被颠倒以将amgf应用于n-wfm。附加地，可以实现相反极性的毯式wfm沉积，接着实现栅极填充（未示出），以完成金属栅极（mg）过程，从而实现仅使用总共三个掩模的6vt（3p3n）结构。通过仅使用三个掩模而不是五个掩模来生成典型的3p3n全环绕栅极多vt器件，本文中描述的实施例的实现方式可以减少流程复杂性、过程操作的数量、以及mg循环（loop）成本。而且，图案化和蚀刻操作的总数可以被减少（否则它们会侵害栅极材料），并且最终增加所制造器件的一般可靠性。
47.一般地参考图1a、1b和1c，一种集成电路结构包括：水平纳米线的第一垂直布置和水平纳米线的第二垂直布置。第一栅极堆叠处于水平纳米线的第一垂直布置之上，第一栅极堆叠具有在第一栅极电介质之上的p型导电层，第一栅极电介质包括在第一偶极材料层上的高k电介质层。第二栅极堆叠处于水平纳米线的第二垂直布置之上，第二栅极堆叠具有在第二栅极电介质之上的n型导电层，第二栅极电介质包括在第二偶极材料层上的高k电介质层。
48.在一实施例中，高k电介质层是hfo2层。在一实施例中，第一偶极层包括选自由al2o3、tio2、zro2和hfo2组成的组的材料，并且第二偶极层包括选自由la2o3、y2o3、mgo、sro和lu2o3组成的组的材料。在一实施例中，第一或第二偶极层中的一个具有在1-3埃（angstrom）范围内的厚度。在一实施例中，第一或第二偶极层中的一个具有在4-6埃范围内的厚度。
49.在一实施例中，p型导电层具有围绕水平纳米线的第一垂直布置中的纳米线的第一部分以及在第一部分旁边横向延伸并与第一部分间隔开的第二部分。p型导电层的第二部分在水平纳米线的第一垂直布置与水平纳米线的第二垂直布置之间。n型导电层具有围绕水平纳米线的第二垂直布置中的纳米线的第一部分以及与p型导电层的第二部分邻近并接触的第二部分。
50.一般地参考图1a、1b和1c，一种集成电路结构包括：水平纳米线的第一垂直布置、水平纳米线的第二垂直布置、以及水平纳米线的第三垂直布置。第一栅极堆叠处于水平纳米线的第一垂直布置之上，第一栅极堆叠具有在第一栅极电介质之上的导电层，第一栅极电介质包括在第一偶极材料层上的高k电介质层。第二栅极堆叠处于水平纳米线的第二垂直布置之上，第二栅极堆叠具有在第二栅极电介质之上的导电层，第二栅极电介质包括在第二偶极材料层上的高k电介质层。第三栅极堆叠处于水平纳米线的第二垂直布置之上，第三栅极堆叠具有在第三栅极电介质之上的导电层，第三栅极电介质包括高k电介质层并且不包括偶极材料层。
51.在一实施例中，高k电介质层是hfo2层。在一实施例中，导电层是p型导电层，并且第一和第二偶极层包括选自由al2o3、tio2、zro2和hfo2组成的组的材料。在一实施例中，导电层是n型导电层，并且第一和第二偶极层包括选自由la2o3、y2o3、mgo、sro和lu2o3组成的组的材料。在一实施例中，第一偶极层具有在1-3埃范围内的厚度，并且第二偶极层具有在4-6埃范围内的厚度。
52.在一实施例中，相同极性的栅极可以不具有偶极子、具有1x偶极子或具有2x偶极子。类似的图案化方案可以被扩展到但不限于仅使用四个掩模而不是七个掩模的4p4n，或者仅使用五个掩模而不是九个掩模的5p5n等。
53.在一实施例中，在已经完成多vt图案化过程之后，使用附加式金属栅极（amg）过程流程作为金属栅极的最终操作。amg过程可以用于n型功函数金属（n-wfm）或p型功函数金属（p-wfm）。在amg完成之后，可以随后利用相反极性的wfm来毯式沉积n和p栅极两者，并且利用栅极填充金属来填充n和p栅极两者。n-p边界处的典型n-wfm或p-wfm壁的存在可以指示该过程流程。
54.作为示例性过程流程，图2a-2e图示了根据本公开的另一个实施例的用于制造具有附加式金属栅极的全环绕栅极集成电路结构的另一个方法中的各种操作的截面视图。
55.参考图2a，一种用于制造集成电路结构的方法包括起始结构200，起始结构200包括衬底202之上的pmos区204和nmos区206。pmos区204包括第一多个水平纳米线208（其可以是纳米带）。nmos区206包括第二多个水平纳米线210（其可以是纳米带）。栅极电介质209围绕第一多个水平纳米线208中的纳米线。第二栅极电介质层211围绕第二多个水平纳米线210中的纳米线。pmos区204和nmos区206被包括在电介质层212中的沟槽中。nmos区206中的第二多个水平纳米线210被覆盖有阻挡层216，从而使pmos区204中的第一多个水平纳米线208暴露。p型导电层214在pmos区204中并且在覆盖了nmos区206的阻挡层216之上。p型导电
层214包括围绕第一多个水平纳米线208中的纳米线208的第一部分214a、沿着沟槽侧壁的第二部分214b、以及沿着覆盖了nmos区206的阻挡层216的侧壁的第三部分214c。
56.参考图2b，在pmos区204中的p型导电层214之上形成（例如，通过沉积和凹入）第二阻挡层218。
57.参考图2c，图2b的结构经受湿法蚀刻（例如，沿着箭头220的方向）以形成经蚀刻的p型导电层214'。湿法蚀刻过程留下了围绕第一多个水平纳米线208中的纳米线208的p型导电层214的第一部分214a作为剩余，同时沿着沟槽侧壁使第二部分214b凹入以形成凹入的第二部分214b'，并且沿着覆盖了nmos区206的阻挡层216的侧壁使第三部分214c凹入以形成凹入的第二部分214c'。
58.参考图2d，在附加式金属流程中的湿法蚀刻之后，例如在灰化过程中、在pmos区204与nmos区206之间具有清洁区隔物（clean distinction）222的情况下去除第一阻挡层216和第二阻挡层218两者。
59.参考图2e，然后可以在图2d的所得结构之上形成n型导电层224。还可以形成导电填充物226，如也在图2e中描绘的那样。要领会的是，pmos（或p型）和nmos（或n型）指定特征可以分别被颠倒为nmos（或n型）和pmos（或p型）指定特征。
60.再次参考图2e，根据本公开的实施例，一种集成电路结构包括水平纳米线208的第一垂直布置和水平纳米线210的第二垂直布置。第一栅极堆叠处于水平纳米线208的第一垂直布置之上（例如，在区204中），第一栅极堆叠具有p型导电层214'，p型导电层214'具有围绕水平纳米线208的第一垂直布置中的纳米线的第一部分214a、以及在第一部分214a旁边横向延伸并与第一部分214a间隔开的第二部分214c'。p型导电层214'的第二部分214c'在水平纳米线208的第一垂直布置与水平纳米线210的第二垂直布置之间。第二栅极堆叠处于水平纳米线210的第二垂直布置之上（例如，在区206中），第二栅极堆叠具有n型导电层224，n型导电层224具有围绕水平纳米线210的第二垂直布置中的纳米线的第一部分、以及与p型导电层214'的第二部分214c'邻近并接触的第二部分。在一实施例中，与图2d的结构形成对照，p型导电层214'的第一部分214a不包括腐蚀特征。在一实施例中，p型和n型指定特征分别被颠倒为n型和p型指定特征。
61.在一实施例中，该集成电路结构进一步包括：在水平纳米线208的第一垂直布置的第一端和第二端处的第一对外延源极或漏极结构、以及在水平纳米线210的第二垂直布置的第一端和第二端处的第二对外延源极或漏极结构，它们的示例在下面更详细地描述。在一个实施例中，第一对导电接触部在第一对外延源极或漏极结构上，并且第二对导电接触部在第二对外延源极或漏极结构上，它们的示例在下面更详细地描述。在一个实施例中，第一对和第二对外延源极或漏极结构是第一对和第二对非分立外延源极或漏极结构，它们的示例在下面更详细地描述。在一个实施例中，第一对和第二对外延源极或漏极结构是第一对和第二对分立外延源极或漏极结构，它们的示例在下面更详细地描述。
62.在另一个示例性制造方案中，图3图示了根据本公开的实施例的栅极堆叠中的截面视图，其表示用于制造具有用于调整栅极堆叠的阈值电压的偶极层的集成电路结构的方法中的各种操作。
63.参考图3的部分（i），一种用于制造集成电路结构的方法包括：在半导体沟道结构302上形成起始结构300，起始结构300包括非晶氧化物层304（诸如sio2层）。沟槽306（诸如，
在替代栅极方案期间形成的沟槽）使非晶氧化物层304暴露。
64.参考图3的部分（ii），在沟槽306中并且在非晶氧化物层304上形成高k电介质层308。
65.参考图3的部分（iii），在沟槽306中并且在高k电介质层308上形成材料层310。
66.参考图3的部分（iv），对材料层310和高k电介质层308进行退火，以在半导体沟道结构302之上形成栅极电介质。栅极电介质包括偶极材料层310a上的高k电介质层308。偶极材料层310a不同于高k电介质层308。
67.参考图3的部分（v），在沟槽306中并且在高k电介质层308上形成功函数层312。功函数层312包括金属。
68.参考图3的部分（vi），通过在功函数层312上形成栅极压力源（stressor）层314来形成栅极堆叠。
69.再次参考图3，根据本公开的实施例，在前段流程中的间隔物形成和外延沉积之后发起高k金属栅极过程。在金属栅极循环中，在湿法清洁期间形成化学氧化物层304。该层也可以或代替地热生长以改进界面品质。然后，在下面的化学氧化物层304上沉积具有较高介电常数的高k氧化物层308。然后，通过原子层沉积技术来沉积偶极层310。然后，栅极堆叠经受高退火温度，在此期间，偶极子310扩散通过下面的高介电系数氧化物层308，以在高k 308/化学氧化物304界面处形成净偶极子310a。该过程被理解为由于高k和化学氧化物层的电负性的差异而受到影响。随后，对功函数金属312进行沉积，接着是栅极压力源314以增加沟道压力。
70.再次参考图3的部分（vi），根据本公开的实施例，一种集成电路结构包括包含单晶材料的半导体沟道结构302。栅极电介质在半导体沟道结构302之上。栅极电介质包括在偶极材料层310a上的高k电介质层308。偶极材料层310a不同于高k电介质层308。栅极电极具有在高k电介质层308上的功函数层312。功函数层312包括金属。如下面的示例性实施例中所描述，第一源极或漏极结构在栅极电极的第一侧处，并且第二源极或漏极结构在栅极电极的与第一侧相对的第二侧处。
71.在一实施例中，高k电介质层308是hfo2层。在一个这种实施例中，栅极电极是n型栅极电极，并且偶极层310a包括选自由la2o3、y2o3、mgo、sro和lu2o3组成的组的材料、或者选自由al2o3、tio2、zro2和nbo组成的组的材料。在另一个这种实施例中，栅极电极是p型栅极电极，并且偶极层310a包括选自由al2o3、tio2、zro2和hfo
2 nbo组成的组的材料、或者选自由la2o3、y2o3、mgo、sro和lu2o3组成的组的材料。在一实施例中，偶极层310a具有在1-3埃范围内的厚度。
72.在一实施例中，栅极电极进一步包括在功函数层312上的栅极压力源层314。在一个这种实施例中，栅极电极是n型栅极电极，并且栅极压力源层314包括选自由w、ti、mn、cr和al组成的组的金属。在另一个这种实施例中，栅极电极是p型栅极电极，并且栅极压力源层314包括选自由ti、ta、sn和zr组成的组的金属。
73.在一实施例中，栅极电介质进一步包括偶极材料层310a与半导体沟道结构302之间的非晶氧化物层304。在一个这种实施例中，非晶氧化物层304是sio2层。
74.根据本公开的实施例，使用不同厚度的偶极层来调整阈值电压，并且因此针对经缩放的逻辑晶体管提供了多阈值电压解决方案。要领会的是，本文中描述的实施例还可以
包括其他实现方式，诸如具有各种宽度、厚度和/或材料的纳米线和/或纳米带，该材料包括但不限于si和sige。例如，可以使用iii-v族材料。
75.要领会的是，在特定实施例中，纳米线或纳米带、或牺牲中间层可以由硅组成。如遍及本文所使用，硅层可以用来描述由非常大量（如果不是全部）的硅组成的硅材料。然而，要领会的是，实际上，100%纯的si可能难以形成，并且因此可能包括极少百分比的碳、锗或锡。这种杂质可能在si的沉积期间作为不可避免的杂质或组份被包括在内，或者可能在沉积后的处理期间在扩散时“污染”si。由此，本文中描述的涉及硅层的实施例可以包括含有相对少量（例如，“杂质”级）的非si原子或物质（species）（诸如，ge、c或sn）的硅层。要领会的是，如本文中描述的硅层可以是未掺杂的，或者可以掺杂有诸如硼、磷或砷之类的掺杂剂原子。
76.要领会的是，在特定实施例中，纳米线或纳米带、或牺牲中间层可以由硅锗组成。如遍及本文所使用，硅锗层可以用来描述由硅和锗两者的主要部分（诸如，两者的至少5％）组成的硅锗材料。在一些实施例中，锗的量大于硅的量。在特定实施例中，硅锗层包括大约60%的锗和大约40%的硅（si
40
ge
60
）。在其他实施例中，硅的量大于锗的量。在特定实施例中，硅锗层包括大约30%的锗和大约70%的硅（si
70
ge
30
）。要领会的是，实际上，100%纯的硅锗（通常被称为sige）可能难以形成，并且因此可能包括极少百分比的碳或锡。这种杂质可能在sige的沉积期间作为不可避免的杂质或组份被包括在内，或者可能在沉积后的处理期间在扩散时“污染”sige。由此，本文中描述的涉及硅锗层的实施例可以包括含有相对少量（例如，“杂质”级）的非ge和非si原子或物质（诸如，碳或锡）的硅锗层。要领会的是，如本文中描述的硅锗层可以是未掺杂的，或者可以掺杂有诸如硼、磷或砷之类的掺杂剂原子。
77.下面描述的是可以用来制造可以与附加式金属栅极和具有偶极层的栅极电介质集成的器件的各种器件和处理方案。要领会的是，示例性实施例不一定需要所描述的所有特征，或者可以包括比所描述的特征更多的特征。例如，可以通过替代栅极沟槽来执行纳米线释放（release）处理。这种释放过程的示例如下所描述。附加地，在又一个方面，由于图案化复杂性，后段（be）互连缩放可能会导致较低的性能和较高的制造成本。可以实现本文中描述的实施例以使得能够实现用于纳米线晶体管的正侧和背侧互连集成。本文中描述的实施例可以提供一种用于实现相对较宽的互连节距（pitch）的方法。该结果可以是改进的产品性能和更低的图案化成本。可以实现实施例以使得能够实现具有低功率和高性能的经缩放的纳米线或纳米带晶体管的鲁棒功能。
78.本文中描述的一个或多个实施例涉及使用部分源极或漏极（sd）和非对称沟槽接触（tcn）深度的纳米线或纳米带晶体管的双外延（epi）连接。在一实施例中，通过形成被部分填充有sd外延的纳米线/纳米带晶体管的源极-漏极开口来制造集成电路结构。开口的其余部分被填充有导电材料。在源极侧或漏极侧中的一个上的深沟槽形成使得能够直接接触背侧互连层级。
79.作为用于制造全环绕栅极集成电路结构的全环绕栅极器件的示例性过程流程，图4a-4j图示了根据本公开的实施例的用于制造全环绕栅极集成电路结构的方法中的各种操作的截面视图。
80.参考图4a，一种用于制造集成电路结构的方法包括：在鳍部402（诸如，硅鳍部）上方形成起始堆叠，起始堆叠包括交替的牺牲层404和纳米线406。纳米线406可以被称为纳米
线的垂直布置。可以在交替的牺牲层404和纳米线406上方形成保护盖408，如所描绘的那样。可以在交替的牺牲层404和纳米线406下方形成弛豫缓冲层452和缺陷修改层450，还如所描绘的那样。
81.参考图4b，在水平纳米线406的垂直布置之上形成栅极堆叠410。然后，通过去除牺牲层404的部分以提供凹入的牺牲层404'和空腔412来释放水平纳米线406的垂直布置的部分，如图4c中描绘的那样。
82.要领会的是，图4c的结构可以在不首先执行下面描述的深蚀刻和非对称接触处理的情况下完成制造。在任一种情况下（例如，利用或不利用非对称接触处理），在一实施例中，制造过程涉及使用提供了具有外延小块（nub）的全环绕栅极集成电路结构的过程方案，该外延小块可以是垂直分立的源极或漏极结构。
83.参考图4d，在栅极结构410的侧壁处形成上部栅极间隔物414。在上部栅极间隔物414下方的空腔412中形成空腔间隔物416。然后可选地执行深沟槽接触蚀刻以形成沟槽418并且形成凹入的纳米线406'。还可以存在图案化弛豫缓冲层452'和图案化缺陷修改层450'，如所描绘的那样。
84.然后，在沟槽418中形成牺牲材料420，如图4e中描绘的那样。在其他过程方案中，可以使用隔离的沟槽底部或硅沟槽底部。
85.参考图4f，在水平纳米线406'的垂直布置的第一端处形成第一外延源极或漏极结构（例如，左手特征422）。在水平纳米线406'的垂直布置的第二端处形成第二外延源极或漏极结构（例如，右手特征422）。在一实施例中，如所描绘的，外延源极或漏极结构422是垂直分立的源极或漏极结构，并且可以被称为外延小块。
86.然后，在栅极电极410的侧面以及在源极或漏极结构422附近形成层间电介质（ild）材料424，如图4g中描绘的那样。参考图4h，使用替代栅极过程来形成永久栅极电介质428和永久栅极电极426。然后，去除ild材料424，如图4i中描绘的那样。然后，从源极漏极位置中的一个（例如，右手侧）去除牺牲材料420以形成沟槽432，但是不从源极漏极位置中的另一个去除牺牲材料420以形成沟槽430。
87.参考图4j，形成第一导电接触结构434以耦合到第一外延源极或漏极结构（例如，左手特征422）。形成第二导电接触结构436以耦合到第二外延源极或漏极结构（例如，右手特征422）。第二导电接触结构436沿着鳍部402比第一导电接触结构434形成得更深。在一实施例中，尽管未在图4j中描绘，但是该方法进一步包括在鳍部402的底部形成第二导电接触结构436的暴露表面。导电接触部可以包括接触电阻降低层和主接触电极层，其中示例可以包括ti、ni、co（这是对于前者而言，并且对于后者而言可以包括w、ru、co）。
88.在一实施例中，第二导电接触结构436沿着鳍部402比第一导电接触结构434更深，如所描绘的那样。在一个这种实施例中，第一导电接触结构434不沿着鳍部402，如所描绘的那样。在未描绘的另一个这种实施例中，第一导电接触结构434部分地沿着鳍部402。
89.在一实施例中，第二导电接触结构436沿着整个鳍部402。在一实施例中，尽管未描绘，在鳍部402的底部通过背侧衬底去除过程而暴露的情况下，第二导电接触结构436在鳍部402的底部具有暴露表面。
90.在一实施例中，使用附加式金属栅极和栅极电介质偶极层方法来形成图4j的结构或图4a-4j的相关结构，诸如结合图1a、图1b、图1c、图2a-2e和图3所描述的那样。
91.在另一个方面，为了使得能够接近一对非对称源极和漏极接触结构的两个导电接触结构，可以使用正侧结构制造方法的背侧显露（back-side reveal）来制造本文中描述的集成电路结构。在一些示例性实施例中，晶体管或其他器件结构的背侧显露需要晶圆级背侧处理。与常规的tsv型技术形成对照，如本文中描述的晶体管的背侧显露可以在器件单元的密度下执行，并且甚至在器件的子区内执行。此外，可以执行晶体管背侧的这种显露来去除在正侧器件处理期间在其上设置有器件层的基本上全部的施主（donor）衬底。由此，随着在晶体管的背侧显露之后的器件单元中的半导体的厚度可能只有几十或几百纳米，微米深的tsv变得不必要。
92.本文中描述的显露技术可以使得能够实现从“由底至上”器件制造到“由中心向外”制造的范式转变，其中“中心”是在正侧制造中被采用、从背侧被显露、并且在背侧制造中被再次采用的任何层。对器件结构的正侧和所显露的背侧的处理可以解决与在主要依赖于正侧处理时制造3d ic相关联的许多挑战。
93.例如，可以采用晶体管方法的背侧显露，例如去除施主-受主（donor-host）衬底组装件的载体层和中间层的至少一部分。该过程流程从施主-受主衬底组装件的输入开始。施主-受主衬底中的载体层的厚度被抛光（例如，cmp），和/或利用湿法或干法（例如，等离子体）蚀刻过程被蚀刻。可以采用已知适合于载体层的成分（composition）的任何研磨、抛光、和/或湿法/干法蚀刻过程。例如，在载体层是iv族半导体（例如，硅）的情况下，可以采用已知适合于使半导体变薄的cmp浆料。同样地，也可以采用已知适用于使iv族半导体变薄的任何湿法蚀刻剂或等离子体蚀刻过程。
94.在一些实施例中，在上述内容之前，沿着基本上平行于中间层的断裂平面（fracture plane）来劈开（cleave）载体层。该劈开或断裂过程可以用于去除作为块状体（bulk mass）的载体层的主要部分，从而减少去除载体层所需的抛光或蚀刻时间。例如，在载体层的厚度为400-900μm的情况下，可以通过实践已知促进晶圆级断裂的任何毯式注入（blanket implant）来劈开100-700μm。在一些示例性实施例中，轻元素（例如，h、he或li）被注入到其中期望断裂平面的载体层内的均匀目标深度。在这种劈开过程之后，然后可以对保留在施主-受主衬底组装件中的载体层的厚度进行抛光或蚀刻以完成去除。替换地，在载体层未断裂的情况下，可以采用研磨、抛光和/或蚀刻操作来去除载体层的更大厚度。
95.接下来，检测中间层的暴露。使用检测来标识当施主衬底的背侧表面已经几乎前进到器件层时的点。可以实践已知适用于检测针对载体层和中间层而采用的材料之间的过渡（transition）的任何端点检测（endpoint detection）技术。在一些实施例中，一个或多个端点标准基于在抛光或蚀刻执行期间检测施主衬底的背侧表面的光学吸收或发射中的改变。在一些其他实施例中，端点标准与施主衬底背侧表面的抛光或蚀刻期间的副产物的光学吸收或发射中的改变相关联。例如，与载体层蚀刻副产物相关联的吸收或发射波长可以作为载体层和中间层的不同成分的函数而改变。在其他实施例中，端点标准与对施主衬底的背侧表面进行抛光或蚀刻的副产物中的物质质量中的改变相关联。例如，处理的副产物可以通过四极杆质量分析器而被采样，并且物质质量中的改变可以与载体层和中间层的不同成分相关。在另一个示例性实施例中，端点标准与施主衬底的背侧表面和接触施主衬底的背侧表面的抛光表面之间的摩擦力中的改变相关联。
96.可以增强对中间层的检测，其中去除过程相对于中间层对载体层是选择性的，因
为载体层与中间层之间的蚀刻速率δ可以减轻载体去除过程中的不均匀性。如果研磨、抛光和/或蚀刻操作以充分低于载体层被去除的速率的速率来去除中间层，则甚至可以跳过检测。在不采用端点标准的情况下，如果中间层的厚度对于蚀刻的选择性是足够的，则可以在中间层材料上停止预定固定持续时间的研磨、抛光和/或蚀刻操作。在一些示例中，载体蚀刻速率:中间层蚀刻速率为3:1-10:1或更多。
97.在暴露中间层时，可以去除中间层的至少一部分。例如，可以去除中间层的一个或多个组份层。例如，可以通过抛光来均匀地去除中间层的厚度。替换地，可以利用掩膜化或毯式蚀刻过程来去除中间层的厚度。该过程可以采用与用于使载体变薄的抛光或蚀刻过程相同的抛光或蚀刻过程，或者可以是具有不同过程参数的不同过程。例如，在中间层针对载体去除过程提供了蚀刻停止的情况下，该载体去除过程操作可以采用相比于器件层的去除有利于中间层的去除的不同抛光或蚀刻过程。在要去除小于几百纳米的中间层厚度的情况下，该去除过程可能相对慢，针对跨晶圆的均匀性被优化，并且与针对载体层的去除所采用的过程相比被更精确地控制。所采用的cmp过程可以例如采用如下浆料：该浆料在半导体材料（例如，硅）与围绕器件层且嵌入在中间层内例如作为邻近器件区之间的电隔离的电介质材料（例如，sio）之间提供了非常高的选择性（例如，100:1-300:1或更多）。
98.对于其中通过完全去除中间层来显露器件层的实施例而言，背侧处理可以在器件层的暴露背侧或其中的特定器件区上开始。在一些实施例中，背侧器件层处理包括：通过设置在中间层与先前在器件层中制造的器件区（诸如，源极或漏极区）之间的器件层的厚度来进行进一步抛光或湿法/干法蚀刻。
99.在其中载体层、中间层、或器件层背侧利用湿法和/或等离子体蚀刻而凹入的一些实施例中，这种蚀刻可以是将显著的非平面性或形貌赋予到器件层背侧表面中的图案化蚀刻或材料选择性蚀刻。如下面进一步描述的，图案化可以在器件单元内（即，“单元内”图案化），或者可以跨器件单元（即，“单元间”图案化）。在一些图案化蚀刻实施例中，中间层的至少一部分厚度被采用作为用于背侧器件层图案化的硬掩模。因此，掩模化蚀刻过程可以以相应掩膜化的器件层蚀刻而开始。
100.上面描述的处理方案可以产生包括ic器件的施主-受主衬底组装件，该ic器件具有中间层的背侧、器件层的背侧、和/或器件层内的一个或多个半导体区的背侧、和/或所显露的正侧金属化。然后，可以在下游处理期间对这些显露的区中的任一个进行附加背侧处理。
101.要领会的是，由上述示例性处理方案产生的结构可以以相同或相似的形式用于随后的处理操作以完成器件制造，诸如pmos和/或nmos器件制造。作为已完成的器件的示例，图5图示了根据本公开的实施例的如沿着栅极线截取的非平面集成电路结构的截面视图。
102.参考图5，半导体结构或器件500包括在沟槽隔离区506内的非平面有源区（例如，包括突出鳍部部分504和子鳍部区505的鳍部结构）。在一实施例中，代替于实心鳍部，非平面有源区在子鳍部区505上方被分离成纳米线（诸如，纳米线504a和504b），如用虚线所表示的那样。在任一种情况下，为了易于描述非平面集成电路结构500，非平面有源区504在下文中被称为突出鳍部部分。在一实施例中，子鳍部区505还包括弛豫缓冲层542和缺陷修改层540，如所描绘的那样。
103.栅极线508被设置在非平面有源区的突出部分504（在适用的情况下包括周围的纳
米线504a和504b）之上、以及沟槽隔离区506的一部分之上。如所示出的，栅极线508包括栅极电极550和栅极电介质层552。在一个实施例中，栅极线508还可以包括电介质盖层554。从该透视图还看到了栅极接触部514和上覆栅极接触通孔516、以及上覆金属互连560，它们中的全部都被设置在层间电介质堆叠或层570中。还从图5的透视图看到的是，在一个实施例中，栅极接触部514被设置在沟槽隔离区506之上，而不是在非平面有源区之上。在另一个实施例中，栅极接触部514在非平面有源区之上。
104.在一实施例中，半导体结构或器件500是非平面器件，诸如但不限于fin-fet器件、三栅极器件、纳米带器件或纳米线器件。在这种实施例中，对应的半导体沟道区由三维主体组成或形成在三维主体中。在一个这种实施例中，栅极线508的栅极电极堆叠至少围绕三维主体的顶表面和一对侧壁。
105.还如图5中描绘的，在一实施例中，在突出鳍部部分504与子鳍部区505之间存在界面580。界面580可以是掺杂的子鳍部区505与轻掺杂或未掺杂的上鳍部部分504之间的过渡区。在一个这种实施例中，每个鳍部大约10纳米宽或更小，并且可选地从子鳍部位置处的邻近固态掺杂层来提供子鳍部掺杂剂。在特定的这种实施例中，每个鳍部小于10纳米宽。
106.尽管未在图5中描绘，但是要领会的是，突出鳍部部分504的或与突出鳍部部分504邻近的源极或漏极区处于栅极线508的任一侧上，即，进入该页面中并且从该页面离开。在一个实施例中，源极或漏极位置中的突出鳍部部分504的材料被去除并且用另一种半导体材料所替代，例如通过外延沉积以形成外延源极或漏极结构来进行。源极或漏极区可以在沟槽隔离区506的电介质层的高度下方延伸，即，延伸到子鳍部区505中。根据本公开的实施例，更重掺杂的子鳍部区（即，界面580下方的鳍部的掺杂部分）抑制了通过块状半导体鳍部的该部分的源极至漏极泄漏。在一实施例中，源极区和漏极区具有相关联的非对称源极和漏极接触结构，如上面结合图4j所描述的那样。
107.再次参考图5，在一实施例中，鳍部504/505（以及可能地，纳米线504a和504b）由晶体硅锗层组成，该晶体硅锗层可以掺杂有电荷载体，诸如但不限于磷、砷、硼、镓或其组合。
108.在一实施例中，沟槽隔离区506以及遍及本文描述的沟槽隔离区（沟槽隔离结构或沟槽隔离层）可以由如下材料组成：该材料适合于最终将永久栅极结构的部分与下面的块状衬底电隔离、或促成该部分与下面的块状衬底的隔离，或者将形成在下面的块状衬底内的有源区隔离，诸如将鳍部有源区隔离。例如，在一个实施例中，沟槽隔离区506由电介质材料组成，该电介质材料诸如但不限于二氧化硅、氮氧化硅、氮化硅、或碳掺杂氮化硅。
109.栅极线508可以由包括栅极电介质层552和栅极电极层550的栅极电极堆叠组成。在一实施例中，栅极电极堆叠的栅极电极由金属栅极组成，并且栅极电介质层由高k材料组成。例如，在一个实施例中，栅极电介质层552由如下材料组成：该材料诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌、或它们的组合。此外，栅极电介质层552的一部分可以包括由衬底鳍部504的顶部几层形成的自然氧化物层。在一实施例中，栅极电介质层552由顶部高k部分和下部部分组成，该下部部分由半导体材料的氧化物组成。在一个实施例中，栅极电介质层552由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分组成。在一些实现方式中，栅极电介质的一部分是“u”形结构，该结构包括基本上平行于衬底表面的底部部分和基本上垂直于衬底顶部表面的两个侧壁部分。
110.在一个实施例中，栅极电极层550由金属层组成，该金属层诸如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在特定实施例中，栅极电极层550由形成在金属功函数设置层上方的非功函数设置填充材料组成。栅极电极层550可以由p型功函数金属或n型功函数金属组成，这取决于该晶体管是pmos晶体管还是nmos晶体管。在一些实现方式中，栅极电极层550可以由两个或更多个金属层的堆叠组成，其中一个或更多个金属层是功函数金属层，并且至少一个金属层是导电填充层。对于pmos晶体管而言，可以用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍、钨和导电金属氧化物，例如，氧化钌。p型金属层将使得能够形成具有在约4.9 ev与约5.2 ev之间的功函数的pmos栅极电极。对于nmos晶体管而言，可以用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金，以及这些金属的碳化物，诸如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。n型金属层将使得能够形成具有在约3.9 ev与约4.2 ev之间的功函数的nmos栅极电极。在一些实现方式中，栅极电极可以由“u”形结构组成，该结构包括基本上平行于衬底表面的底部部分和基本上垂直于衬底顶部表面的两个侧壁部分。在另一个实现方式中，形成栅极电极的金属层中的至少一个可以简单地是平面层，该平面层基本上平行于衬底顶部表面并且不包括基本上垂直于衬底顶部表面的侧壁部分。在本公开的进一步实现方式中，栅极电极可以由u形结构和平面非u形结构的组合组成。例如，栅极电极可以由形成在一个或多个平面非u形层的顶上的一个或多个u形金属层组成。
111.与栅极电极堆叠相关联的间隔物可以由适合于最终将永久栅极结构与邻近导电接触部（诸如，自对准接触部）电隔离或促成永久栅极结构与邻近导电接触部的隔离的材料组成。例如，在一个实施例中，间隔物由电介质材料组成，该电介质材料诸如但不限于二氧化硅、氮氧化硅、氮化硅、或碳掺杂氮化硅。
112.栅极接触部514和上覆栅极接触通孔516可以由导电材料组成。在一实施例中，接触部或通孔中的一个或多个由金属物质组成。该金属物质可以是纯金属，诸如钨、镍或钴，或者可以是合金，诸如金属-金属合金、或金属-半导体合金（例如，诸如硅化物材料）。
113.在一实施例中（尽管未示出），形成基本上与现有栅极图案508完美对准的接触图案，同时消除了对具有极其紧张的配准预算的光刻步骤的使用。在一实施例中，接触图案是垂直对称的接触图案，或非对称的接触图案，诸如结合图4j所描述的那样。在其他实施例中，所有接触部是正侧连接的，并且不是非对称的。在一个这种实施例中，自对准方法使得能够使用固有高选择性湿法蚀刻（例如，相比于常规实现的干法或等离子体蚀刻）来生成接触开口。在一实施例中，通过结合接触插塞（contact plug）光刻操作利用现有栅极图案来形成接触图案。在一个这种实施例中，该方法使得能够消除对于用以生成接触图案的、在其他情况下关键的如在常规方法中所使用的光刻操作的需要。在一实施例中，沟槽接触栅格（grid）不是分离地图案化的，而是形成在多晶硅（栅极）线之间。例如，在一个这种实施例中，在栅极格栅图案化之后但在栅极格栅切割之前形成沟槽接触栅格。
114.在一实施例中，提供结构500涉及通过替代栅极过程来制造栅极堆叠结构508。在这种方案中，伪栅极材料（诸如，多晶硅或氮化硅柱材料）可以被去除并且用永久栅极电极材料所替代。在一个这种实施例中，在该过程中还形成了永久栅极电介质层，这与从早期处理中进行实施是相反的。在一实施例中，通过干法蚀刻或湿法蚀刻过程来去除伪栅极。在一个实施例中，伪栅极由多晶硅或非晶硅组成，并且利用包括使用sf6的干法蚀刻过程来去
除。在另一个实施例中，伪栅极由多晶硅或非晶硅组成，并且利用包括使用nh4oh或氢氧化四甲基铵水溶液的湿法蚀刻过程来去除。在一个实施例中，伪栅极由氮化硅组成，并且利用包括磷酸水溶液的湿法蚀刻来去除。
115.再次参考图5，半导体结构或器件500的布置将栅极接触部置于隔离区之上。这种布置可能被视为对布局空间的低效使用。然而，在另一个实施例中，半导体器件具有接触结构，该接触结构接触形成在有源区之上（例如，在鳍部505之上）并且与沟槽接触通孔处于同一层中的栅极电极的部分。
116.在一实施例中，使用附加式金属栅极和栅极电介质偶极层方法来形成图5的结构，诸如结合图1a、图1b、图1c、图2a-2e和图3所描述的那样。
117.要领会的是，并非上述过程的所有方面都需要被实践以落入本公开的实施例的精神和范围内。而且，本文中描述的过程可以用来制造一个或多个半导体器件。半导体器件可以是晶体管或类似器件。例如，在一实施例中，半导体器件是用于逻辑或存储器的金属-氧化物半导体（mos）晶体管，或者是双极性晶体管。而且，在一实施例中，半导体器件具有三维架构，诸如纳米线器件、纳米带器件、三栅极器件、独立访问的双栅极器件、或fin-fet。一个或多个实施例对于在亚10纳米（10 nm）技术节点处制造半导体器件而言可能特别有用。
118.在一实施例中，如遍及本说明书所使用的，层间电介质（ild）材料由电介质或绝缘材料层组成或包括电介质或绝缘材料层。合适的电介质材料的示例包括但不限于硅的氧化物（例如，二氧化硅（sio2））、硅的掺杂氧化物、硅的氟化氧化物、硅的碳掺杂氧化物、本领域中已知的各种低k电介质材料、以及它们的组合。层间电介质材料可以通过诸如例如化学气相沉积（cvd）、物理气相沉积（pvd）之类的常规技术、或者通过其他沉积方法来形成。
119.在一实施例中，如还遍及本说明书所使用的，金属线或互连线材料（和通孔材料）由一个或多个金属或其他导电结构组成。常见的示例是使用铜线和结构，该铜线和结构在铜与周围的ild材料之间可能包括或可能不包括阻挡层。如本文中使用的，术语“金属”包括合金、堆叠和多种金属的其他组合。例如，金属互连线可以包括阻挡层（例如，包括ta、tan、ti或tin中的一个或多个的层）、不同金属或合金的堆叠等。因此，互连线可以是单个材料层，或者可以由若干个层形成，包括导电衬垫层和填充层。任何合适的沉积过程（诸如，电镀、化学气相沉积或物理气相沉积）可以用来形成互连线。在一实施例中，互连线由导电材料组成，该导电材料诸如但不限于cu、al、ti、zr、hf、v、ru、co、ni、pd、pt、w、ag、au或其合金。互连线在本领域中有时也被称为迹线、导线、线、金属、或简单地被称为互连。
120.在一实施例中，如还遍及本说明书所使用的，硬掩模材料、覆盖层（capping layer）或插塞由与层间电介质材料不同的电介质材料组成。在一个实施例中，可以在不同的区中使用不同的硬掩模、覆盖或插塞材料，以便向彼此以及向下面的电介质和金属层提供不同的生长或蚀刻选择性。在一些实施例中，硬掩模层、覆盖或插塞层包括硅氮化物（例如，氮化硅）层、或硅氧化物层、或其两者、或它们的组合。其他合适的材料可以包括碳基材料。取决于特定的实现方式，可以使用本领域中已知的其他硬掩模、覆盖或插塞层。硬掩模、覆盖或插塞层可以通过cvd、pvd或通过其他沉积方法来形成。
121.在一实施例中，如还遍及本说明书所使用的，使用193 nm浸没光刻（i193）、euv和/或ebdw光刻等等来执行光刻操作。可以使用正性或负性抗蚀剂。在一个实施例中，光刻掩模是由形貌掩膜化部分、抗反射涂料（arc）层、以及光刻胶层组成的三层掩模。在特定的这种
实施例中，形貌掩膜化部分是碳硬掩模（chm）层，并且抗反射涂料层是硅arc层。
122.在另一个方面，一个或多个实施例涉及由自对准栅极端盖（sage）结构所分隔的相邻半导体结构或器件。特定实施例可以涉及对在sage架构中并且由sage壁所分隔的多宽度（多wsi）纳米线和纳米带进行集成。在一实施例中，在前段过程流程的sage架构部分中以多个wsi来集成纳米线/纳米带。这种过程流程可以涉及对具有不同wsi的纳米线和纳米带进行集成，以提供具有低功率和高性能的下一代晶体管的鲁棒功能。可以嵌入相关联的外延源极或漏极区（例如，去除纳米线的部分，并且然后执行源极或漏极（s/d）生长）。
123.为了提供进一步的情境，自对准栅极端盖（sage）架构的优点可以包括使得能够实现更高的布局密度，并且特别是扩散至扩散间距（diffusion spacing）的缩放。为了提供说明性比较，图6图示了根据本公开的实施例的针对无端盖架构（左手侧（a））与自对准栅极端盖（sage）架构（右手侧（b））的通过纳米线和鳍部截取的截面视图。
124.参考图6的左手侧（a），集成电路结构600包括具有鳍部604的衬底602，鳍部604从其中以量606在隔离结构608上方突出，隔离结构608横向围绕鳍部604的下部部分。鳍部的上部部分可以包括弛豫缓冲层622和缺陷修改层620，如所描绘的那样。对应的纳米线605在鳍部604之上。可以在集成电路结构600之上形成栅极结构以制造器件。然而，可以通过增加鳍部604/纳米线605对之间的间距来适应这种栅极结构中的中断（break）。
125.相比之下，参考图6的右手侧（b），集成电路结构650包括具有鳍部654的衬底652，鳍部654从其中以量656在隔离结构658上方突出，隔离结构658横向围绕鳍部654的下部部分。鳍部的上部部分可以包括弛豫缓冲层672和缺陷修改层670，如所描绘的那样。对应的纳米线655在鳍部654之上。隔离sage壁660（其上可以包括硬掩模，如所描绘的那样）被包括在隔离结构652内以及相邻鳍部654/纳米线655对之间。隔离sage壁660与最近的鳍部654/纳米线655对之间的距离定义了栅极端盖间距662。可以在集成电路结构600之上、在隔离sage壁之间形成栅极结构以制造器件。这种栅极结构中的中断是由隔离sage壁所强加的。由于隔离sage壁660是自对准的，因此来自常规方法的限制可以被最小化，以使得能够实现至扩散间距的更积极的扩散。此外，由于栅极结构包括所有位置处的中断，因此可以通过形成在隔离sage壁660之上的局部互连对个体栅极结构部分进行层连接。在一实施例中，如所描绘的，sage壁660均包括下部电介质部分以及下部电介质部分上的电介质盖。根据本公开的实施例，针对与图6相关联的结构的制造过程涉及使用提供具有外延源极或漏极结构的全环绕栅极集成电路结构的过程方案。
126.在一实施例中，使用附加式金属栅极和栅极电介质偶极层方法来形成图6的部分（b）的结构，诸如结合图1a、图1b、图1c、图2a-2e和图3所描述的那样。
127.自对准栅极端盖（sage）处理方案涉及形成与鳍部自对准的栅极/沟槽接触端盖，而无需额外长度来计及掩模未配准。因此，可以实现实施例以使得能够将晶体管布局面积缩小。本文中描述的实施例可以涉及栅极端盖隔离结构的制造，该结构也可以被称为栅极壁、隔离栅极壁、或自对准栅极端盖（sage）壁。
128.在用于具有将相邻器件分隔的sage壁的结构的示例性处理方案中，图7图示了根据本公开的实施例的表示用于制造具有全环绕栅极器件的自对准栅极端盖（sage）结构的方法中的各种操作的截面视图。
129.参考图7的部分（a），起始结构包括衬底702上方的纳米线图案化堆叠704。在纳米
线图案化堆叠704上方形成光刻图案化堆叠706。纳米线图案化堆叠704包括交替的牺牲层710和纳米线层712，它们可以在弛豫缓冲层782和缺陷修改层780上方，如所描绘的那样。保护性掩模714在纳米线图案化堆叠704与光刻图案化堆叠706之间。在一个实施例中，光刻图案化堆叠706是由形貌掩膜化部分720、抗反射涂料（arc）层722、以及光刻胶层724组成的三层掩模。在特定的这种实施例中，形貌掩膜化部分720是碳硬掩模（chm）层，并且抗反射涂料722是硅arc层。
130.参考图7的部分（b），部分（a）的堆叠被光刻图案化，并且然后被蚀刻以提供包括图案化衬底702和沟槽730的经蚀刻的结构。
131.参考图7的部分（c），部分（b）的结构具有形成在沟槽730中的sage材料742以及隔离层740。然后，对该结构进行平坦化，以留下图案化的形貌掩膜化层720'作为暴露的上层。
132.参考图7的部分（d），使隔离层740在图案化衬底702的上表面下方凹入，例如以定义突出的鳍部部分，并且在sage壁742下面提供沟槽隔离结构741。
133.参考图7的部分（e），至少在沟道区中去除牺牲层710以释放纳米线712a和712b。在形成图7的部分（e）的结构之后，可以在纳米线712b或712a周围、在衬底702的突出鳍部之上、以及在sage壁742之间形成栅极堆叠。在一个实施例中，在形成栅极堆叠之前，去除保护性掩模714的剩余部分。在另一个实施例中，将保护性掩模714的剩余部分保留为绝缘鳍部帽，作为该处理方案的人工制品（artifact）。
134.再次参考图7的部分（e），要领会的是，描绘了沟道视图，其中源极或漏极区定位成进入该页面中并且从该页面离开。在一实施例中，包括纳米线712b的沟道区的宽度小于包括纳米线712a的沟道区的宽度。因此，在一实施例中，集成电路结构包括多宽度（多wsi）纳米线。尽管712b和712a的结构可以分别被区分为纳米线和纳米带，但是这两种结构在本文中通常被称为纳米线。还要领会的是，遍及本文对鳍部/纳米线的引用或描绘可以指代包括鳍部和一个或多个上覆纳米线（例如，图7中示出了两个上覆纳米线）的结构。根据本公开的实施例，针对与图7相关联的结构的制造过程涉及使用提供具有外延源极或漏极结构的全环绕栅极集成电路结构的过程方案。
135.在一实施例中，使用附加式金属栅极和栅极电介质偶极层方法来形成图7的部分（e）的结构，诸如结合图1a、图1b、图1c、图2a-2e和图3所描述的那样。
136.在一实施例中，如遍及本文所描述，自对准栅极端盖（sage）隔离结构可以由适合于最终将永久栅极结构的部分彼此电隔离或促成永久栅极结构的部分彼此的隔离的一种或多种材料组成。示例性材料或材料组合包括单个材料结构，诸如二氧化硅、氮氧化硅、氮化硅、或碳掺杂氮化硅。其他示例性材料或材料组合包括多层堆叠，该多层堆叠具有下部部分二氧化硅、氮氧化硅、氮化硅或碳掺杂氮化硅、以及上部部分较高介电常数材料（诸如，氧化铪）。
137.为了突出显示具有三个垂直布置的纳米线的示例性集成电路结构，图8a图示了根据本公开的实施例的基于纳米线的集成电路结构的三维截面视图。图8b图示了图8a的基于纳米线的集成电路结构的如沿着a-a'轴截取的截面源极或漏极视图。图8c图示了图8a的基于纳米线的集成电路结构的如沿着b-b'轴截取的截面沟道视图。
138.参考图8a，集成电路结构800包括在衬底802上方的一个或多个垂直堆叠的纳米线（804组）。在一实施例中，如所描绘的，衬底802中包括弛豫缓冲层802c、缺陷修改层802b和
下部衬底部分802a，如所描绘的那样。出于说明性目的，为了强调纳米线部分起见，没有描绘在最底部纳米线下方并且由衬底802形成的可选鳍部。本文中的实施例针对单线器件和多线器件两者。作为示例，出于说明性目的，示出了具有纳米线804a、804b和804c的基于三个纳米线的器件。为了描述方便，将纳米线804a用作示例，其中描述聚焦于纳米线中的一个。要领会的是，在描述了一个纳米线的属性的情况下，基于多个纳米线的实施例对于每一个纳米线而言可以具有相同或基本相同的属性。
139.每一个纳米线804包括纳米线中的沟道区806。沟道区806具有长度（l）。参考图8c，沟道区还具有与长度（l）正交的周界（perimeter）（pc）。参考图8a和图8c两者，栅极电极堆叠808围绕每一个沟道区806的整个周界（pc）。栅极电极堆叠808包括栅极电极、连同沟道区806与栅极电极（未示出）之间的栅极电介质层。在一实施例中，沟道区是分立的，因为它完全被栅极电极堆叠808所围绕而没有任何中间材料，诸如下面的衬底材料或上覆的沟道制造材料。因此，在具有多个纳米线804的实施例中，纳米线的沟道区806相对于彼此也是分立的。
140.参考图8a和图8b两者，集成电路结构800包括一对非分立源极或漏极区810/812。该对非分立源极或漏极区810/812处于多个垂直堆叠的纳米线804的沟道区806的任一侧上。此外，该对非分立源极或漏极区810/812对于多个垂直堆叠的纳米线804的沟道区806是邻接的。在一个这种实施例（未描绘）中，该对非分立源极或漏极区810/812对于沟道区806是直接垂直邻接的，这是因为外延生长处于延伸超出沟道区806的纳米线部分上以及这些纳米线部分之间，其中在源极或漏极结构内示出了纳米线端部。在另一个实施例中，如图8a中描绘的，该对非分立源极或漏极区810/812对于沟道区806是间接垂直邻接的，这是因为它们形成在纳米线的端部处而不是纳米线之间。
141.在一实施例中，如所描绘的，源极或漏极区810/812是非分立的，这是因为不存在针对纳米线804的每个沟道区806的个体且分立的源极或漏极区。因此，在具有多个纳米线804的实施例中，纳米线的源极或漏极区810/812是全局的或统一的源极或漏极区，而不是对于每个纳米线是分立的。也就是说，非分立源极或漏极区810/812在如下意义上是全局的：即，单个统一特征被用作针对多个（在这种情况下是3个）纳米线804、并且更特别地针对多于一个分立沟道区806的源极或漏极区。在一个实施例中，从与分立沟道区806的长度正交的截面透视图来看，该对非分立源极或漏极区810/812中的每一个在形状上是近似矩形，其具有底部锥形部分和顶部顶点部分，如图8b中描绘的那样。然而，在其他实施例中，纳米线的源极或漏极区810/812是相对较大但分立的非垂直合并的外延结构，诸如结合图4a-4j所描述的小块。
142.根据本公开的实施例并且如图8a和图8b中描绘的，集成电路结构800进一步包括一对接触部814，每个接触部814处于该对非分立源极或漏极区810/812中的一个上。在一个这种实施例中，在垂直意义上，每个接触部814完全围绕地相应的非分立源极或漏极区810/812。在另一个方面，非分立源极或漏极区810/812的整个周界对于与接触部814接触而言可能无法接近，并且因此接触部814仅部分地围绕非分立源极或漏极区810/812，如图8b中描绘的那样。在进行对比的实施例（未描绘）中，非分立源极或漏极区810/812的如沿着a-a'轴截取的整个周界被接触部814所围绕。
143.再次参考图8a，在一实施例中，集成电路结构800进一步包括一对间隔物816。如所
描绘的，该对间隔物816的外部部分可以与非分立源极或漏极区810/812的部分重叠，从而提供了在该对间隔物816下方的非分立源极或漏极区810/812的“嵌入”部分。还如所描绘的，非分立源极或漏极区810/812的嵌入部分可能不在该对间隔物816的整体下方延伸。
144.衬底802可以由适合于集成电路结构制造的材料组成。在一个实施例中，衬底802包括由单晶材料组成的下部块状衬底，该材料可以包括但不限于硅、锗、硅-锗、锗-锡、硅-锗-锡、或iii-v族化合物半导体材料。由可以包括但不限于二氧化硅、氮化硅或氮氧化硅的材料组成的上部绝缘体层处于下部块状衬底上。因此，可以从起始绝缘体上半导体衬底来制造结构800。替换地，直接由块状衬底来形成结构800，并且使用局部氧化来形成电绝缘部分以代替上面描述的下部绝缘体层。在另一个替换实施例中，直接由块状衬底来形成结构800，并且使用掺杂以在其上形成电隔离的有源区，诸如纳米线。在一个这种实施例中，第一纳米线（即，靠近衬底的纳米线）采用欧米伽（omega）-fet类型结构的形式。
145.在一实施例中，如下所描述，纳米线804可以被调整大小为线或带，并且可以具有方形或圆形拐角。在一实施例中，纳米线804由诸如但不限于硅、锗或其组合之类的材料组成。在一个这种实施例中，纳米线是单晶的。例如，对于硅纳米线804而言，单晶纳米线可以基于（100）全局取向，例如在z方向上具有《100》平面。如下所描述，也可以考虑其他取向。在一实施例中，从截面透视图来看，纳米线804的尺寸是纳米尺度的。例如，在特定实施例中，纳米线804的最小尺寸小于大约20纳米。在一实施例中，纳米线804、特别是在沟道区806中由应变材料组成。
146.参考图8c，在一实施例中，每一个沟道区806具有宽度（wc）和高度（hc），宽度（wc）与高度（hc）近似相同。也就是说，在这两种情况下，沟道区806在截面轮廓上是方形类的，或者如果是圆形拐角，则是圆形类的。在另一个方面，沟道区的宽度和高度不需要相同，诸如针对遍及本文所描述的纳米带的情况。
147.在一实施例中，如遍及本文所描述，集成电路结构包括非平面器件，诸如但不限于具有对应的一个或多个上覆纳米线结构的finfet或三栅极器件。在这种实施例中，对应的半导体沟道区由三维主体组成或形成在三维主体中，其中一个或多个分立的纳米线沟道部分上覆在三维主体上。在一个这种实施例中，栅极结构至少围绕三维主体的顶部表面和一对侧壁，并且进一步围绕一个或多个分立纳米线沟道部分中的每一个。
148.在一实施例中，使用附加式金属栅极和栅极电介质偶极层方法来形成图8a-8c的结构，诸如结合图1a、图1b、图1c、图2a-2e和图3所描述的那样。
149.在一实施例中，如遍及本文所描述，下面的衬底可以由能够经受制造过程并且其中电荷能够迁移的半导体材料组成。在一实施例中，衬底是由掺杂有电荷载体（诸如但不限于磷、砷、硼、镓或其组合）的晶体硅、硅/锗或锗层组成的块状衬底，以形成有源区。在一个实施例中，块状衬底中硅原子的浓度大于97%。在另一个实施例中，块状衬底由生长在不同晶体衬底顶上的外延层组成，该外延层例如生长在硼掺杂的块状硅单晶衬底顶上的硅外延层。块状衬底可以替换地由iii-v族材料组成。在一实施例中，块状衬底由iii-v族材料组成，该材料诸如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合。在一个实施例中，块状衬底由iii-v族材料组成，并且电荷载体掺杂剂杂质原子是诸如但不限于碳、硅、锗、氧、硫、硒或碲之类的原子。
150.本文中公开的实施例可以用来制造各种各样不同类型的集成电路和/或微电子器
件。这种集成电路的示例包括但不限于处理器、芯片组组件、图形处理器、数字信号处理器、微控制器等等。在其他实施例中，可以制造半导体存储器。此外，集成电路或其他微电子器件可以用于本领域已知的各种各样的电子器件中。例如，在计算机系统（例如，台式电脑、膝上型电脑、服务器）、蜂窝电话、个人电子设备等中。集成电路可以与系统中的总线和其他组件耦合。例如，处理器可以通过一个或多个总线耦合到存储器、芯片组等。可以潜在地使用本文中公开的方法来制造处理器、存储器和芯片组中的每一个。
151.图9图示了根据本公开的实施例的一个实现方式的计算设备900。计算设备900容纳板902。板902可以包括多个组件，包括但不限于处理器904和至少一个通信芯片906。处理器904物理地且电气地耦合到板902。在一些实现方式中，至少一个通信芯片906也物理地且电气地耦合到板902。在进一步的实现方式中，通信芯片906是处理器904的一部分。
152.取决于其应用，计算设备900可以包括可能或者可能没有物理地且电气地耦合到板902的其他组件。这些其他组件包括但不限于：易失性存储器（例如，dram）、非易失性存储器（例如，rom）、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（gps）设备、指南针、加速度计、陀螺仪、扬声器、相机、以及大容量存储设备（诸如，硬盘驱动器、致密盘（cd）、数字多功能盘（dvd）等等）。
153.通信芯片906使得能够实现无线通信，以用于向计算设备900传输数据以及从计算设备900传输数据。术语“无线”及其派生词可以用来描述电路、设备、系统、方法、技术、通信信道等，它们可以通过使用穿过非固体介质的调制电磁辐射来传送数据。尽管在一些实施例中相关联的设备可能不包含任何线，但是该术语并不暗示它们不包含任何线。通信芯片906可以实现多种无线标准或协议中的任一个，包括但不限于wi-fi（ieee 802.11系列）、wimax（ieee 802.16系列）、ieee 802.20、长期演进（lte）、ev-do、hspa+、hsdpa+、hsupa+、edge、gsm、gprs、cdma、tdma、dect、蓝牙及其派生物、以及被指定为3g、4g、5g及以上的任何其他无线协议。计算设备900可以包括多个通信芯片906。例如，第一通信芯片906可以专用于诸如wi-fi和蓝牙之类的较短距离无线通信，并且第二通信芯片906可以专用于诸如gps、edge、gprs、cdma、wimax、lte、ev-do及其他之类的较长距离无线通信。
154.计算设备900的处理器904包括封装在处理器904内的集成电路管芯。处理器904的集成电路管芯可以包括根据本公开的实施例的实现方式构建的一个或多个结构，诸如具有附加式金属栅极和具有偶极层的栅极电介质的全环绕栅极集成电路结构。术语“处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的任何部分。
155.通信芯片906还包括封装在通信芯片906内的集成电路管芯。通信芯片906的集成电路管芯可以包括根据本公开的实施例的实现方式构建的一个或多个结构，诸如具有附加式金属栅极和具有偶极层的栅极电介质的全环绕栅极集成电路结构。
156.在进一步的实现方式中，被容纳在计算设备900内的另一个组件可以包含集成电路管芯，该集成电路管芯包括根据本公开的实施例的实现方式构建的一个或多个结构，诸如具有附加式金属栅极和具有偶极层的栅极电介质的全环绕栅极集成电路结构。
157.在各种实现方式中，计算设备900可以是膝上型电脑、上网本、笔记本、超极本、智能电话、平板设备、个人数字助理（pda）、超移动pc、移动电话、台式计算机、服务器、打印机、
扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数字录像机。在进一步的实现方式中，计算设备900可以是处理数据的任何其他电子设备。
158.图10图示了包括本公开的一个或多个实施例的中介层1000。中介层1000是用于将第一衬底1002桥接到第二衬底1004的中间衬底。第一衬底1002可以是例如集成电路管芯。第二衬底1004可以是例如存储器模块、计算机母板或其他集成电路管芯。通常，中介层1000的目的是将连接传播到更宽的节距或将连接重新路由到不同的连接。例如，中介层1000可以将集成电路管芯耦合到球栅阵列（bga）1006，该球栅阵列（bga）1006随后可以耦合到第二衬底1004。在一些实施例中，第一和第二衬底1002/1004附接到中介层1000的相对侧。在其他实施例中，第一和第二衬底1002/1004附接到中介层1000的相同侧。并且在进一步的实施例中，三个或更多个衬底借助于中介层1000而互连。
159.中介层1000可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料、或诸如聚酰亚胺之类的聚合物材料形成。在进一步的实现方式中，中介层1000可以由交替的刚性或柔性材料形成，这些材料可以包括上面描述的用于半导体衬底的相同材料，诸如硅、锗、以及其他iii-v族和iv族材料。
160.中介层1000可以包括金属互连1008和通孔1010，包括但不限于穿硅通孔（through-silicon via，tsv）1012。中介层1000可以进一步包括嵌入式器件1014，包括无源和有源器件两者。这种器件包括但不限于电容器、去耦电容器、电阻器、电感器、保险丝、二极管、变压器、传感器和静电放电（esd）器件。还可以在中介层1000上形成更复杂的器件，诸如射频（rf）器件、功率放大器、功率管理器件、天线、阵列、传感器和mems器件。根据本公开的实施例，可以在制造中介层1000时、或在制造中介层1000中包括的组件时使用本文中公开的装置或过程。
161.因此，本公开的实施例包括具有附加式金属栅极和具有偶极层的栅极电介质的全环绕栅极集成电路结构、以及用于制造具有附加式金属栅极和具有偶极层的栅极电介质的全环绕栅极集成电路结构的方法。
162.本公开的实施例的所说明的实现方式的以上描述（包括摘要中所描述的内容）不意图是穷尽性的或将本公开限制成所公开的精确形式。虽然在本文中出于说明性目的描述了本公开的具体实现方式和示例，但是如相关领域的技术人员将认识到的，在本公开的范围内，各种等同修改是可能的。
163.可以鉴于以上详细描述对本公开进行这些修改。所附权利要求中使用的术语不应当被解释为将本公开限制成在说明书和权利要求中所公开的具体实现方式。而是，本公开的范围要完全由所附权利要求来确定，所附权利要求要根据权利要求解释的既定原则（established doctrine）来解释。
164.示例实施例1：一种集成电路结构包括：水平纳米线的第一垂直布置、以及水平纳米线的第二垂直布置。第一栅极堆叠处于水平纳米线的第一垂直布置之上，第一栅极堆叠具有在第一栅极电介质之上的p型导电层，第一栅极电介质包括在第一偶极材料层上的高k电介质层。第二栅极堆叠处于水平纳米线的第二垂直布置之上，第二栅极堆叠具有在第二栅极电介质之上的n型导电层，第二栅极电介质包括在第二偶极材料层上的高k电介质层。
165.示例实施例2：示例实施例1的集成电路结构，其中所述高k电介质层是hfo2层。
166.示例实施例3：示例实施例1或2的集成电路结构，其中所述第一偶极层包括选自由
al2o3、tio2、zro2和hfo2组成的组的材料，并且所述第二偶极层包括选自由la2o3、y2o3、mgo、sro和lu2o3组成的组的材料。
167.示例实施例4：示例实施例1、2或3的集成电路结构，其中所述第一或第二偶极层中的一个具有在1-3埃范围内的厚度。
168.示例实施例5：示例实施例1、2、3或4的集成电路结构，其中所述第一或第二偶极层中的一个具有在4-6埃范围内的厚度。
169.示例实施例6：示例实施例1、2、3、4或5的集成电路结构，其中p型导电层具有围绕水平纳米线的第一垂直布置中的纳米线的第一部分、以及在所述第一部分旁边横向延伸并与所述第一部分间隔开的第二部分，其中p型导电层的第二部分在水平纳米线的第一垂直布置与水平纳米线的第二垂直布置之间，并且其中n型导电层具有围绕水平纳米线的第二垂直布置中的纳米线的第一部分、以及与p型导电层的第二部分邻近并接触的第二部分。
170.示例实施例7：示例实施例1、2、3、4、5或6的集成电路结构，进一步包括：在水平纳米线的第一垂直布置的第一端和第二端处的第一对外延源极或漏极结构、以及在水平纳米线的第二垂直布置的第一端和第二端处的第二对外延源极或漏极结构。
171.示例实施例8：示例实施例7的集成电路结构，进一步包括：在第一对外延源极或漏极结构上的第一对导电接触部、以及在第二对外延源极或漏极结构上的第二对导电接触部。
172.示例实施例9：示例实施例7或8的集成电路结构，其中第一对和第二对外延源极或漏极结构是第一对和第二对非分立外延源极或漏极结构。
173.示例实施例10：示例实施例7或8的集成电路结构，其中第一对和第二对外延源极或漏极结构是第一对和第二对分立外延源极或漏极结构。
174.示例实施例11：一种集成电路结构包括：水平纳米线的第一垂直布置、水平纳米线的第二垂直布置、以及水平纳米线的第三垂直布置。第一栅极堆叠处于水平纳米线的第一垂直布置之上，第一栅极堆叠具有在第一栅极电介质之上的导电层，第一栅极电介质包括在第一偶极材料层上的高k电介质层。第二栅极堆叠处于水平纳米线的第二垂直布置之上，第二栅极堆叠具有在第二栅极电介质之上的导电层，第二栅极电介质包括在第二偶极材料层上的高k电介质层。第三栅极堆叠处于水平纳米线的第二垂直布置之上，第三栅极堆叠具有在第三栅极电介质之上的导电层，第三栅极电介质包括高k电介质层并且不包括偶极材料层。
175.示例实施例12：示例实施例11的集成电路结构，其中所述高k电介质层是hfo2层。
176.示例实施例13：示例实施例11或12的集成电路结构，其中所述导电层是p型导电层，并且所述第一和第二偶极层包括选自由al2o3、tio2、zro2和hfo2组成的组的材料。
177.示例实施例14：示例实施例11或12的集成电路结构，其中所述导电层是n型导电层，并且所述第一和第二偶极层包括选自由la2o3、y2o3、mgo、sro和lu2o3组成的组的材料。
178.示例实施例15：示例实施例11、12、13或14的集成电路结构，其中所述第一偶极层具有在1-3埃范围内的厚度，并且所述第二偶极层具有在4-6埃范围内的厚度。
179.示例实施例16：一种计算设备，包括：板、以及耦合到所述板的组件。所述组件包括集成电路结构，所述集成电路结构包括水平纳米线的第一垂直布置、以及水平纳米线的第二垂直布置。第一栅极堆叠处于水平纳米线的第一垂直布置之上，第一栅极堆叠具有在第
一栅极电介质之上的p型导电层，第一栅极电介质包括在第一偶极材料层上的高k电介质层。第二栅极堆叠处于水平纳米线的第二垂直布置之上，第二栅极堆叠具有在第二栅极电介质之上的n型导电层，第二栅极电介质包括在第二偶极材料层上的高k电介质层。
180.示例实施例17：示例实施例16的计算设备，进一步包括耦合到所述板的存储器。
181.示例实施例18：示例实施例16或17的计算设备，进一步包括耦合到所述板的通信芯片。
182.示例实施例19：示例实施例16、17或18的计算设备，其中所述组件是封装集成电路管芯。
183.示例实施例20：示例实施例16、17、18或19的计算设备，其中所述组件选自由处理器、通信芯片和数字信号处理器组成的组。