半导体装置及半导体存储装置的制作方法

半导体装置及半导体存储装置
1.[相关申请案]
[0002]
本技术案享有以日本专利申请案2021-44169号(申请日：2021年3月17日)为基础申请案的优先权。本技术案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
[0003]
本发明的实施方式涉及一种半导体装置及半导体存储装置。


背景技术：

[0004]
在氧化物半导体层形成通道的氧化物半导体晶体管具备关闭动作时的通道泄漏电流极小的优异特性。因此，例如研究将氧化物半导体晶体管应用于动态随机存取存储器(dynamic random access memory，dram)的存储单元的开关晶体管。
[0005]
例如，在将氧化物半导体晶体管应用于存储单元的开关晶体管的情况下，氧化物半导体晶体管会经过热处理，该热处理是伴随存储单元或配线的形成而进行的。因此，期待实现耐热性高的氧化物半导体晶体管，即便经过热处理，其特性变动也较少。


技术实现要素：

[0006]
本发明的实施方式提供一种耐热性高的半导体装置及半导体存储装置。
[0007]
实施方式的半导体装置具备：氧化物半导体层，包含第1部分、第2部分、及所述第1部分与所述第2部分之间的第3部分；栅极电极，在与所述氧化物半导体层交叉的方向上延伸；栅极绝缘层，设置在所述第3部分与所述栅极电极之间；第1电极，电连接于所述第1部分，所述第1电极包含第1区域、第2区域、第3区域、及第4区域，所述第1区域位于所述第1部分与所述第2区域之间，所述第1区域位于所述第3区域与所述第4区域之间，所述第3区域位于所述第2区域的所述氧化物半导体层侧，所述第4区域位于所述第2区域的所述氧化物半导体层侧，所述第1区域包含选自由铟(in)、锌(zn)、锡(sn)、及镉(cd)所组成的群中的至少一种元素及氧(o)，所述第2区域包含选自由钛(ti)、钽(ta)、钨(w)、及钌(ru)所组成的群中的至少一种金属元素，所述第3区域包含所述至少一种金属元素及氧(o)，所述第4区域包含所述至少一种金属元素及氧(o)，所述第3区域的氧(o)的原子浓度高于所述第2区域的氧(o)的原子浓度，所述第4区域的氧(o)的原子浓度高于所述第2区域的氧(o)的原子浓度；以及第2电极，电连接于所述第2部分，在所述第2电极与所述第1电极之间设有所述氧化物半导体层。
附图说明
[0008]
图1是第1实施方式的半导体装置的示意剖视图。
[0009]
图2是第1实施方式的半导体装置的示意剖视图。
[0010]
图3～图13是第1实施方式的半导体装置的制造方法的说明图。
[0011]
图14是比较例的半导体装置的示意剖视图。
transistor，sgt)，栅极电极包围形成有通道的氧化物半导体层而设置。晶体管100是所谓的垂直型晶体管。晶体管100是使电子为载流子的n通道型晶体管。
[0027]
晶体管100具备氧化物半导体层10、栅极电极12、栅极绝缘层14、下部电极16、上部电极18、及层间绝缘层20。下部电极16是第1电极的一例。上部电极18是第2电极的一例。
[0028]
氧化物半导体层10设置在下部电极16与上部电极18之间。在氧化物半导体层10，形成有在晶体管100的接通动作时成为电流路径的通道。氧化物半导体层10在第3方向上延伸。氧化物半导体层10为在第3方向上延伸的柱状。氧化物半导体层10例如为圆柱状。
[0029]
将电子在通道中流动的方向称为通道长度方向。第3方向为晶体管100的通道长度方向。
[0030]
氧化物半导体层10为氧化物半导体。氧化物半导体层10为金属氧化物。氧化物半导体层10例如为非晶。
[0031]
氧化物半导体层10例如包含铟(in)、镓(ga)、及锌(zn)。铟、镓、及锌的原子浓度总和相对于氧化物半导体层10中包含的金属元素的原子浓度总和的比，例如为90％以上。另外，铟、镓、及锌的原子浓度总和相对于氧化物半导体层10中包含的除氧以外的元素的原子浓度总和的比，例如为90％以上。例如，氧化物半导体层10中，不存在这样一种元素：它是除氧以外的元素，且原子浓度比铟、镓、及锌都大。
[0032]
氧化物半导体层10具有第1部分10a、第2部分10b、及第3部分10c。第3部分10c是第1部分10a与第2部分10b之间的部分。
[0033]
氧化物半导体层10例如包含氧缺陷。氧化物半导体层10中的氧缺陷作为施主发挥功能。
[0034]
氧化物半导体层10的第1方向宽度例如为20nm以上100nm以下。氧化物半导体层10的第3方向长度例如为80nm以上200nm以下。
[0035]
栅极电极12包围氧化物半导体层10而设置。栅极电极12设置在氧化物半导体层10的周围。栅极电极12在与氧化物半导体层10交叉的方向上延伸。栅极电极12例如在第1方向或第2方向上延伸。
[0036]
栅极电极12例如为金属、金属化合物、或半导体。栅极电极12例如为氮化钛(tin)或钨(w)。栅极电极12的栅极长度例如为20nm以上100nm以下。栅极电极12的栅极长度为栅极电极12的第3方向长度。
[0037]
栅极绝缘层14设置在氧化物半导体层10与栅极电极12之间。栅极绝缘层14包围氧化物半导体层10而设置。栅极绝缘层14设置在第3部分10c与栅极电极12之间。
[0038]
栅极绝缘层14例如为氧化物或氮氧化物。栅极绝缘层14例如为氧化硅或氧化铝。栅极绝缘层14的厚度例如为2nm以上10nm以下。
[0039]
此外，也可在氧化物半导体层10与栅极绝缘层14之间设置材料与栅极绝缘层14不同的未图示氧化物层。
[0040]
下部电极16设置在氧化物半导体层10的下侧。下部电极16设置在第1部分10a的下侧。下部电极16电连接于氧化物半导体层10的第1部分10a。
[0041]
下部电极16包含第1区域16a、第2区域16b、第3区域16c、及第4区域16d。
[0042]
第1区域16a位于氧化物半导体层10的第1部分10a与第2区域16b之间。第1区域16a位于第2区域16b的第3方向。
[0043]
第1区域16a位于第3区域16c与第4区域16d之间。第1区域16a位于第3区域16c及第4区域16d的第1方向。
[0044]
第1区域16a位于第2区域16b的一部分16b1与第2区域16b的另一部分16b2之间。第1区域16a位于第2区域16b的一部分16b1及第2区域16b的另一部分16b2的第1方向。
[0045]
第3区域16c位于第2区域16b的氧化物半导体层10侧。第3区域16c位于第2区域16b的第3方向。第3区域16c位于第2区域16b的一部分16b1的氧化物半导体层10侧。第3区域16c位于第2区域16b的一部分16b1的第3方向。
[0046]
第4区域16d位于第2区域16b的氧化物半导体层10侧。第4区域16d位于第2区域16b的氧化物半导体层10侧。第4区域16d位于第2区域16b的另一部分16b2的氧化物半导体层10侧。第4区域16d位于第2区域16b的另一部分16b2的第3方向。
[0047]
第1区域16a包含选自由铟(in)、锌(zn)、锡(sn)、及镉(cd)所组成的群中的至少一种元素及氧(o)。在第1区域16a中所包含的除氧(o)以外的元素的原子浓度中，所述至少一种元素的原子浓度最高。第1区域16a为具有导电性的金属氧化物。
[0048]
第1区域16a例如包含铟(in)及锡(sn)。第1区域16a例如为包含铟(in)及锡(sn)的氧化物。
[0049]
第1区域16a的厚度例如为10nm以上30nm以下。第1区域16a的厚度为第3方向的厚度。
[0050]
第2区域16b包含选自由钛(ti)、钽(ta)、钨(w)、及钌(ru)所组成的群中的至少一种金属元素。在第2区域16b中所包含的金属元素的原子浓度中，所述至少一种金属元素的原子浓度最高。在第2区域16b中所包含的除氮(n)以外的元素的原子浓度中，所述至少一种金属元素的原子浓度最高。
[0051]
第2区域16b例如包含氮(n)。第2区域16b可包含氧(o)，也可不包含氧(o)。第2区域16b的氧的原子浓度低于第1区域16a的氧的原子浓度。
[0052]
第2区域16b为导电体。第2区域16b例如为金属或金属氮化物。
[0053]
第2区域16b例如为钛、氮化钛、钽、氮化钽、或氮化钨。
[0054]
第2区域16b的厚度比第1区域16a的厚度薄。第2区域16b的厚度例如为2nm以上10nm以下。第2区域16b的厚度为第3方向的厚度。
[0055]
第3区域16c包含选自由钛(ti)、钽(ta)、钨(w)、及钌(ru)所组成的群中的至少一种金属元素及氧(o)。第3区域16c包含与第2区域16b相同的金属元素。在第3区域16c中所包含的金属元素的原子浓度中，所述至少一种金属元素的原子浓度最高。在第3区域16c中所包含的除氧(o)及氮(n)以外的元素的原子浓度中，所述至少一种金属元素的原子浓度最高。
[0056]
第3区域16c例如包含氮(n)。
[0057]
第3区域16c例如为绝缘体。第3区域16c例如为金属氧化物或金属氮氧化物。
[0058]
第3区域16c例如为氧化钛、氮氧化钛、氧化钽、氮氧化钽、或氮氧化钨。
[0059]
第3区域16c的氧(o)的原子浓度高于第2区域16b的氧(o)的原子浓度。第3区域16c的氧(o)的原子浓度例如比第2区域16b的氧(o)的原子浓度高两位以上。第3区域16c的氧(o)的原子浓度例如为1
×
10
20
atoms/cm3以上。
[0060]
第3区域16c的电阻例如高于第2区域16b的电阻。
[0061]
第4区域16d包含选自由钛(ti)、钽(ta)、钨(w)、及钌(ru)所组成的群中的至少一种金属元素及氧(o)。第4区域16d包含与第2区域16b相同的金属元素。在第4区域16d中所包含的金属元素的原子浓度中，所述至少一种金属元素的原子浓度最高。在第4区域16d中所包含的除氧(o)及氮(n)以外的元素的原子浓度中，所述至少一种金属元素的原子浓度最高。
[0062]
第4区域16d例如包含氮(n)。
[0063]
第4区域16d例如为绝缘体。第4区域16d例如为金属氧化物或金属氮氧化物。
[0064]
第4区域16d例如为氧化钛、氮氧化钛、氧化钽、氮氧化钽、或氮氧化钨。
[0065]
第4区域16d的氧(o)的原子浓度高于第2区域16b的氧(o)的原子浓度。第4区域16d的氧(o)的原子浓度例如比第2区域16b的氧(o)的原子浓度高两位以上。第4区域16d的氧(o)的原子浓度例如为1
×
10
20
atoms/cm3以上。
[0066]
第4区域16d的电阻例如高于第2区域16b的电阻。
[0067]
上部电极18设置在氧化物半导体层10的上侧。上部电极18设置在第2部分10b的上侧。上部电极18电连接于第2部分10b。
[0068]
上部电极18包含第5区域18a及第6区域18b。第5区域18a位于第2部分10b与第6区域18b之间。第5区域18a位于第6区域18b的第3方向。
[0069]
第5区域18a包含选自由铟(in)、锌(zn)、锡(sn)、及镉(cd)所组成的群中的至少一种元素及氧(o)。第5区域18a为具有导电性的金属氧化物。
[0070]
第5区域18a例如包含铟(in)及锡(sn)。第5区域18a例如为包含铟(in)及锡(sn)的氧化物。
[0071]
第5区域18a的厚度例如为10nm以上30nm以下。第5区域18a的厚度为第3方向的厚度。
[0072]
第6区域18b例如包含选自由钛(ti)、钽(ta)、钨(w)、及钌(ru)所组成的群中的至少一种金属元素。在第6区域18b中所包含的金属元素中，例如所述至少一种金属元素的原子浓度最高。第6区域18b例如包含与第2区域16b、第3区域16c、及第4区域16d相同的金属元素。
[0073]
第6区域18b例如包含氮(n)。第6区域18b可包含氧(o)，也可不包含氧(o)。
[0074]
第6区域18b为导电体。第6区域18b例如为金属或金属氮化物。
[0075]
第2区域16b例如为钛、氮化钛、钽、氮化钽、或氮化钨。
[0076]
第6区域18b的厚度比第5区域18a的厚度薄。第6区域18b的厚度例如为2nm以上10nm以下。第6区域18b的厚度为第3方向的厚度。
[0077]
第6区域18b的氧(o)的原子浓度例如低于第3区域16c的氧(o)的原子浓度。另外，第6区域18b的氧(o)的原子浓度例如低于第4区域16d的氧(o)的原子浓度。
[0078]
层间绝缘层20设置在栅极电极12、栅极绝缘层14、下部电极16、及上部电极18的周围。层间绝缘层20例如为氧化物、氮化物、或氮氧化物。层间绝缘层20例如为氧化硅、氮化硅、或氮氧化硅。
[0079]
接下来，对第1实施方式的半导体装置的制造方法的一例进行说明。图3～图13是第1实施方式的半导体装置的制造方法的说明图。
[0080]
首先，在绝缘层30形成槽31(图3)。槽31例如使用光刻法、及反应性离子蚀刻法
(rie法)来形成。绝缘层30例如为氧化硅层。绝缘层30最终成为层间绝缘层20的一部分。
[0081]
接下来，利用第1导电膜32、及第1金属氧化物膜33来填埋槽31(图4)。第1导电膜32例如为利用溅镀法形成的氮化钛膜。另外，第1金属氧化物膜33例如为利用溅镀法形成的氧化铟锡膜。
[0082]
第1导电膜32最终成为第2区域16b、第3区域16c、及第4区域16d。第1金属氧化物膜33最终成为第1区域16a。
[0083]
接下来，去除绝缘层30上的第1导电膜32、及第1金属氧化物膜33(图5)。第1导电膜32、及第1金属氧化物膜33的去除使用化学机械研磨法(cmp法)来进行。
[0084]
接下来，将露出在绝缘层30表面的第1导电膜32的上部氧化(图6)。通过将第1导电膜32的上部氧化，来形成氧化物膜34。氧化物膜34例如为氧化钛膜。氧化物膜34最终成为第3区域16c、及第4区域16d。
[0085]
第1导电膜32的上部的氧化方法并无特别限定。但必须是能够将第1导电膜32的上部充分氧化的方法，例如氧环境中的热处理、氧等离子体处理等。
[0086]
接下来，在绝缘层30、及第1金属氧化物膜33上，形成第1绝缘膜35、导电层36、及第2绝缘膜37(图7)。第1绝缘膜35例如为利用化学气相沉积法(cvd法)形成的氧化硅膜。导电层36例如为利用cvd法形成的钨层。第2绝缘膜37例如为利用cvd法形成的氧化硅膜。
[0087]
第1绝缘膜35、及第2绝缘膜37最终成为层间绝缘层20的一部分。导电层36最终成为栅极电极12。
[0088]
接下来，在第2绝缘膜37、导电层36、及第1绝缘膜35形成开口部38(图8)。开口部38例如使用光刻法、及rie法来形成。
[0089]
接下来，在开口部38中形成第3绝缘膜39(图9)。第3绝缘膜39例如为利用cvd法形成的氧化硅膜。第3绝缘膜39最终成为栅极绝缘层14。
[0090]
接下来，去除开口部38的底部、及第2绝缘膜37表面的第3绝缘膜39(图10)。第3绝缘膜39的去除例如使用rie法来进行。
[0091]
接下来，在开口部38中形成氧化物半导体膜40(图11)。氧化物半导体膜40例如包含铟(in)、镓(ga)、及锌(zn)。氧化物半导体膜40例如使用cvd法来形成。氧化物半导体膜40最终成为氧化物半导体层10。
[0092]
接下来，去除第2绝缘膜37表面的氧化物半导体膜40(图12)。氧化物半导体膜40的去除例如使用cmp法来进行。
[0093]
接下来，在第2绝缘膜37、及氧化物半导体膜40的表面，形成第2金属氧化物膜41、及第2导电膜42。第2金属氧化物膜41例如为利用溅镀法形成的氧化铟锡膜。第2导电膜42例如为利用溅镀法形成的氮化钛膜。
[0094]
第2金属氧化物膜41最终成为第5区域18a。另外，第2导电膜42最终成为第6区域18b。
[0095]
接下来，将第2金属氧化物膜41、及第2导电膜42图案化(图13)。第2金属氧化物膜41、及第2导电膜42的图案化例如使用光刻法、及rie法来进行。
[0096]
然后，在第2金属氧化物膜41、及第2导电膜42上形成绝缘膜。
[0097]
利用以上的制造方法，形成第1实施方式的晶体管100。
[0098]
以下，对第1实施方式的半导体装置的作用及效果进行说明。
[0099]
在形成晶体管100的下部电极16时，在形成于绝缘层30的槽31中埋入第1金属氧化物膜33之后，将第1金属氧化物膜33利用cmp法平坦化。第1金属氧化物膜33成为下部电极16的第1区域16a。当在槽31中埋入第1金属氧化物膜33时，与绝缘层30的密接性较低，例如有在利用cmp法去除第1金属氧化物膜33时产生膜剥离的担忧。
[0100]
在晶体管100的下部电极16，在第1区域16a与层间绝缘层20之间，设有第2区域16b。在制造晶体管100时，如图4所示，在形成第1金属氧化物膜33之前，先形成将成为第2区域16b的第1导电膜32。第1导电膜32的与绝缘层30的密接性较高。因此，利用cmp法去除第1金属氧化物膜33时的膜剥离得到抑制。由此，晶体管100的制造良率提高。
[0101]
例如，在将氧化物半导体晶体管应用于存储单元的开关晶体管的情况下，氧化物半导体晶体管会经过热处理，该热处理是伴随存储单元或配线的形成而进行的。有时由于经过热处理，会产生氧化物半导体晶体管的阈值电压变动。
[0102]
氧化物半导体晶体管产生阈值电压变动的原因是：进行热处理时，形成有通道的氧化物半导体层中的氧向下部电极或上部电极侧逃逸。因氧化物半导体层中的氧逃逸，导致氧化物半导体层中产生氧缺陷。
[0103]
氧缺陷在氧化物半导体层中作为施主发挥功能。因此，例如在氧化物半导体晶体管为n通道型晶体管的情况下，当产生氧缺陷时，氧化物半导体晶体管的阈值电压会降低。
[0104]
图14是比较例的半导体装置的示意剖视图。比较例的半导体装置为晶体管900。
[0105]
比较例的晶体管900在下部电极16不包含第3区域16c及第4区域16d的方面与第1实施方式的晶体管100不同。
[0106]
图15是第1实施方式的半导体装置的作用及效果的说明图。
[0107]
图15表示了在制造比较例的晶体管900时产生对准偏移的情况。具体来说，表示在与晶体管100的制造方法中形成图8所示的开口部38的工序相同的工序中，开口部38与下层图案产生对准偏移的情况。
[0108]
通过氧化物半导体层10相对于下部电极16在第1方向上偏移，而使氧化物半导体层10与下部电极16的第2区域16b直接相接。
[0109]
第2区域16b例如为金属或金属氮化物。在制造晶体管900时的热处理时，由于氧化物半导体层10中的氧被第2区域16b吸收，导致氧化物半导体层10中的氧逃逸。因此，在氧化物半导体层10中产生氧缺陷。因此，晶体管900的阈值电压降低。
[0110]
图16是第1实施方式的半导体装置的作用及效果的说明图。
[0111]
图16表示了在制造第1实施方式的晶体管100时产生对准偏移的情况。具体来说，表示在晶体管100的制造方法中形成图8所示的开口部38的工序中，开口部38与下层图案产生对准偏移的情况。
[0112]
通过氧化物半导体层10相对于下部电极16在第1方向上偏移，而使氧化物半导体层10与下部电极16的第3区域16c直接相接。
[0113]
第3区域16c为氧化物。因此，在制造晶体管100时的热处理时，氧化物半导体层10中的氧被第3区域16c吸收的情况得到抑制。因此，抑制了晶体管100的阈值电压降低。由此，晶体管100的耐热性提高。
[0114]
此外，在通过氧化物半导体层10相对于下部电极16在第1方向上偏移，而使氧化物半导体层10与下部电极16的第4区域16d直接相接的情况下，也能获得相同的效果。
[0115]
另外，晶体管100的下部电极16的第3区域16c及第4区域16d由于为氧化物而为高电阻。例如，第3区域16c及第4区域16d为绝缘体。因此，下部电极16的上端角部(由图1中的虚线圆框包围的部分x)处的电场集中得到缓和。由此，例如下部电极16与栅极电极12之间的泄漏电流得到抑制，晶体管100的误动作得到抑制。
[0116]
从抑制第3区域16c及第4区域16d的氧吸收的观点来看，第3区域16c及第4区域16d的氧(o)的原子浓度优选为比第2区域16b的氧(o)的原子浓度高两位以上，更优选为高三位以上。
[0117]
从抑制第3区域16c及第4区域16d的氧吸收的观点来看，第3区域16c及第4区域16d的氧(o)的原子浓度优选为1
×
10
20
atoms/cm3以上，更优选为1
×
10
21
atoms/cm3以上。
[0118]
从降低下部电极16的电阻的观点来看，第2区域16b的厚度优选为比第1区域16a的厚度薄。此外，如上所述，第1区域16a及第2区域16b的厚度为第3方向的厚度。
[0119]
此外，在晶体管100中，以栅极电极12包围氧化物半导体层10而设置的情况为例进行了说明，但栅极电极12也可以不完全包围氧化物半导体层10。例如，也能够形成为栅极电极12相对于氧化物半导体层10的一部分对向地设置的构造。
[0120]
以上，根据第1实施方式，能抑制热处理后的阈值电压的变动，实现具备高耐热性的氧化物半导体晶体管。
[0121]
(第2实施方式)
[0122]
与第1实施方式的半导体装置的不同点在于，还具备第1导电层，以及还具备第2导电层，所述第1导电层电连接于第1电极，且在第1导电层与氧化物半导体层之间设有第1电极，所述第2导电层电连接于第2电极，且在第2导电层与氧化物半导体层之间设有第2电极。以下，关于与第1实施方式重复的内容，有时会省略一部分记述。
[0123]
图17是第2实施方式的半导体装置的示意剖视图。
[0124]
第2实施方式的半导体装置为晶体管200。晶体管200是在氧化物半导体形成有通道的氧化物半导体晶体管。晶体管200是所谓的sgt，栅极电极包围形成有通道的氧化物半导体层而设置。晶体管200是所谓的垂直型晶体管。
[0125]
晶体管200具备氧化物半导体层10、栅极电极12、栅极绝缘层14、下部电极16、上部电极18、层间绝缘层20、下部导电层22、及上部导电层24。下部电极16是第1电极的一例。上部电极18是第2电极的一例。下部导电层22是第1导电层的一例。上部导电层24是第2导电层的一例。
[0126]
下部电极16包含第1区域16a、第2区域16b、第3区域16c、及第4区域16d。上部电极18包含第5区域18a及第6区域18b。
[0127]
下部导电层22设置在下部电极16的下侧。下部导电层22位于下部电极16的第3方向。在下部导电层22与氧化物半导体层10之间，设有下部电极16。下部导电层22电连接于下部电极16。
[0128]
下部导电层22为导电体。下部导电层22例如为金属或半导体。下部导电层22例如为钨或多晶硅。
[0129]
上部导电层24设置在上部电极18的上侧。上部导电层24位于上部电极18的第3方向。在上部导电层24与氧化物半导体层10之间，设有上部电极18。上部导电层24电连接于上部电极18。
[0130]
上部导电层24为导电体。上部导电层24例如为金属或半导体。上部导电层24例如为钨或多晶硅。
[0131]
下部电极16在下部导电层22与第1区域16a之间具备第2区域16b。在制造晶体管200时，与晶体管100的情况相同，在形成将成为下部电极16的第1区域16a的第1金属氧化物膜33之前，先形成将成为第2区域16b的第1导电膜32。因此，抑制了下部导电层22的氧化。由于抑制了下部导电层22的氧化，所以在下部导电层22与下部电极16之间形成高电阻氧化膜的情况得到抑制。
[0132]
以上，根据第2实施方式，与第1实施方式同样，能抑制热处理后的阈值电压的变动，实现具备高耐热性的氧化物半导体晶体管。
[0133]
(第3实施方式)
[0134]
第3实施方式的半导体存储装置具备在第1方向上延伸的第1配线、在与第1方向交叉的第2方向上延伸的第2配线、及存储单元；存储单元包含氧化物半导体层、栅极电极、栅极绝缘层、第1电极、第2电极、及电容器，所述氧化物半导体层包含第1部分、第2部分、及第1部分与第2部分之间的第3部分，所述栅极电极在与氧化物半导体层交叉的方向上延伸，且电连接于第2配线，所述栅极绝缘层设置在第3部分与栅极电极之间，所述第1电极电连接于第1部分，且第1电极包含第1区域、第2区域、第3区域、及第4区域，第1区域位于第1部分与第2区域之间，第1区域位于第3区域与第4区域之间，第3区域位于第2区域的氧化物半导体层侧，第4区域位于第2区域的氧化物半导体层侧，第1区域包含选自由铟(in)、锌(zn)、锡(sn)、及镉(cd)所组成的群中的至少一种元素及氧(o)，第2区域包含选自由钛(ti)、钽(ta)、钨(w)、及钌(ru)所组成的群中的至少一种金属元素，第3区域包含至少一种金属元素及氧(o)，第4区域包含至少一种金属元素及氧(o)，第3区域的氧(o)的原子浓度高于第2区域的氧(o)的原子浓度，第4区域的氧(o)的原子浓度高于第2区域的氧(o)的原子浓度，所述第2电极电连接于第2部分，且在第2电极与第1电极之间设有氧化物半导体层，所述电容器电连接于第1电极或第2电极中的一个；且第1配线电连接于第1电极或第2电极中的另一个。以下，关于与第1或第2实施方式重复的内容，有时会省略一部分记述。
[0135]
第3实施方式的半导体存储装置为半导体存储器300。第3实施方式的半导体存储装置为动态随机存取存储器(dynamic random access memory，dram)。半导体存储器300将第1实施方式的晶体管100作为dram的存储单元的开关晶体管使用。
[0136]
图18是第3实施方式的半导体存储装置的框图。
[0137]
如图18所示，半导体存储器300具备存储单元阵列210、字线驱动器电路212、行解码器电路214、感测放大器电路215、列解码器电路217、及控制电路221。
[0138]
图19、图20是第3实施方式的半导体存储装置的存储单元阵列的示意剖视图。图19是包含第1方向与第3方向的面的剖视图，图20是包含第2方向与第3方向的面的剖视图。第1方向与第2方向交叉。第1方向与第2方向例如垂直。第3方向是相对于第1方向及第2方向垂直的方向。第3方向是例如相对于衬底垂直的方向。
[0139]
第3实施方式的存储单元阵列210具备由存储单元立体地配置而成的三维构造。在图19、图20中由虚线包围的区域分别表示了1个存储单元。
[0140]
存储单元阵列210具备硅衬底250。
[0141]
存储单元阵列210在硅衬底250上，例如具备多个位线bl及多个字线wl。位线bl在
第1方向上伸长。字线wl在第2方向上伸长。
[0142]
位线bl与字线wl例如垂直地交叉。在位线bl与字线wl交叉的区域，配置着存储单元。存储单元包含第1存储单元mc1及第2存储单元mc2。第1存储单元mc1及第2存储单元mc2是存储单元的一例。
[0143]
连接于第1存储单元mc1及第2存储单元mc2的位线bl为位线blx。位线blx是第1配线的一例。
[0144]
连接于第1存储单元mc1的字线wl为字线wlx。字线wlx是第2配线的一例。连接于第2存储单元mc2的字线wl为字线wly。字线wlx设置在位线blx的一侧。字线wly设置在位线blx的另一侧。
[0145]
存储单元阵列210具有多个板状电极线pl。板状电极线pl连接于各存储单元的板状电极72。
[0146]
存储单元阵列210为了将各配线及各电极电分离而具备层间绝缘层260。
[0147]
多个字线wl电连接于行解码器电路214。多个位线bl电连接于感测放大器电路215。
[0148]
行解码器电路214具备根据所输入的行地址信号来选择字线wl的功能。字线驱动器电路212具备对由行解码器电路214选择的字线wl施加特定电压的功能。
[0149]
列解码器电路217具备根据所输入的列地址信号选择位线bl的功能。感测放大器电路215具备对由列解码器电路217选择的位线bl施加特定电压的功能。另外，具备侦测位线bl的电位并将其放大的功能。
[0150]
控制电路221具备对字线驱动器电路212、行解码器电路214、感测放大器电路215、列解码器电路217、及未图示的其它电路进行控制的功能。
[0151]
字线驱动器电路212、行解码器电路214、感测放大器电路215、列解码器电路217、及控制电路221等电路例如由未图示的晶体管或配线层构成。晶体管例如使用硅衬底250形成。
[0152]
位线bl及字线wl为导电体。位线bl及字线wl例如为金属。
[0153]
图21是第3实施方式的半导体存储装置的第1存储单元的示意剖视图。图22是第3实施方式的半导体存储装置的第2存储单元的示意剖视图。
[0154]
第1存储单元mc1设置在硅衬底250与位线blx之间。在硅衬底250与第2存储单元mc2之间，设有位线blx。
[0155]
第1存储单元mc1设置在位线blx的下侧。第2存储单元mc2设置在位线blx的上侧。
[0156]
第1存储单元mc1设置在位线blx的一侧。第2存储单元mc2设置在位线blx的另一侧。
[0157]
第1存储单元mc1及第2存储单元mc2分别具备晶体管100及电容器201。
[0158]
晶体管100具备氧化物半导体层10、栅极电极12、栅极绝缘层14、下部电极16、上部电极18、及层间绝缘层20。下部电极16是第1电极的一例。上部电极18是第2电极的一例。
[0159]
氧化物半导体层10具有第1部分10a、第2部分10b、及第3部分10c。第3部分10c是第1部分10a与第2部分10b之间的区域。
[0160]
下部电极16包含第1区域16a、第2区域16b、第3区域16c、及第4区域16d。上部电极18包含第5区域18a及第6区域18b。
[0161]
在第1存储单元mc1的栅极电极12电连接有字线wlx。另外，在第2存储单元mc2的栅极电极12电连接有字线wly。
[0162]
电容器201具备单元电极71、板状电极72、及电容器绝缘膜73。单元电极71及板状电极72例如为氮化钛。另外，电容器绝缘膜73例如具有氧化锆、氧化铝、氧化锆的积层构造。
[0163]
在第1存储单元mc1中，电容器201电连接于下部电极16。电容器201的单元电极71连接于下部电极16。板状电极72连接于板状电极线pl。在第1存储单元mc1中，位线blx电连接于上部电极18。
[0164]
在第2存储单元mc2中，电容器201电连接于上部电极18。电容器201的单元电极71连接于上部电极18。板状电极72连接于板状电极线pl。在第2存储单元mc2中，位线blx电连接于下部电极16。
[0165]
此外，在图19、图20、图21、及图22中，以字线wl与栅极电极12由相同材料同时形成的情况为例进行了表示。字线wl与栅极电极12也可以由各不相同的材料分开形成。
[0166]
另外，在图19、图20、图21、及图22中，以位线bl与下部电极16、位线bl与上部电极18由各不相同的材料分开形成的情况为例进行了表示。位线bl与下部电极16、位线bl与上部电极18也可以由相同材料同时形成。
[0167]
根据第3实施方式，通过将第1实施方式的晶体管100作为dram的开关晶体管使用，能抑制热处理后的阈值电压的变动，实现具备高耐热性的半导体存储器。
[0168]
在第1至第3实施方式中，以氧化物半导体层10为包含铟(in)、镓(ga)、及锌(zn)的金属氧化物的情况为例进行了说明，但氧化物半导体层10也能够应用其它金属氧化物。
[0169]
以上，对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不旨在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、替换、变更。例如，也可以将一实施方式的构成要素替换或变更为另一实施方式的构成要素。这些实施方式及其变化包含在发明的范围及主旨中，并且包含在权利要求书中所记载的发明及与其均等的范围中。
[0170]
[符号说明]
[0171]
10:氧化物半导体层
[0172]
10a:第1部分
[0173]
10b:第2部分
[0174]
10c:第3部分
[0175]
12:栅极电极
[0176]
14:栅极绝缘层
[0177]
16:下部电极(第1电极)
[0178]
16a:第1区域
[0179]
16b:第2区域
[0180]
16b1:第2区域的一部分
[0181]
16b2:第2区域的另一部分
[0182]
16c:第3区域
[0183]
16d:第4区域
[0184]
18:上部电极(第2电极)
[0185]
18a:第5区域
[0186]
18b:第6区域
[0187]
22:下部导电层(第1导电层)
[0188]
24:上部导电层(第2导电层)
[0189]
100:晶体管(半导体装置)
[0190]
200:晶体管(半导体装置)
[0191]
201:电容器
[0192]
300:半导体存储器(半导体存储装置)
[0193]
blx:位线(第1配线)
[0194]
mc1:第1存储单元(存储单元)
[0195]
wlx:字线(第2配线)。