显示面板、显示装置的制作方法

1.本公开涉及显示技术领域，尤其涉及一种显示面板、显示装置。


背景技术：

2.相关技术中，显示面板包括有电源线，然而，电源线上电压的稳定性较差，容易与其他信号线发生串扰。
3.需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
4.公开内容
5.根据本公开的一个方面，提供一种显示面板，所述显示面板包括沿第一方向和第二方向阵列分布的像素驱动电路，所述第一方向和所述第二方向相交，所述像素驱动电路包括驱动晶体管和第二晶体管，所述第二晶体管的第一极连接所述驱动晶体管的第一极，第二极连接所述驱动晶体管的栅极，所述显示面板还包括：衬底基板、第一导电层、第二导电层、第三导电层。第一导电层位于所述衬底基板的一侧，所述第一导电层包括：多个第一导电部、多条栅极驱动信号线，所述第一导电部用于形成所述驱动晶体管的栅极；多条所述栅极驱动信号线在所述衬底基板上的正投影沿所述第一方向延伸且沿所述第二方向间隔分布，所述栅极驱动信号线的部分结构用于形成所述第二晶体管的栅极。第二导电层位于所述第一导电层背离所述衬底基板的一侧，所述第二导电层包括：多个第二导电部，多个所述第二导电部一一对应设置于多个所述像素驱动电路内，在同一所述像素驱动电路中，所述第二导电部在所述衬底基板上的正投影位于所述栅极驱动信号线在所述衬底基板上的正投影远离所述第一导电部在所述衬底基板上的正投影的一侧，且在所述第一方向上相邻的两所述第二导电部电连接。第三导电层位于所述第二导电层背离所述衬底基板的一侧，所述第三导电层包括：多条第一电源线，多条所述第一电源线在所述衬底基板上的正投影沿所述第一方向间隔分布且沿所述第二方向延伸，且至少部分所述第二导电部通过过孔连接所述第一电源线。
6.本公开一种示例性实施例中，所述像素驱动电路还包括第一晶体管，所述第一晶体管的第一极连接所述驱动晶体管的栅极，第二极连接初始信号线，所述显示面板还包括：有源层，有源层位于所述衬底基板和所述第一导电层之间，所述有源层包括第八有源部、第九有源部、第十有源部，所述第八有源部用于形成所述第二晶体管的第一沟道区，所述第九有源部用于形成所述第一晶体管的第一沟道区，所述第十有源部连接于所述第八有源部和所述第九有源部之间，且所述第十有源部电连接所述第一导电部。所述第二导电部在所述衬底基板上的正投影和与其对应的所述像素驱动电路中的第十有源部在所述衬底基板上的正投影至少部分重合。
7.本公开一种示例性实施例中，所述第二导电部在所述衬底基板上的正投影和与其对应的所述像素驱动电路中第十有源部在所述衬底基板上的正投影的正投影的交叠面积为s1，所述第十有源部在所述衬底基板上的正投影的面积为s2，s1/s2大于等于70％。
8.本公开一种示例性实施例中，所述第十有源部包括：第一子有源部、第二子有源部、第三子有源部，第一子有源部在所述衬底基板上的正投影沿所述第二方向延伸，且连接于所述第九有源部；第二子有源部连接于所述第一子有源部远离所述第九有源部的一端，且所述第二子有源部在所述衬底基板上的正投影与所述第一子有源部在所述衬底基板上的正投影的夹角为钝角；第三子有源部连接于所述第二子有源部和所述第八有源部之间，所述第三子有源部在所述衬底基板上的正投影沿所述第二方向延伸；所述第二导电部在所述衬底基板上的正投影覆盖所述第二子有源部在所述衬底基板上的正投影，且所述第二导电部在所述衬底基板上的正投影与所述第一子有源部在所述衬底基板上的正投影至少部分交叠，所述第二导电部在所述衬底基板上的正投影与所述第三子有源部在所述衬底基板上的正投影至少部分交叠。
9.本公开一种示例性实施例中，所述第二导电部包括：第一子导电部、第二子导电部，在所述第一方向上，所述第一子导电部在所述衬底基板上的正投影位于所述第一子有源部在所述衬底基板上的正投影远离所述第二子有源部在所述衬底基板上的正投影的一侧，所述第一子导电部包括第一边沿，所述第一边沿在所述衬底基板上的正投影沿所述第一方向延伸；第二子导电部连接于所述第一子导电部，所述第二子导电部在所述衬底基板上的正投影覆盖所述第二子有源部在所述衬底基板上的正投影，且所述第二子导电部在所述衬底基板上的正投影与所述第一子有源部在所述衬底基板上的正投影至少部分交叠，所述第二子导电部在所述衬底基板上的正投影与所述第三子有源部在所述衬底基板上的正投影至少部分交叠，所述第二子导电部包括第二边沿；其中，所述第一边沿与所述第二边沿连接，且所述第一边沿在所述衬底基板上的正投影与所述第二边沿在所述衬底基板上的正投影的夹角为钝角。
10.本公开一种示例性实施例中，所述有源层还包括：第十一有源部、第十二有源部，第十一有源部用于形成所述第二晶体管的第二沟道区；第十二有源部连接于所述第八有源部和所述第十一有源部之间。所述第二导电部还包括：第三子导电部，第三子导电部连接于所述第一子导电部远离所述第二子导电部的一端，所述第三子导电部在所述衬底基板上的正投影与所述第十二有源部在所述衬底基板上的正投影至少部分重合。
11.本公开一种示例性实施例中，所述像素驱动电路还包括第四晶体管，所述第四晶体管的第一极连接所述数据线，第二极连接所述驱动晶体管的第二极。所述有源层还包括：第三有源部、第四有源部、第十七有源部，第三有源部用于形成所述驱动晶体管的沟道区；第四有源部用于形成所述第四晶体管的沟道区；第十七有源部连接于所述第四有源部远离所述第三有源部的一端；所述第二子导电部还包括第三边沿、第四边沿，所述第三边沿连接所述第二边沿，所述第三边沿在所述衬底基板上的正投影沿所述第一方向延伸且与所述第三子有源部在所述衬底基板上的正投影相交，所述第四边沿在所述衬底基板上的正投影沿所述第一方向延伸且与所述第一子有源部在所述衬底基板上的正投影相交，所述第四边沿在所述衬底基板上的正投影位于所述第三边沿在所述衬底基板上的正投影远离所述栅极驱动信号线在所述衬底基板上的正投影的一侧。所述第二导电部还包括：第四子导电部，第四子导电部连接于所述第二子导电部远离所述第一子导电部的一端，所述第四子导电部包括第五边沿和第六边沿，所述第五边沿在所述衬底基板上的正投影、所述第六边沿在所述衬底基板上的正投影沿所述第一方向延伸且与所述第十七有源部在所述衬底基板上的正
投影相交，所述第六边沿在所述衬底基板上的正投影位于所述第五边沿在所述衬底基板上的正投影远离所述栅极驱动信号线在所述衬底基板上的正投影的一侧，所述第五边沿在所述衬底基板上的正投影和所述第四边沿在所述衬底基板上的正投影在所述第二方向上的最大距离大于所述第五边沿在所述衬底基板上的正投影和所述第六边沿在所述衬底基板上的正投影在所述第二方向上的最大距离。
12.本公开一种示例性实施例中，所述第二方向为列方向，每列所述像素驱动电路对应设置一条所述第一电源线，所述第一电源线向与其对应的所述像素驱动电路提供电源信号；每个所述第二导电部在所述衬底基板上的正投影均与一第一电源线在所述衬底基板上的正投影相交，所述第二导电部和与其正投影相交的第一电源线通过过孔连接。
13.本公开一种示例性实施例中，所示第一方向为行方向，所述第二方向为列方向，所述显示面板还包括：第四导电层，第四导电层位于所述第三导电层背离所述衬底基板的一侧，所述第四导电层包括多条数据线；其中，每列所述像素驱动电路对应设置两条所述数据线，在同一列像素驱动电路中，两条数据线连接不同行的像素驱动电路，且连接不同数据线的所述像素驱动电路在列方向上依次交替分布。
14.本公开一种示例性实施例中，所述显示面板还包括发光单元，所述像素驱动电路用于驱动发光单元，所述像素驱动电路还包括第七晶体管，所述第七晶体管的第一极连接初始信号线，第二极连接所述发光单元的第一电极；多个所述像素驱动电路中包括：多个第一像素驱动电路和多个第二像素驱动电路，所述第一像素驱动电路在行列方向上均与第二像素驱动电路相邻设置，且所述第二像素驱动电路在行列方向上均与第一像素驱动电路相邻设置。所述有源层还包括：第十三有源部、第七有源部、第十五有源部，第十三有源部用于形成所述第一晶体管的第二沟道区；第七有源部用于形成所述第七晶体管的沟道区；第十五有源部在所述衬底基板上的正投影沿所述第一方向延伸，所述第十五有源部的第一端连接本行像素驱动电路中的所述第十三有源部，第二端连接上一行像素驱动电路中的所述第七有源部；第十六有源部形成于所述第二像素驱动电路中，所述第十六有源部连接于所述第十五有源部的第二端，且所述第十六有源部在所述衬底基板上的正投影沿所述第一方向延伸。在所述第一像素驱动电路中，所述第二导电部在所述衬底基板上的正投影与所述第十五有源部在所述衬底基板上的正投影至少部分不交叠；在所述第二像素驱动电路中，所述第二导电部在所述衬底基板上的正投影覆盖所述第十五有源部在所述衬底基板上的正投影，且所述第二导电部在所述衬底基板上的正投影与所述第十六有源部在所述衬底基板上的正投影至少部分不交叠。所述第二导电层还包括：所述初始信号线。所述第三导电层还包括：多个第一连接部、多个第二连接部，多个第一连接部一一对应设置于所述第一像素驱动电路中，所述第一连接部通过过孔分别连接所述初始信号线和裸露于所述第二导电部外的所述第十五有源部；多个第二连接部一一对应设置于所述第二像素驱动电路中，所述第二连接部通过过孔分别连接所述初始信号线和裸露于所述第二导电部外的所述第十六有源部。
15.本公开一种示例性实施例中，所述像素驱动电路还包括第四晶体管，所述第四晶体管的第一极连接所述数据线，第二极连接所述驱动晶体管的第二极；多条所述数据线中包括多条第一数据线和多条第二数据线，所述第一数据线连接位于同一列的所述第一像素驱动电路，所述第二数据线连接位于同一列的所述第二像素驱动电路。所述第三导电层还
包括：第五连接部、第六连接部，第五连接部位于所述第二像素驱动电路中，所述第五连接部分别通过过孔连接所述第四晶体管的第一极、以及与其对应的所述第二数据线，且所述第五连接部在所述衬底基板上的正投影至少部分沿所述第一方向延伸；第六连接部位于所述第一像素驱动电路中，所述第六连接部分别通过过孔连接所述第四晶体管的第一极、以及与其对应的所述第一数据线。其中，在同一列所述像素驱动电路中，所述第五连接部在所述衬底基板上的正投影位于所述第二数据线在所述衬底基板上的正投影和所述第一数据线在所述衬底基板上的正投影之间。
16.本公开一种示例性实施例中，所述第五连接部在所述衬底基板上的正投影与所述第二导电部在所述衬底基板上的正投影不相交，所述第六连接部在所述衬底基板上的正投影与所述第二导电部在所述衬底基板上的正投影不相交。
17.本公开一种示例性实施例中，所示第一方向为行方向，所述第二方向为列方向，所述显示面板还包括：第四导电层，第四导电层位于所述第三导电层背离所述衬底基板的一侧，所述第四导电层包括多条数据线。其中，每列所述像素驱动电路对应设置两条所述数据线，在同一列像素驱动电路中，两条数据线连接不同行的像素驱动电路，且连接不同数据线的所述像素驱动电路在列方向上依次交替分布；多个所述像素驱动电路中包括：多个第一像素驱动电路和多个第二像素驱动电路，所述第一像素驱动电路在行列方向上均与第二像素驱动电路相邻设置，且所述第二像素驱动电路在行列方向上均与第一像素驱动电路相邻设置；多条所述数据线中包括多条第一数据线和多条第二数据线，所述第一数据线连接位于同一列的所述第一像素驱动电路，所述第二数据线连接位于同一列的所述第二像素驱动电路；所述第一数据线在所述衬底基板上的正投影与所述第四子导电部在所述衬底基板上的正投影相交，所述第二数据线在所述衬底基板上的正投影与所述第二边沿在所述衬底基板上的正投影相交。
18.本公开一种示例性实施例中，所述像素驱动电路用于驱动发光单元，所述像素驱动电路还包括第一晶体管，所述第一晶体管的第一极连接所述驱动晶体管的栅极，第二极连接初始信号线。所述显示面板还包括：有源层，有源层位于所述衬底基板和所述第一导电层之间，所述有源层包括第八有源部、第九有源部、第十有源部，所述第八有源部用于形成所述第二晶体管的第一沟道区，所述第九有源部用于形成所述第一晶体管的第一沟道区，所述第十有源部连接于所述第八有源部和所述第九有源部之间。所述第三导电层还包括：第三连接部，第三连接部分别通过过孔连接所述第一导电部和所述第十有源部；所述显示面板还包括：第四导电层，第四导电层位于所述第三导电层背离所述衬底基板的一侧，所述第四导电层包括第四连接部，所述第四连接部用于连接所述发光单元第一电极，且所述第四连接部在所述衬底基板上的正投影覆盖所述第三连接部在所述衬底基板上的正投影。
19.本公开一种示例性实施例中，所示第一方向为行方向，所述第二方向为列方向，所述显示面板还包括：第四导电层，第四导电层位于所述第三导电层背离所述衬底基板的一侧，所述第四导电层包括多条数据线；其中，每列所述像素驱动电路对应设置两条所述数据线，在同一列像素驱动电路中，两条数据线连接不同行的像素驱动电路；所述第四连接部在所述衬底基板上的正投影沿所述第二方向延伸，且第四连接部在所述衬底基板上的正投影位于同一列像素驱动电路中两条所述数据线在所述衬底基板上的正投影之间。
20.本公开一种示例性实施例中，所述显示面板还包括：第四导电层，第四导电层位于
所述第三导电层背离所述衬底基板的一侧，所述第四导电层包括多条第二电源线，所述第二电源线在所述衬底基板上的正投影沿所述第二方向延伸，多条所述第二电源线与至少部分所述第一电源线一一对应设置，所述第二电源线在所述衬底基板上的正投影和与其对应的第一电源线在所述衬底基板上的正投影至少部分重合，且第二电源线通过过孔连接与其对应的所述第一电源线。
21.根据本公开的一个方面，提供一种显示装置，该显示装置包括上述的显示面板。
22.应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
23.此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
24.图1为本公开显示面板一种示例性实施例中像素驱动电路的电路结构示意图；
25.图2为图1像素驱动电路一种驱动方法中各节点的时序图；
26.图3为本公开显示面板一种示例性实施例的结构版图；
27.图4为图3中第一导电层和第二导电层的结构版图；
28.图5为本公开显示面板另一种示例性实施例的结构版图；
29.图6为图5中有源层的结构版图；
30.图7为图5中第一导电层的结构版图；
31.图8为图5中第二导电层的结构版图；
32.图9为图5中第三导电层的结构版图；
33.图10为图5中第四导电层的结构版图；
34.图11为图5中有源层和第一导电层的结构版图；
35.图12为图11中有源层、第一导电层、第二导电层的结构版图；
36.图13为图11中有源层、第一导电层、第二导电层、第三导电层的结构版图；
37.图14为图5中沿虚线aa的部分剖视图；
38.图15为本公开显示面板一种示例性实施例的功能框图；
39.图16为图15中各信号的时序图。
具体实施方式
40.现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本公开将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
41.虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会
成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
42.用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
43.如图1所示，为本公开显示面板一种示例性实施例中像素驱动电路的电路结构示意图。该像素驱动电路可以包括：第一晶体管t1、第二晶体管t2、驱动晶体管t3、第四晶体管t4、第五晶体管t5、第六晶体管t6、第七晶体管t7、电容c。其中，第一晶体管t1的第一极连接节点n，第二极连接初始信号端vinit，栅极连接复位信号端re1；第二晶体管t2第一极连接驱动晶体管t3的第一极，第二极连接节点n；栅极连接栅极驱动信号端gate；驱动晶体管t3的栅极连接节点n；第四晶体管t4的第一极连接数据信号端da，第二极连接驱动晶体管t3的第二极，栅极连接栅极驱动信号端gate；第五晶体管t5的第一极连接第一电源端vdd，第二极连接驱动晶体管t3的第二极，栅极连接使能信号端em；第六晶体管t6第一极连接驱动晶体管t3的第一极，栅极连接使能信号端em；第七晶体管t7的第一极连接初始信号端vinit，第二极连接第六晶体管t6的第二极，栅极连接复位信号端re2。电容c连接于驱动晶体管t3的栅极和第一电源端vdd之间。该像素驱动电路可以连接一发光单元oled，用于驱动该发光单元oled发光，发光单元oled可以连接于第六晶体管t6的第二极和第二电源端vss之间。其中，晶体管t1-t7可以均为p型晶体管。
44.需要说明的是，本公开所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本说明书中，第一极可以为漏电极、第二极可以为源电极，或者第一极可以为源电极、第二极可以为漏电极。
45.如图2所示，为图1中像素驱动电路一种驱动方法中各节点的时序图。其中，gate表示栅极驱动信号端gate的时序，re1表示复位信号端re1的时序，re2表示复位信号端re2的时序，em表示使能信号端em的时序，da表示数据信号端da的时序。该像素驱动电路的驱动方法可以包括复位阶段t1、补偿阶段t2，发光阶段t3。在复位阶段t1：复位信号端re1输出低电平信号，第一晶体管t1导通，初始信号端vinit向节点n输入初始信号。在补偿阶段t2：复位信号端re2、栅极驱动信号端gate输出低电平信号，第四晶体管t4、第二晶体管t2、第七晶体管t7导通，同时数据信号端da输出驱动信号以向节点n写入电压vdata+vth，其中vdata为驱动信号的电压，vth为驱动晶体管t3的阈值电压，初始信号端vinit向第六晶体管t6的第二极输入初始信号。发光阶段t3：使能信号端em输出低电平信号，第六晶体管t6、第五晶体管t5导通，驱动晶体管t3在电容c存储的电压vdata+vth作用下发光。根据驱动晶体管输出电流公式i＝(μwcox/2l)(vgs-vth)2，其中，μ为载流子迁移率；cox为单位面积栅极电容量，w为驱动晶体管沟道的宽度，l驱动晶体管沟道的长度，vgs为驱动晶体管栅源电压差，vth为驱动晶体管阈值电压。本公开像素驱动电路中驱动晶体管的输出电流i＝(μwcox/2l)(vdata+vth-vdd-vth)2。该像素驱动电路能够避免驱动晶体管阈值对其输出电流的影响。
46.本示例性实施例首先提供一种显示面板，该显示面板包括沿第一方向和第二方向阵列分布的像素驱动电路，第一方向和第二方向相交，所述像素驱动电路包括驱动晶体管和第二晶体管，所述第二晶体管的第一极连接所述驱动晶体管的第一极，第二极连接所述
驱动晶体管的栅极，例如，该像素驱动电路可以如图1所示。该显示面板还可以包括：衬底基板、第一导电层、第二导电层、第三导电层，如图3、4所示，图3为本公开显示面板一种示例性实施例的结构版图，图4为图3中第一导电层和第二导电层的结构版图。第一导电层位于衬底基板的一侧，第一导电层可以包括：多个第一导电部11、多条栅极驱动信号线gate，第一导电部11可以用于形成驱动晶体管的栅极；多条栅极驱动信号线gate在衬底基板上的正投影可以沿第一方向x延伸且沿第二方向y间隔分布，且栅极驱动信号线gate的部分结构可以用于形成第二晶体管的栅极；第二导电层可以位于第一导电层背离衬底基板的一侧，第二导电层可以包括：多个第二导电部22，多个第二导电部22一一对应设置于多个像素驱动电路内，在同一像素驱动电路中，第二导电部22在衬底基板上的正投影位于栅极驱动信号线gate在衬底基板上的正投影远离第一导电部11在衬底基板上的正投影的一侧，且在第一方向x上相邻的两第二导电部22电连接；第三导电层可以位于第二导电层背离衬底基板的一侧，第三导电层可以包括：多条第一电源线vdd1，第一电源线vdd1可以用于向像素驱动电路提供电源信号，例如，可以向像素驱动电路提供高电平的电源信号。多条第一电源线vdd1在衬底基板上的正投影可以沿第一方向x间隔分布且沿第二方向y延伸，且至少部分第二导电部22可以通过过孔h连接第一电源线vdd1。
47.本示例性实施例中，在第一方向x上相互连接的第二导电部22形成行方向的导电通道，同时，由于至少部分第二导电部22与电源线vdd1通过过孔连接，本示例性实施例提供的显示面板可以形成网格结构的电源线。一方面，该网格结构的电源线上具有较稳定的电压，从而可以降低电源线与其他信号线之间的信号串扰；另一方面，该网格结构的电源线具有较小的自身电阻，从而可以降低显示面板不同位置上电源线的电压差，进而改善显示面板显示的均一性。
48.本示例性实施例中，如图3所示，第一方向x可以为行方向，第二方向y可以为列方向，每列像素驱动电路可以对应设置一条所述第一电源线vdd1，每条第一电源线vdd1向与其对应的所述像素驱动电路提供电源信号。每个所述第二导电部22在所述衬底基板上的正投影均可以与一条第一电源线vdd1在所述衬底基板上的正投影相交，第二导电部22可以和与其正投影相交的第一电源线vdd1通过过孔连接。应该理解的是，在其他示例性实施例中，也可以仅有部分第二导电部22和第一电源线vdd1通过过孔连接。
49.本示例性实施例中，显示面板中的像素驱动电路可以如图1所示，应该理解的是，在其他示例性实施例中，该显示面板中的像素驱动电路还可以为其他结构，例如，8t1c、9t1c等。
50.本示例性实施例中，该显示面板还可以包括有源层、第四导电层，其中，衬底基板、有源层、第一导电层、第二导电层、第三导电层、第四导电层依次层叠设置，上述功能层之间可以设置有绝缘层。如图5-13所示，图5为本公开显示面板另一种示例性实施例的结构版图，图6为图5中有源层的结构版图，图7为图5中第一导电层的结构版图，图8为图5中第二导电层的结构版图，图9为图5中第三导电层的结构版图，图10为图5中第四导电层的结构版图，图11为图5中有源层和第一导电层的结构版图，图12为图11中有源层、第一导电层、第二导电层的结构版图，图13为图11中有源层、第一导电层、第二导电层、第三导电层的结构版图。图5所示显示面板可以具有图3所示显示面板的特征。
51.如图5、6、11所示，多个所述像素驱动电路中包括：多个第一像素驱动电路p1和多
个第二像素驱动电路p2，所述第一像素驱动电路p1在行列方向上均与第二像素驱动电路p2相邻设置，且所述第二像素驱动电路p2在行列方向上均与第一像素驱动电路p1相邻设置。
52.有源层可以包括：第三有源部53、第四有源部54、第五有源部55、第六有源部56、第七有源部57、第八有源部58、第九有源部59、第十有源部510、第十一有源部511、第十二有源部512、第十三有源部513、第十五有源部515、第十七有源部517。其中，第三有源部53可以用于形成驱动晶体管t3的沟道区；第四有源部54可以用于形成第四晶体管t4的沟道区；第五有源部55可以用于形成第五晶体管t5的沟道区；第六有源部56可以用于形成第六晶体管t6的沟道区；第七有源部57可以用于形成第七晶体管t7的沟道区；第八有源部58可以用于形成第二晶体管t2的第一沟道区；第十一有源部511可以用于形成第二晶体管t2的第二沟道区；第十二有源部512连接于第十一有源部511和第八有源部58之间；第九有源部59用于形成第一晶体管的第一沟道区；第十有源部510连接于所述第九有源部59和第八有源部58之间；第十三有源部513用于形成第一晶体管的第二沟道区；第十五有源部515在所述衬底基板上的正投影沿所述第一方向x延伸，所述第十五有源部515的第一端连接本行像素驱动电路中的所述第十三有源部513，第二端连接上一行像素驱动电路中的第七有源部57；第十七有源部517连接于第四有源部54远离第三有源部53的一端。其中，第十有源部510可以包括：第一子有源部5101、第二子有源部5102、第三子有源部5103，第一子有源部5101在所述衬底基板上的正投影沿所述第二方向y延伸，且连接于所述第九有源部；第二子有源部5102连接于所述第一子有源部5101远离第九源部59的一端，且所述第二子有源部5102在所述衬底基板上的正投影与所述第一子有源部5101在所述衬底基板上的正投影的夹角为钝角；第三子有源部5103连接于所述第二子有源部5102和所述第八有源部58之间，所述第三子有源部5103在所述衬底基板上的正投影沿所述第二方向y延伸。此外，有源层还可以包括位于第二像素驱动电路p2中的第十六有源部516，第十六有源部516可以连接于所述第十五有源部515的第二端，且所述第十六有源部516在所述衬底基板上的正投影可以沿所述第一方向x延伸。有源层可以由多晶硅半导体材料形成，相应的，本公开显示面板中的晶体管可以为p型低温多晶硅薄膜晶体管。
53.需要说明的是，本示例性实施例中，一结构在衬底基板上的正投影沿某一方向延伸，可以理解为，该结构在衬底基板上的正投影整体沿该方向延，即该结构在衬底基板上的正投影可以沿该方向直线延伸或弯折延伸。
54.如图5、7、11所示，第一导电层除了包括第一导电部11、栅极驱动信号线gate以外，第一导电层还可以包括复位信号线re、使能信号线em。栅极驱动信号线gate在衬底基板上的正投影可以覆盖第十一有源部511在衬底基板上的正投影、第八有源部58在衬底基板上的正投影、第四有源部54在衬底基板上的正投影，栅极驱动信号线gate的部分结构可以用于形成第二晶体管和第四晶体管的栅极，同时栅极驱动信号线gate可以用于提供图1中的栅极驱动信号端。第一导电部11用于形成驱动晶体管t3栅极以外，第一导电部11还可以用于形成电容c的第一电极。复位信号线re在衬底基板上的正投影、使能信号线em在衬底基板上的正投影均可以沿第一方向x延伸。复位信号线re在衬底基板上的正投影可以覆盖本行像素驱动电路中第九有源部59在衬底基板上的正投影、第十三有源部513在衬底基板上的正投影，以及上一行像素驱动电路中第七有源部57在衬底基板上的正投影。复位信号线re的部分结构可以形成本行像素驱动电路中第一晶体管t1的栅极，复位信号线re的另外部分
结构可以形成上一行像素驱动电路中第七晶体管的栅极。同时，复位信号线re可以用于向本行像素驱动电路提供图1中的第一复位信号端，向上一行像素驱动电路提供图1中的第二复位信号端。使能信号线em在衬底基板上的正投影可以覆盖第五有源部55在衬底基板上的正投影、第六有源部56在衬底基板上的正投影，使能信号线em的部分结构可以用于形成第五晶体管t5和第六晶体管t6的栅极，同时使能信号线em可以提供图1中的使能信号端。本示例性实施例中，显示面板可以以第一导电层为掩膜对有源层进行导体化处理，即被第一导电层覆盖的有源层形成晶体管的沟道区，未被第一导电层覆盖的区域形成导体结构。
55.如图5、8、12所示，第二导电层除了包括有第二导电部22以外，第二导电层还可以包括初始信号线vinit、第三导电部23。初始信号线vinit用于提供图1中的初始信号端，且初始信号线vinit在衬底基板上的正投影可以沿第一方向x延伸。第三导电部23在衬底基板上的正投影可以与第一导电部在衬底基板上的正投影至少部分重合，第三导电部23可以用于形成电容c的第二电极，第三导电部23上可以开设有开口231，在第一方向x上相邻的第三导电部23可以相互连接。
56.如图5、8、12所示，第十有源部510与驱动晶体管t3的栅极连接，以连接第一晶体管t1的第一极和驱动晶体管的栅极，第十有源部510容易受到显示面板中数据线等信号线的噪音影响，从而造成像素驱动电路在发光阶段节点n电压不稳定。本示例性实施例中，第二导电部22在所述衬底基板上的正投影和与其对应的所述像素驱动电路中的第十有源部510在所述衬底基板上的正投影至少部分重合。由于第二导电部22连接稳压电源电源线vdd1，第二导电部22可以屏蔽数据线等其他信号线对第十有源部510的噪音影响，从而降低该像素驱动电路在发光阶段驱动晶体管栅极的电压波动。本示例性实施例中，所述第二导电部在所述衬底基板上的正投影和与其对应的所述像素驱动电路中第十有源部在所述衬底基板上的正投影的正投影的交叠面积为s1，所述第十有源部在所述衬底基板上的正投影的面积为s2，s1/s2可以大于等于70％，例如，s1/s2可以为70％、80％、90％等。本示例性实施例中，第二导电部22在所述衬底基板上的正投影可以覆盖所述第二子有源部5102在所述衬底基板上的正投影，且所述第二导电部22在所述衬底基板上的正投影与所述第一子有源部5101在所述衬底基板上的正投影至少部分交叠，所述第二导电部22在所述衬底基板上的正投影与所述第三子有源部5103在所述衬底基板上的正投影至少部分交叠。第二导电部22在其延伸方向上的长度可以大于第一子有源部5101在其延伸方向上的长度，且第二导电部22在其延伸方向上的长度可以大于第三子有源部5103在其延伸方向上的长度。
57.如图5、8、12所示，第三子导电部223连接于所述第一子导电部221，所述第三子导电部223在所述衬底基板上的正投影与所述第十二有源部512在所述衬底基板上的正投影至少部分重合。第三子导电部223可以对第十二有源部512起到稳压作用，从而降低第十二有源部512向第二晶体管源漏极的漏电流。
58.此外，如图5、8、12所示，在所述第一像素驱动电路p1中，所述第二导电部22在所述衬底基板上的正投影与所述第十五有源部515在所述衬底基板上的正投影至少部分不交叠，例如，所述第二导电部22在所述衬底基板上的正投影与所述第十五有源部515在所述衬底基板上的正投影完全不交叠；在所述第二像素驱动电路p2中，所述第二导电部22在所述衬底基板上的正投影覆盖所述第十五有源部515在所述衬底基板上的正投影，且所述第二导电部22在所述衬底基板上的正投影与所述第十六有源部516在所述衬底基板上的正投影
至少部分不交叠，例如，所述第二导电部22在所述衬底基板上的正投影与所述第十六有源部516在所述衬底基板上的正投影完全不交叠。
59.如图5、9、13所示，第三导电层除了包括第一电源线vdd1以外，第三导电层还可以包括第三连接部33、第七连接部37，第三连接部33可以通过过孔h1连接第一导电部11，通过过孔h2连接第十有源部510，以连接驱动晶体管栅极和第二晶体管的第二极。其中，过孔h1在衬底基板上的正投影位于开口231在衬底基板上的正投影以内，以避免过孔h1内的导电结构与第三导电部23电连接。第七连接部37通过过孔h3连接第六有源部56和第七有源部57之间的有源层。第三导电层还可以包括：多个第一连接部31、多个第二连接部32、多个第五连接部35、多个第六连接部36。多个第一连接部31一一对应设置于所述第一像素驱动电路p1中，所述第一连接部31可以通过过孔h4连接所述初始信号线vinit，通过过孔h5连接裸露于所述第二导电部22外的所述第十五有源部515，以连接第一晶体管t1的第二极和初始信号端。多个第二连接部32一一对应设置于所述第二像素驱动电路p2中，所述第二连接部32可以通过过孔h6连接所述初始信号线vinit，通过过孔h7连接裸露于所述第二导电部22外的所述第十六有源部516，以连接第一晶体管t1的第二极和初始信号端。多个第五连接部35一一对应设置于所述第二像素驱动电路p2中，所述第五连接部35通过过孔h8连接与其对应的像素驱动电路中的第十七有源部517，且所述第五连接部35在所述衬底基板上的正投影至少部分沿所述第一方向x延伸。多个第六连接部36一一对应设置于所述第一像素驱动电路p1中，所述第六连接部36通过过孔h9连接与其对应的像素驱动电路中的第十七有源部517。第一电源线vdd1可以通过过孔h14连接第三导电部23，以连接电容的第二电极和第一电源端。
60.如图5、10所示，第四导电层可以包括多条数据线，数据线在衬底基板上的正投影可以沿第二方向y延伸，数据线可以用于提供图1中的数据信号端，每列所述像素驱动电路可以对应设置两条所述数据线，在同一列像素驱动电路中，两条数据线可以连接不同行的像素驱动电路，且连接不同数据线的所述像素驱动电路可以在列方向上依次交替分布。多条所述数据线中包括多条第一数据线da1和多条第二数据线da2，所述第一数据线da1连接位于同一列的所述第一像素驱动电路p1，所述第二数据线da2连接位于同一列的所述第二像素驱动电路p2。该显示面板可以同时扫描两行像素驱动电路，且第一数据线da1和第二数据线da2可以独立向同时扫描的两行像素驱动电路提供数据信号，该设置可以提高显示面板的刷新率，应用该设计的显示面板可以实现120hz的刷新率。如图5、10所示，第二数据线da2可以通过过孔h10连接第五连接部35，以连接数据信号端和第四晶体管的第一极。第一数据线da1可以通过过孔h11连接第六连接部36，以连接数据信号端和第四晶体管的第一极。
61.如图5、10所示，在同一列所述像素驱动电路中，所述第五连接部35在所述衬底基板上的正投影可以位于所述第二数据线da2在所述衬底基板上的正投影和所述第一数据线da1在所述衬底基板上的正投影之间。所述第五连接部35在所述衬底基板上的正投影与所述第二导电部22在所述衬底基板上的正投影可以不相交，所述第六连接部36在所述衬底基板上的正投影与所述第二导电部22在所述衬底基板上的正投影可以不相交。该设置可以降低数据线与第二导电部22之间的寄生电容，从而降低数据线的阻抗负载(rc loading)。
62.如图5、10所示，第四导电层还可以包括第四连接部44，第四连接部可以通过过孔
h12连接第七连接部37，第四连接部可以用于连接发光单元的第一电极。所述第四连接部44在所述衬底基板上的正投影可以覆盖所述第三连接部33在所述衬底基板上的正投影。第四连接部44可以屏蔽数据线对第三连接部33的噪音影响，从而降低该像素驱动电路在发光阶段驱动晶体管栅极的电压波动。所述第四连接部44在所述衬底基板上的正投影可以沿所述第二方向y延伸，且第四连接部44在所述衬底基板上的正投影位于同一列像素驱动电路中两条所述数据线da1、da2在所述衬底基板上的正投影之间。第四连接部44还可以屏蔽同一列像素驱动电路中两条数据线相互之间的噪音影响。
63.如图5、8、10所示，所述第二导电部可以包括：第一子导电部221、第二子导电部222、第三子导电部223、第四子导电部224。在第一方向x上，第一子导电部221在所述衬底基板上的正投影位于所述第一子有源部5101在所述衬底基板上的正投影远离所述第二子有源部5102在所述衬底基板上的正投影的一侧，所述第一子导电部221包括第一边沿2211，所述第一边沿2211在所述衬底基板上的正投影可以沿所述第一方向x延伸。第二子导电部222连接于所述第一子导电部221，所述第二子导电部222在所述衬底基板上的正投影可以覆盖所述第二子有源部5102在所述衬底基板上的正投影，且所述第二子导电部222在所述衬底基板上的正投影可以与所述第一子有源部5101在所述衬底基板上的正投影至少部分交叠，所述第二子导电部222在所述衬底基板上的正投影可以与所述第三子有源部5103在所述衬底基板上的正投影至少部分交叠，所述第二子导电部22包括第二边沿2222。其中，所述第一边沿2211与所述第二边沿2222连接，且所述第一边沿2211在所述衬底基板上的正投影与所述第二边沿2222在所述衬底基板上的正投影的夹角β为钝角。所述第二子导电部还可以包括第三边沿2223、第四边沿2224，所述第三边沿2223连接所述第二边沿2222，所述第三边沿2223在所述衬底基板上的正投影沿所述第一方向x延伸且与所述第三子有源部5103在所述衬底基板上的正投影相交，所述第四边沿2224在所述衬底基板上的正投影沿所述第一方向x延伸且与所述第一子有源部5101在所述衬底基板上的正投影相交，所述第四边沿2224在所述衬底基板上的正投影位于所述第三边沿2223在所述衬底基板上的正投影远离所述栅极驱动信号线gate在所述衬底基板上的正投影的一侧。第四子导电部224连接于所述第二子导电部222远离所述第一子导电部221的一端，所述第四子导电部224可以包括第五边沿2245和第六边沿2246，所述第五边沿2245在所述衬底基板上的正投影、所述第六边沿2246在所述衬底基板上的正投影均沿所述第一方向x延伸且均与所述第十七有源部517在所述衬底基板上的正投影相交，所述第六边沿2246在所述衬底基板上的正投影位于所述第五边沿2245在所述衬底基板上的正投影远离所述栅极驱动信号线gate在所述衬底基板上的正投影的一侧，所述第五边沿2245在所述衬底基板上的正投影和所述第四边沿2224在所述衬底基板上的正投影在所述第二方向上的最大距离大于所述第五边沿在所述衬底基板上的正投影和所述第六边沿在所述衬底基板上的正投影在所述第二方向上的最大距离。所述第一数据线da1在所述衬底基板上的正投影可以与所述第四子导电部224在所述衬底基板上的正投影相交，所述第二数据线da2在所述衬底基板上的正投影可以与所述第二边沿2222在所述衬底基板上的正投影相交。该设置可以极大的降低数据线与第二导电部之间的交叠面积，从而降低数据线与第二导电部22之间的寄生电容，进而降低数据线的阻抗负载(rc loading)。
64.如图5、10所示，所述第四导电层还可以包括多条第二电源线vdd2，所述第二电源
线vdd2在所述衬底基板上的正投影可以沿所述第二方向y延伸，多条所述第二电源线vdd1与多条所述第一电源线vdd1一一对应设置，所述第二电源线vdd2在所述衬底基板上的正投影和与其对应的第一电源线vdd1在所述衬底基板上的正投影至少部分重合，例如，所述第二电源线vdd2在所述衬底基板上的正投影在其他延伸方向上的任意分段和与其对应的第一电源线vdd1在所述衬底基板上的正投影至少部分重合，第二电源线vdd2可以通过过孔h13连接与其对应的所述第一电源线vdd1。该设置可以进一步降低电源线的自身电阻，提高电源线上电压的稳定性。
65.如图14所示，为图5中沿虚线aa的部分剖视图，该显示面板还可以包括缓冲层62、第一绝缘层63、第二绝缘层64、第一介电层65、钝化层66、第二介电层67，其中，衬底基板61、缓冲层62、有源层、第一绝缘层63、第一导电层、第二绝缘层64、第二导电层、第一介电层65、第三导电层、钝化层66、第二介电层67、第四导电层依次层叠设置。第一绝缘层63、第二绝缘层64可以氧化硅层，第一介电层65、第二介电层67可以为氮化硅层，钝化层66、缓冲层62的材料可以为氧化硅、氮化硅等。衬底基板61可以包括依次层叠设置的玻璃基板、阻挡层、聚酰亚胺层，阻挡层可以为无机材料。第一导电层、第二导电层的材料可以是钼、铝、铜、钛、铌其中之一或者合金，或者钼/钛合金或者叠层等。第三导电层、第四导电层的材料可以包括金属材料，例如可以是钼、铝、铜、钛、铌其中之一或者合金，或者钼/钛合金或者叠层等，或者可以是钛/铝/钛叠层。
66.如图15、16所示，图15为本公开显示面板一种示例性实施例的功能框图，图16为图15中各信号的时序图。该显示面板可以包括子像素阵列101、栅极驱动电路em goa1、栅极驱动电路em goa2、栅极驱动电路reset/gate goa_奇、栅极驱动电路reset/gate goa_偶、数据信号端107、第一数据线103、第二数据线104、第一选通支路110、第二选通支路111、第三选通支路112、第四选通支路113。其中，子像素阵列101包括多个子像素单元pix1，子像素单元pix1可以包括上述的像素驱动电路。栅极驱动电路em goa1、栅极驱动电路em goa2可以向像素驱动电路中的使能信号端em提供驱动信号；栅极驱动电路reset/gate goa_奇可以向奇数行像素驱动电路中的栅极驱动信号端gate和复位信号端re2提供驱动信号；栅极驱动电路reset/gate goa_偶可以向偶数行像素驱动电路中的栅极驱动信号端gate和复位信号端re2提供驱动信号；数据信号端107可以向像素驱动电路中的数据信号端提供数据信号。子像素pix1通过数据线先写入数据信号，再通过栅线写入栅级控制信号，并且在栅级控制信号结束之前应完成数据信号写入，从而使对应的子像素正常工作。根据其中一个可行的驱动时序，本公开数据线的版图采用奇-偶-偶-奇的镜像设计，可以使得相邻两行在数据写入时，数据信号距离拉大，从而减小串扰，提高显示效果。下面以一个可行的驱动方式进行说明：
67.在第一时间段t1＇，通过第一选通支路110将数据信号端107和与奇数列子像素耦接的所有第一数据线103电导通，使数据信号端107输出的数据信号输入与奇数列子像素耦接的所有第一数据线103。在第二时间段t2＇，通过第二选通支路111将数据信号端107和与偶数列子像素耦接的所有第一数据线103电导通，使数据信号端107输出的数据信号输入与偶数列子像素耦接的所有第一数据线103。在第三时间段t3＇，通过第三选通支路112将数据信号端107和与奇数列子像素耦接的所有第二数据线104电导通，使数据信号端输出的数据信号输入与奇数列子像素耦接的所有第二数据线104。在第四时间段t4＇，通过第四选通支
路113将数据信号端107和与偶数列子像素耦接的所有第二数据线104电导通，使数据信号端107输出的数据信号输入与偶数列子像素耦接的所有第二数据线104。第一时间段t1＇、第二时间段t2＇、第三时间段t3＇和第四时间段t4＇依次排列且互不重叠。
68.在一些实施例中，请参阅图16，第一时间段t1＇的起始时刻在第一行子像素的栅级控制信号的信号输入时间段(即图16中第五时间段t5＇)的起始时刻之前。第二时间段t2＇的结束时刻在向第一行子像素的栅级控制信号的信号输入时间段(即图16中第五时间段t5＇)的结束时刻之前。第三时间段t3＇的起始时刻在第二行子像素的栅级控制信号的信号输入时间段(即图16中第六时间段t6＇)的起始时刻之前。第四时间段t4＇的结束时刻在第二行子像素的栅级控制信号的信号输入时间段(即图16中第六时间段t6＇)的结束时刻之前。
69.在一些实施例中，请参阅图16，第一时间段t1＇的结束时刻在第一行子像素的栅级控制信号的信号输入时间段(即图16中第五时间段t5＇)的起始时刻之前。第二时间段t2＇的起始时刻在第一行子像素的栅级控制信号的信号输入时间段(即图16中第五时间段t5＇)的起始时刻之前。第三时间段t3＇的结束时刻在第二行子像素的栅级控制信号的信号输入时间段(即图16中第六时间段t6＇)的起始时刻之前。第四时间段的起始时刻在第二行子像素的栅级控制信号的信号输入时间段(即图16中第六时间段t6＇)的起始时刻之前。
70.在一些实施例中，请参阅图16，第一行子像素的栅级控制信号的信号输入时间段(即图16中第五时间段t5＇)的结束时刻在下一个第一时间段t1＇的起始时刻之前。第二行子像素的栅级控制信号的信号输入时间段(即图16中第六时间段t6＇)的结束时刻在下一个第三时间段t3＇的起始时刻之前。
71.在一些示例中，请参阅图15和图16，选通器件114为p型晶体管。在第一时间段t1＇(图16中时长为d)内，mux1信号为低电平，第一选通支路110在接收到mux1信号后将data1端和data2端分别与相应的奇数行奇数列子像素单元所连接的第一数据线103电导通，将数据信号data1写入对应的第一数据线103(图15中为第一列子像素单元所连接的第一数据线103)并存储，并将数据信号data2写入对应的第一数据线103(图15中为第三列子像素单元所连接的第一数据线103)。
72.请参阅图15和图16，在t1＇之后的第二时间段t2＇(图16中时长为e)内，mux1信号为高电平，mux2信号为低电平，第二选通支路111在接收到mux2信号后将data1端和data2端分别与相应的奇数行偶数列子像素单元所连接的第一数据线103电导通，将数据信号data1写入对应的第一数据线103(图15中为第二列子像素单元所连接的第一数据线103)并存储，并将数据信号data2写入对应的第一数据线103(图15中为第四列子像素单元所连接的第一数据线103)。
73.请参阅图15和图16，在t2＇之后的第三时间段t3＇(图16中时长为d)内，mux1信号和mux2信号均为高电平，mux3信号为低电平，第三选通支路112在接收到mux3信号后将data1端和data2端分别与相应的偶数行奇数列子像素单元所连接的第二数据线104电导通，将数据信号data1写入对应的第二数据线104(图15中为第一列子像素单元所连接的第二数据线104)并存储，并将数据信号data2写入对应的第二数据线104(图15中为第三列子像素单元所连接的第二数据线104)。
74.请参阅图15和图16，在t3＇之后的第四时间段t4＇(图16中时长为e)内，mux1至mux3信号均为高电平，mux4信号为低电平，第四选通支路113在接收到mux4信号后将data1端和
data2端分别与相应的偶数行偶数列子像素单元所连接的第二数据线104电导通，将数据信号data1写入对应的第二数据线104(图15中为第二列子像素单元所连接的第二数据线104)并存储，并将数据信号data2写入对应的第二数据线104(图15中为第四列子像素单元所连接的第二数据线104)。
75.请参阅图15和图16，在t1＇之后的第五时间段t5＇(图16中时长为h)内，第一行的reset/gate goa_奇输出的栅极控制信号gate1为低电平，使第一行各子像素单元内的像素电路导通，第一行各子像素单元所连接的第一数据线103将存储的数据信号data1写入第一行第一列和第二列的各子像素单元，将存储的数据信号data2写入第一行第三列和第四列的各子像素单元，第一行其它列子像素单元的写入操作同理，从而可在第五时间段t5＇内，完成第一行子像素单元的数据写入和vth补偿操作。
76.请参阅图15和图16，在t3＇之后的第六时间段t6＇(与t5＇部分重叠)内，第二行的reset/gate goa_偶输出的栅极控制信号gate2为低电平，使第二行各子像素单元内的像素电路导通，第二行各子像素单元所连接的第二数据线104将存储的数据信号data1写入第二行第一列和第二列的各子像素单元，将存储的数据信号data2写入第二行第三列和第四列的各子像素单元，第二行其它列子像素单元的写入操作同理，从而可在第六时间段t6＇内，完成第二行子像素单元的数据写入和vth补偿操作。
77.请参阅图15和图16，在t4＇之后的第七时间段t7＇(与t6＇部分重叠)内，第三行的reset/gate goa_奇输出的栅极控制信号gate3为低电平，使第三行各子像素单元内的像素电路导通，第三行各子像素单元所连接的第一数据线103将存储的数据信号data1写入第三行第一列和第二列的各子像素单元，将存储的数据信号data2写入第三行第三列和第四列的各子像素单元，第三行其它列子像素单元的写入操作同理，从而可在第七时间段t7＇内，完成第三行子像素单元的数据写入和vth补偿操作。
78.请参阅图15和图16，在第八时间段t8＇(与t7＇部分重叠)内，第四行的reset/gate goa_偶输出的栅极控制信号gate4为低电平，使第四行各子像素单元内的像素电路导通，第四行各子像素单元所连接的第一数据线103将存储的数据信号data1写入第四行第一列和第二列的各子像素单元，将存储的数据信号data2写入第四行第三列和第四列的各子像素单元，第四行其它列子像素单元的写入操作同理，从而可在第八时间段t8＇t8内，完成第四行子像素单元的数据写入和vth补偿操作。
79.参照图16可知，t5＇至t8＇时间段两两之间有重叠，在对前一行子像素单元进行数据写入和vth补偿操作的过程中，启动对后一行子像素单元进行数据写入和vth补偿操作，而无需等到对前一行子像素单元进行数据写入和vth补偿操作结束之后再对后一行子像素单元进行数据写入和vth补偿操作，从而可延长对第一行子像素单元的数据写入时间和vth补偿时间。
80.在一些示例中，请参阅图16，图16中的d、e、f、g、h、i和h＇均表示时间宽度，其中，
81.d表示输入第一选通支路110和输入第三选通支路112的数据信号的作用时间。
82.e表示输入第二选通支路111和输入第四选通支路113的数据信号的作用时间。
83.f表示在同一个周期中第一选通支路110数据信号输入时间段的起始时刻和第二选通支路111数据信号输入时间段的起始时刻的时间差(或在同一个周期中第三选通支路112数据信号输入时间段的起始时刻和第四选通支路113数据信号输入时间段的起始时刻
的时间差)。
84.g表示第一选通支路110数据信号输入时间段的起始时刻与对应的第一行栅级控制信号gate1或对应的第三行栅级控制信号gate3的输入时间段的起始时刻的时间差(或第三选通支路112数据信号输入时间段的起始时刻与对应的第二行栅级控制信号gate2或对应的第四行栅级控制信号gate4的输入时间段的起始时刻的时间差)。
85.h＇表示数据信号data1和data2的行周期。
86.在一些示例中，各时间宽度大小关系以及数量关系如图16所示。其中，
87.f》d表示：第一时间段t1＇的结束时刻在第二时间段t2＇的起始时刻之前，第三时间段t3＇的结束时刻在第四时间段t4＇的起始时刻之前。
88.g》f表示：第二时间段t2＇的起始时刻在第一行子像素的栅级控制信号的信号输入时间段(即第五时间段t5＇)的起始时刻之前；第四时间段t4＇的起始时刻在第二行子像素的栅级控制信号的信号输入时间段(即第六时间段t6＇)的起始时刻之前。
89.由f》d和g》f可知g》d，g》d表示第一时间段t1＇的结束时刻在第一行子像素的栅级控制信号的信号输入时间段(即第五时间段t5＇)的起始时刻之前；第三时间段t3＇的结束时刻在第二行子像素的栅级控制信号的信号输入时间段(即第六时间段t6＇)的起始时刻之前。
90.h＝2h-g-i表示：第一行子像素的栅级控制信号的信号输入时间段(即第五时间段t5＇)的结束时刻在下一个第一时间段t1＇的起始时刻之前；第二行子像素的栅级控制信号的信号输入时间段(即第六时间段t6＇)的结束时刻在下一个第三时间段t3＇的起始时刻之前。
91.图16中只示出一个周期中各行栅级控制信号的作用时间段时序图，应该明白的是各行栅级控制信号也是按照特定周期依次输入。
92.本示例性实施例还提供一种显示装置，其中，包括上述的显示面板。该显示装置可以为手机、平板电脑、电视等显示装置。
93.本领域技术人员在考虑说明书及实践这里公开的内容后，将容易想到本公开的其他实施例。本技术旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
94.应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限定。