半导体器件和包括其的数据存储系统的制作方法

半导体器件和包括其的数据存储系统
1.相关申请的交叉引用
2.本技术要求于2020年10月8日在韩国知识产权局提交的韩国专利申请no.10-2020-0130128的优先权，上述韩国专利申请的公开内容以引用的方式全部合并于本文中。
技术领域
3.本公开涉及半导体器件和包括该半导体器件的数据存储系统。


背景技术：

4.在需要存储数据的电子系统中，需要能够存储大容量数据的半导体器件。因此，对增加半导体器件的数据存储容量的方法的研究正在进行中。例如，已经提出包括三维布置的存储单元而非二维布置的存储单元的半导体器件作为增加半导体器件的数据存储容量的方法。


技术实现要素：

5.示例实施例提供了具有改善的可靠性的半导体器件。
6.示例实施例提供了一种包括具有改善的可靠性的半导体器件的数据存储系统。
7.根据一些示例实施例，半导体器件包括：外围电路结构，所述外围电路结构包括第一衬底和位于所述第一衬底上的电路元件；第二衬底，所述第二衬底设置在所述外围电路结构上；第一水平导电层，所述第一水平导电层设置在所述第二衬底上；第二水平导电层，所述第二水平导电层设置在所述第一水平导电层上；堆叠结构，所述堆叠结构包括在垂直于所述第二水平导电层的上表面的方向上彼此间隔开地堆叠的多个栅电极以及与所述多个栅电极交替地堆叠的多个层间绝缘层；沟道结构，所述沟道结构包括沟道层并穿过所述第一水平导电层、所述第二水平导电层和所述堆叠结构；以及分隔绝缘层，所述分隔绝缘层穿过所述第一水平导电层、所述第二水平导电层和所述堆叠结构并在第一方向上延伸。所述分隔绝缘层包括具有连续减小的宽度的第一部分以及穿过所述第一水平导电层和所述第二水平导电层并具有比所述第一部分的最小宽度大的宽度的第二部分。
8.根据一些示例实施例，半导体器件包括：衬底；水平导电层，所述水平导电层设置在所述衬底上；支撑层，所述支撑层设置在所述水平导电层上；堆叠结构，所述堆叠结构包括在垂直于所述支撑层的上表面的方向上彼此间隔开地堆叠的多个栅电极以及与所述多个栅电极交替地堆叠的多个层间绝缘层；沟道结构，所述沟道结构穿过所述堆叠结构；分隔结构，所述分隔结构穿过所述水平导电层、所述支撑层和所述堆叠结构并在第一方向上延伸；以及导电图案，所述导电图案设置在所述水平导电层与所述多个层间绝缘层中的最下面的层间绝缘层之间的水平高度上，并且从所述分隔结构的侧表面向所述分隔结构的外部突出。
9.根据一些示例实施例，数据存储系统包括半导体存储器件和控制器，所述半导体存储器件包括：第一衬底；位于所述第一衬底上的电路元件；设置在所述电路元件上的第二
衬底；设置在所述第二衬底上的水平导电层；设置在所述水平导电层上的支撑层；包括在垂直于所述支撑层的上表面的方向上彼此间隔开地堆叠的多个栅电极和与所述多个栅电极交替地堆叠的多个层间绝缘层的堆叠结构；穿过所述堆叠结构的沟道结构；穿过所述水平导电层、所述支撑层和所述堆叠结构并在第一方向上延伸的分隔结构；设置在所述水平导电层与所述多个层间绝缘层中的最下面的层间绝缘层之间的水平高度上并从所述分隔结构的侧表面向所述分隔结构的外部突出的导电图案；以及电连接至所述电路元件的输入/输出焊盘，所述控制器通过所述输入/输出焊盘电连接至所述半导体存储器件，并被配置为控制所述半导体存储器件。
附图说明
10.根据以下结合附图进行的详细描述，将更清楚地理解本公开的上述以及其他方面、特征和优点。
11.图1是根据示例实施例的半导体器件的示意性截面图。
12.图2是根据示例实施例的半导体器件的放大图。
13.图3是根据示例实施例的半导体器件的示意性截面图。
14.图4是根据示例实施例的半导体器件的局部放大图。
15.图5是根据示例实施例的半导体器件的示意性截面图。
16.图6是根据示例实施例的半导体器件的局部放大图。
17.图7是根据示例实施例的半导体器件的示意性截面图。
18.图8是根据示例实施例的半导体器件的示意性截面图。
19.图9是根据示例实施例的半导体器件的示意性截面图。
20.图10是根据示例实施例的半导体器件的示意性截面图。
21.图11a至图11i是示出根据示例实施例的制造半导体器件的方法的示意图。
22.图12a至图12f是示出根据示例实施例的制造半导体器件的方法的示意图。
23.图13是根据示例实施例的包括半导体器件的数据存储系统的示意图。
24.图14是根据一些示例实施例的包括半导体器件的数据存储系统的示意性透视图。
25.图15是根据一些示例实施例的半导体封装件的示意性截面图。
具体实施方式
26.在下文中，将参考附图描述示例实施例。
27.图1是根据示例实施例的半导体器件的示意性截面图。图2是根据示例实施例的半导体器件的放大图。图2是图1的区域“a”的放大图。
28.参考图1和图2，半导体器件100a可以包括外围电路结构peri和存储单元结构cell，外围电路结构peri包括第一衬底201，存储单元结构cell包括第二衬底101。存储单元结构cell可以设置在外围电路结构peri上方。相反，在一些其他示例实施例中，存储单元结构cell可以设置在外围电路结构peri下方。
29.外围电路结构peri可以包括第一衬底201、位于第一衬底201中的源极/漏极区205和器件隔离层210以及设置在第一衬底201上的电路元件220、电路接触插塞270、电路互连线280和外围绝缘层290。
30.第一衬底201可以具有在x方向和y方向上延伸的上表面。有源区可以由器件隔离层210限定在第一衬底201中。包括杂质的源极/漏极区205可以设置在有源区的一部分中。第一衬底201可以包括半导体材料，例如iv族半导体、iii-v族化合物半导体和/或ii-vi族化合物半导体。第一衬底201可以被提供为体晶片或外延层。
31.电路元件220可以包括平面晶体管。每个电路元件220可以包括电路栅极电介质层222、间隔物层224和电路栅电极225。源极/漏极区205可以在电路栅电极225的相对侧设置在第一衬底201中。
32.外围绝缘层290可以设置在位于第一衬底201上的电路元件220上。电路接触插塞270可以穿过外围绝缘层290以连接至源极/漏极区205。电信号可以通过电路接触插塞270施加至电路元件220。在未示出的区域中，电路接触插塞270也可以连接至电路栅电极225。电路互连线280可以连接至电路接触插塞270，并且可以设置为多个层。
33.存储单元结构cell可以包括第二衬底101、设置在第二衬底101上的第一水平导电层102、设置在第一水平导电层104上的第二水平导电层104、堆叠结构gs、沟道结构ch和分隔结构sr。堆叠结构gs可以包括在垂直于第二水平导电层104的上表面的方向上彼此间隔开地堆叠的多个栅电极130以及与多个栅电极交替地堆叠的多个层间绝缘层120。沟道结构ch可以穿过堆叠结构gs，并且分隔结构sr可以穿过堆叠结构gs并且可以在长度方向上延伸。存储单元结构cell还可以包括从分隔结构sr的侧表面向分隔结构sr的外部突出的第一导电图案107。在示例实施例中，存储单元结构cell还可以包括设置在第二水平导电层104上的第三水平导电层105。
34.第二衬底101可以具有在x方向和y方向上延伸的上表面。第二衬底101可以包括半导体材料，例如iv族半导体、iii-v族化合物半导体和/或ii-vi族化合物半导体。例如，iv族半导体可以包括硅、锗和/或硅锗。第二衬底101还可以包括杂质。第二衬底101可以被提供为诸如多晶硅层的多晶半导体层或者外延层。
35.第一水平导电层102可以堆叠在第二衬底101的上表面上，以与第二衬底101接触。第一水平导电层102的至少一部分可以用作半导体器件100a的公共源极线的一部分。例如，水平导电层102可以与第二衬底101一起用作公共源极线。
36.如图2所示，第一水平导电层102可以包括设置在第二衬底101与第二水平导电层104之间的水平部分102a，以及在沟道层140的外围直接连接至沟道层140的垂直部分102b。第一水平导电层102的垂直部分102b的上表面可以设置在比第二水平导电层104的上表面低的水平高度上。在一些示例实施例中，在稍后将参考图11e描述的蚀刻对应于分隔结构sr的区域的工艺中，即使第二水平导电层104未形成为具有大的厚度，也可以在蚀刻工艺之前形成金属焊盘mp，以容易地停止在与第二水平导电层104相邻的区域中的蚀刻。此外，由于第二水平导电层104可以不形成为具有大的厚度，所以在稍后将参考图11g描述的去除第一至第三水平绝缘层111、112和113的工艺中，可以减小去除与第一水平导电层102的垂直部分102b对应的区域的工艺的难度。
37.第一水平导电层102可以包括半导体材料，例如多晶硅。第一水平导电层102可以是掺杂层。在未示出的区域中，第一水平导电层102可以不从其中栅电极130延伸不同长度以具有阶梯形状的区域向下延伸。在此情况下，绝缘层(而非第一水平导电层102)可以设置在栅电极130下方。
38.第二水平导电层104和第三水平导电层105可以顺序地堆叠在第一水平导电层102上。第二水平导电层104和第三水平导电层105中的每一者可以被称为支撑层。
39.第二水平导电层104的侧表面可以被设置为比第三水平导电层105的侧表面更远离分隔结构sr的中心轴l。例如，支撑层104和105可以包括邻近层间绝缘层120中的最下面的层间绝缘层120l的第一部分以及具有设置为比第一部分的侧表面更远离分隔结构sr的中心轴的侧表面的第二部分。在由分隔结构sr隔离的区域中，第二水平导电层104的侧表面可以与第一导电图案107接触。第二水平导电层104的与第一导电图案107接触的侧表面之间的距离w2可以大于分隔结构sr的第一部分sr1的最小宽度w1。第二水平导电层104的侧表面被示为被第一导电图案107完全覆盖，但是本公开不限于此。第二水平导电层104的侧表面可以与分隔结构sr的分隔绝缘层185接触。
40.第三水平导电层105可以设置在第二水平导电层104与堆叠结构gs之间。第三水平导电层105可以设置在比分隔结构sr的第二部分sr2高的水平高度上。第三水平导电层105可以设置在分隔结构sr的第二部分sr2的上端t上。第三水平导电层105可以设置在比最下面的层间绝缘层120l低的水平高度上。第三水平导电层105可以设置在比分隔结构sr的宽度不连续变化的区域高的水平高度上。第三水平导电层105可以设置在第一导电图案107上，以覆盖第一导电图案107的上表面。第三水平导电层105可以与第一导电图案107和第二水平导电层104接触。由于第三水平导电层105设置在分隔结构sr的第二部分sr2的至少一部分与最下面的层间绝缘层120l之间，所以第一导电图案107可以不与最下面的层间绝缘层120l接触，并且可以仅形成在与第二水平导电层104相邻的区域中。
41.第二水平导电层104和第三水平导电层105的至少一部分可以用作半导体器件100a的公共源极线的一部分。例如，第二水平导电层104和第三水平导电层105的至少一部分可以与第二衬底101和第一水平导电层102一起用作公共源极线。第二水平导电层104和第三水平导电层105可以包括半导体材料，例如多晶硅。第二水平导电层104和第三水平导电层105可以是掺杂层或包含从第一水平导电层102扩散的杂质的层。在一些示例实施例中，当第二水平导电层104和第三水平导电层105由相同的材料形成时，第二水平导电层104与第三水平导电层105之间的边界表面可以被确认或者可以无法被确认。
42.第一导电图案107可以设置在与第二水平导电层104相邻的区域中。第一导电图案107可以设置在第一水平绝缘层102与最下面的层间绝缘层120l之间的水平高度上。第一导电图案107可以在第二水平导电层104的方向上从分隔结构sr的侧表面突出。第一导电图案107可以设置在分隔结构sr与第二水平导电层104之间。第一导电图案107被示出为具有有角的形状，但是其形状不限于此。第一导电图案107可以具有各种形状，例如弯曲的边界表面。
43.第一导电图案107的上表面可以被第三水平导电层105覆盖。第一导电图案107可以与第二水平导电层104的侧表面、第三水平导电层105的下表面和分隔结构sr接触。第一导电图案107可以设置在比最下面的层间绝缘层120l低的水平高度上。在稍后将参考图11c描述的制造工艺中，由于第三水平导电层105堆叠在第二水平导电层104上以设置在金属焊盘mp上，所以在稍后参考图11g描述的蚀刻第一至第三水平绝缘层111、112和113的工艺中，最下面的层间绝缘层120l可以不被蚀刻。因此，第一导电图案107可以不与最下面的层间绝缘层120l接触。
44.第一导电图案107可以包括相对于分隔结构sr的中心轴l对称的成对的图案。与第二水平导电层104接触的成对的第一导电图案107的侧表面之间的距离w2可以大于分隔结构sr的第一部分sr1的最小宽度w1。
45.第一导电图案107可以与第一水平导电层102由相同的材料形成。第一导电图案107可以包括半导体材料，例如多晶硅。
46.栅电极130可以在垂直方向上彼此间隔开，并且堆叠在第二衬底101上，以构成堆叠结构gs。栅电极130可以包括构成接地选择晶体管的栅极的下栅电极130l、构成多个存储单元的存储栅电极130m以及构成串选择晶体管的栅极的上栅电极130u。构成存储单元的存储栅电极130m的数目可以根据半导体器件100a的容量来确定。根据示例实施例，上栅电极130u的数目和下栅电极130l的数目可以均为1个至4个或更多，并且上栅电极130u和下栅电极130l可以与存储栅电极130m具有相同或不同的结构。在示例实施例中，栅电极130还可以包括设置在上栅电极130u上方和/或下栅电极130l下方并构成在基于栅致漏极泄漏(gidl)的擦除操作中使用的擦除晶体管的栅电极。此外，与上栅电极130u或下栅电极130l相邻的一些栅电极130(例如，存储栅电极130m)可以是虚设栅电极。
47.栅电极130可以包括金属材料，例如钨(w)。根据一些示例实施例，栅电极130可以包括多晶硅或金属硅化物材料。在一些示例实施例中，栅电极130还可以包括扩散阻挡件(未示出)。例如，扩散阻挡件可以包括氮化钨(wn)、氮化钽(tan)和氮化钛(tin)或它们的组合。
48.层间绝缘层120可以设置在栅电极130之间。类似于栅电极130，层间绝缘层120可以在垂直于第二衬底101的上表面的方向上彼此间隔开，并且可以设置为在x方向上延伸。层间绝缘层120可以包括绝缘材料，例如氧化硅或氮化硅。
49.根据分隔结构sr包括分隔绝缘层185的一些示例实施例，以下对分隔结构sr的描述可以解释为对分隔绝缘层185的描述。
50.分隔结构sr可以设置为在y方向上延伸穿过栅电极130。分隔结构sr可以穿过包括堆叠在第二衬底101上的所有栅电极130、第一水平导电层102和第二水平导电层104的堆叠结构gs，以连接至第二衬底101。在一些示例实施例中，分隔结构sr的最下表面可以设置在比沟道结构ch的最下表面高的水平高度上。分隔结构sr的最下表面被示出为设置在与第一水平导电层102的下表面相同的水平高度上，但是本公开不限于此。分隔结构sr的最下表面可以设置在比第一水平导电层102的下表面低的水平高度上。在一些示例实施例中，分隔结构sr可以形成为向内凹陷第二衬底101的至少一部分。
51.分隔结构sr可以包括由于与第二水平导电层104和第三水平导电层105相邻的区域的宽度差异而形成的弯曲部分。分隔结构sr可以包括具有连续减小的宽度的第一部分sr1和设置在第一部分sr1下方并具有不连续变化的宽度的第二部分sr2。分隔结构sr的第一部分sr1可以穿过堆叠结构gs，并且第二部分sr2可以穿过第一水平导电层102和第二水平导电层104。分隔结构sr的第二部分sr2可以对应于将参考图11f描述的金属焊盘mp被去除的区域。
52.由于高纵横比，分隔结构sr的第一部分sr1可以具有其宽度在朝向第二衬底101的方向上减小的形状。分隔结构sr的第一部分sr1可以在第一区域sr1的下部具有最小宽度w1，并且第二部分sr2可以具有大于第一部分sr1的最小宽度的宽度w3。分隔结构sr的第二
部分sr2的上部可以具有比第一部分sr1的下部大的宽度。分隔结构sr的第二部分sr2可以包括宽度在朝向第二衬底101的方向上增加的区域和宽度在朝向第二衬底101的方向上减小的区域。例如，分隔结构sr的第二部分sr2可以在第二部分sr2的上端t与分隔结构sr的最下表面之间具有最大宽度。在一些示例实施例中，分隔结构sr的第二部分sr2的上端t被定义为分隔结构sr的宽度从第一部分sr1不连续地改变的点。分隔结构sr的第二部分sr2的至少一部分可以设置在比第二水平导电层104的最下表面高的水平高度上。第三水平导电层105可以设置在分隔结构sr的第二部分sr2的上端t上。
53.分隔结构sr的第二部分sr2的高度h可以基本上与第一水平导电层102的厚度vt1和第二水平导电层104的厚度vt2之和相同，但是不限于此。在示例实施例中，分隔结构sr的第二部分sr2的高度h1可以大于第一水平导电层102的厚度vt1和第二水平导电层104的厚度vt2之和。
54.分隔结构sr可以包括分隔绝缘层185。分隔绝缘层185可以包括绝缘材料。在示例实施例中，分隔结构sr还可以包括设置在分隔绝缘层185中的导电层。在此情况下，导电层可以用作半导体器件100a的公共源极线或者连接至公共源极线的接触插塞。
55.沟道结构ch可以均构成单个存储单元串，并且可以设置为在形成行和列的同时彼此间隔开。每个沟道结构ch具有柱状形状，并且可以具有根据纵横比在朝向第二衬底101的方向上变窄的倾斜侧表面。
56.沟道层140可以设置在沟道结构ch中。在沟道结构ch中，沟道层140可以形成为具有围绕沟道掩埋绝缘层150的环形形状。然而，根据示例实施例，在没有沟道掩埋绝缘层150的情况下，沟道层140可以具有柱状形状，例如圆柱形或棱柱形。沟道层140可以在其下部连接至第一水平导电层102。沟道层140可以包括半导体材料，例如多晶硅或单晶硅。
57.在沟道结构ch中，沟道焊盘155可以设置在沟道层140上。沟道焊盘155可以设置为覆盖沟道掩埋绝缘层150的上表面，并且电连接至沟道层140。沟道焊盘155可以包括例如掺杂的多晶硅。
58.栅极电介质层145可以设置在栅电极130与沟道层140之间。虽然未详细示出，但是栅极电介质层145可以包括从沟道层140顺序地堆叠的隧穿层、电荷存储层和阻挡层。隧穿层可以使电荷隧穿到电荷存储层，并且可以包括例如氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)或它们的组合。电荷存储层可以是电荷俘获层或浮栅导电层。阻挡层可以包括氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、高k电介电材料或它们的组合。在示例实施例中，栅极电介质层145的至少一部分可以在水平方向上沿着栅电极130延伸。
59.上分隔区域180可以设置成穿过栅电极130中的包括最上面的上栅电极130u的一部分栅电极130。上分隔区域180可以在y方向上将包括上栅电极130u的总共四个栅电极130彼此分隔。然而，在示例实施例中，通过上分隔区域180彼此分隔的栅电极130的数目可以以各种方式改变。由上分隔区域180彼此分隔的上栅电极130u可以构成不同的串选择线。上分隔区域180可以包括绝缘材料。绝缘材料可以包括例如氧化硅、氮化硅和/或氮氧化硅。
60.单元绝缘层190可以设置在堆叠结构gs上。单元绝缘层190可以由绝缘材料形成，并且可以包括多个绝缘层。
61.在图3至图9中，将省略与图1至图2中描述的组件相同的组件的描述，并且将仅描述半导体器件的修改的组件。
62.图3是根据示例实施例的半导体器件的示意性截面图。图4是根据示例实施例的半导体器件的局部放大图。图4是图3的区域“b”的放大图。
63.参考图3和图4，与图1的半导体器件100a不同，半导体器件100b可以不包括第三水平导电层105。在半导体器件100b中，存储单元结构cell可以包括分隔结构sr和第二导电图案108，分隔结构sr包括位于与最下面的层间绝缘层120l和第二水平导电层104相邻的区域中的弯曲部分，第二导电图案108从分隔结构sr的侧表面向分隔结构sr的外部突出。
64.第二导电图案108可以设置在与第二水平导电层104相邻的区域中。第二导电图案108可以设置在第一水平绝缘层102与最下面的层间绝缘层120l之间的水平高度上。第二导电图案108可以在分隔结构sr的第一部分sr1和第二部分sr2之间的边界上从分隔结构sr的侧表面向最下面的层间绝缘层120l的方向突出。第二导电图案108可以设置在分隔结构sr与最下面的层间绝缘层120l之间。第二导电图案108被示出为仅与最下面的层间绝缘层120l接触，但是本公开不限于此。第二导电图案108可以与第二水平导电层104的侧表面接触。第二导电图案108可以设置在比最下面的层间绝缘层120l的下表面高的水平高度上。第二导电图案108可以包括相对于分隔结构sr的中心轴l对称的成对的图案。
65.在一些示例实施例中，在通过将参考图12a至图12e描述的制造工艺制造的半导体器件中，未形成图1和图2的第三水平导电层105。因此，在参考图12d所期望的蚀刻工艺中，最下面的层间绝缘层120l的至少一部分可以与第一至第三水平绝缘层111、112和113一起被去除。因此，第二导电图案108可以与最下面的层间绝缘层120l接触。
66.第二导电图案108可以与第一水平导电层102由相同的材料形成。第二导电图案108可以包括半导体材料，例如多晶硅。
67.分隔结构sr可以包括具有连续减小的宽度的第一部分sr1和位于第一部分sr1下方的具有不连续变化的宽度的第二部分sr2。即，宽度可以在第一部分sr1的上部处较大，而在第一部分sr1的下部处较小。分隔结构sr的第一部分sr1可以穿过堆叠结构gs，并且第二部分sr2可以穿过第一水平导电层102、第二水平导电层104和最下面的层间绝缘层120l的至少一部分。
68.分隔结构sr的第二部分sr2的至少一部分可以设置在比最下面的层间绝缘层120l的下表面高的水平高度上。分隔结构sr的第二部分sr2的上端t可以设置在比第二水平导电层104高的水平高度上。分隔结构sr的第二部分sr2的上端t可以设置在比最下面的层间绝缘层120l的下表面高的水平高度上。
69.在层间绝缘层120中，最下面的层间绝缘层120l可以包括第一部分和第二部分，第一部分具有相对靠近分隔结构sr的中心轴l的侧表面，第二部分具有相对远离分隔结构sr的中心轴l设置的侧表面。第一部分可以与设置在最下面的层间绝缘层120l上的最下面的栅电极130相邻，并且第二部分可以与第二水平导电层104相邻。
70.图5是根据示例实施例的半导体器件的示意性截面图。图6是根据示例实施例的半导体器件的局部放大图。图6是图5的区域“c”的放大视图。
71.参考图5和图6，半导体器件100c可以包括支撑层，该支撑层包括与最下面的层间绝缘层120l相邻的第一部分p1和设置在第一部分p1下方的第二部分p2。
72.在一些示例实施例中，支撑层可以包括第二水平导电层104，并且边界表面可以不设置在支撑层104的第一部分p1和第二部分p2之间。支撑层104的第一部分p1可以比第二部
分p2进一步向分隔结构sr突出。支撑层104的第一部分p1的侧表面可以比第二部分p2的侧表面更靠近分隔结构sr的中心轴l。
73.第一导电图案107可以与支撑层104的第一部分p1的下表面和第二部分p2的与分隔结构sr相邻的侧表面接触。
74.分隔结构sr的第二部分sr2的上端t可以设置在比支撑层104的上表面低的水平高度上。例如，分隔结构sr的宽度在朝向第二衬底101的方向上连续减小然后不连续改变的点可以设置在比支撑层104的上表面低的水平高度上。即，支撑层104具有平行于支撑层104的上表面和下表面的中间表面。
75.图7是根据示例实施例的半导体器件的示意性截面图。
76.参考图7，在半导体器件100d中，分隔结构sr的最下表面可以设置在比第一水平导电层102的下表面低的水平高度上。分隔结构sr的最下表面可以设置在比沟道结构ch的最下表面低的水平高度上。分隔结构sr的第二部分sr2的高度h大于第一水平导电层102的厚度vt1和第二水平导电层104的厚度vt2之和。
77.当形成将在图11b中描述的金属焊盘mp时，可以调节第二衬底101的凹陷程度以调节金属焊盘mp的高度。由于金属焊盘mp用作蚀刻停止层，所以金属焊盘mp的高度可以自由改变，以减小图11e的蚀刻工艺的难度。如上所述，当在形成图11b的金属焊盘mp的工艺中金属焊盘mp被形成为低于沟道结构ch的最下表面时，分隔结构sr的最下表面可以设置为低于沟道结构ch的最下表面。
78.图8是根据示例实施例的半导体器件的示意性截面图。
79.参考图8，在半导体器件100e中，分隔结构sr的最下表面可以穿过整个第二衬底101。分隔结构sr的最下表面可以设置在比第一水平导电层102的下表面低的水平高度上，并且可以设置在比沟道结构ch的最下表面低的水平高度上。分隔结构sr的最下表面可以设置在与第二衬底101的下表面基本相同的水平高度上。根据一些示例实施例，通过使外围绝缘层290的一部分凹陷，分隔结构sr的最下表面可以设置在比外围绝缘层290的上表面低的水平高度上。分隔结构sr的第二部分sr2的高度h可以大于第一水平导电层102的厚度vt1和第二水平导电层104的厚度vt2之和。分隔结构sr的第二部分sr2的高度h可以基本上与第一水平导电层102的厚度vt1、第二水平导电层104的厚度vt2和第二衬底101的厚度之和相同。
80.当将在图11b中描述的金属焊盘mp形成为穿过整个第二衬底101时，分隔结构sr的最下表面可以设置在与第二衬底101的最下表面基本相同的水平高度上。
81.图9是根据示例实施例的半导体器件的示意性截面图。
82.参考图9，半导体器件100f可以包括其中栅电极130的堆叠结构垂直地堆叠的下堆叠结构gs1和上堆叠结构gs2。沟道结构ch可以包括穿过下堆叠结构gs1的下沟道结构ch1和穿过上堆叠结构gs2的上沟道结构ch2。当堆叠的栅电极130的数目相对大时，可以引入沟道结构ch的这种结构来稳定地形成沟道结构ch。
83.沟道结构ch可以具有下堆叠结构gs1的下沟道结构和上堆叠结构gs2的上沟道结构ch2彼此连接的形状，并且可以包括由于连接区域的宽度差异而形成的弯曲部分。沟道层140和沟道掩埋绝缘层150可以处于下沟道结构ch1与上沟道结构ch2之间彼此连接的状态。沟道焊盘155可以仅设置在上沟道结构ch2上。然而，在示例实施例中，下沟道结构ch1和上沟道结构ch2均可以包括沟道焊盘155。在此情况下，下沟道结构ch1的沟道焊盘155可以连
接至上沟道结构ch2的沟道层140。具有相对大的厚度的上层间绝缘层125可以设置在下堆叠结构gs1的最上部。然而，在示例实施例中，层间绝缘层120和上层间绝缘层125的形状可以以各种方式改变。
84.图10是根据示例实施例的半导体器件的示意性截面图。
85.参考图10，在半导体器件100g中，存储单元结构cell可以设置在外围电路结构peri下方。
86.存储单元结构cell还可以包括设置在图1至图2中描述的半导体器件100a中的沟道焊盘155上的沟道接触插塞160、设置在沟道接触插塞160上的位线165、设置在单元绝缘层190上的上绝缘层192以及上垂直互连件170。存储单元结构cell还可以包括第一接合焊盘pad1。至少一些第一接合焊盘pad1可以设置在位线172与外围电路结构peri之间。外围电路结构peri还可以包括位于与存储单元结构cell的第一接合焊盘pad1对应的区域中的第二接合焊盘pad2。第二接合焊盘pad2可以与第一接合焊盘pad1接触以与之接合。外围电路可以设置在第二接合焊盘pad2上，并且第一衬底201可以设置在外围电路上。
87.沟道接触插塞160、位线165和上垂直互连件170可以彼此电连接。位线165可以电连接至外围电路结构pei与堆叠结构gs之间的多个沟道垂直结构ch。
88.上绝缘层192可以由绝缘材料形成。上垂直互连件170和位线165可以由导电材料形成。第一接合焊盘pad1和第二接合焊盘pad2可以包括导电材料，例如铜(cu)。在示例实施例中，存储单元结构cell和外围电路结构peri可以通过例如铜与铜(cu与cu)接合来接合。
89.图10的半导体器件100g的描述可以同样应用于图1至图9的半导体器件。
90.图11a至图11i是示出根据示例实施例的制造半导体器件的方法的示意图。
91.参考图11a，可以在第一衬底201上形成包括电路元件220和下互连结构的外围电路结构peri，并且可以在外围电路结构peri上形成由存储单元结构cell提供的第二衬底101、第一至第三水平绝缘层111、112和113以及第二水平导电层104。
92.可以在第一衬底201中形成器件隔离层210，然后可以在第一衬底201上顺序地形成电路栅极电介质层222和电路栅电极225。器件隔离层210可以通过例如浅沟槽分隔(sti)工艺形成。电路栅极电介质层222和电路栅电极225可以使用原子层沉积(ald)或化学气相沉积(cvd)来形成。电路栅极电介质层222可以由氧化硅形成，并且电路栅电极225可以由多晶硅和金属硅化物中的至少一种形成，但是本公开不限于此。可以在电路栅极电介质层222和电路栅电极225的两个侧壁上形成间隔物层224和源极/漏极区205。根据一些示例实施例，间隔物层224可以包括多个层。然后，可以执行离子注入工艺以形成源极/漏极区205。
93.在下互连结构中，可以通过形成外围绝缘层290的一部分、蚀刻要去除的部分以及掩埋导电材料来形成电路接触插塞270。可以通过沉积导电材料并图案化沉积的导电材料来形成电路互连线280。
94.外围绝缘层290可以包括多个绝缘层。通过在形成下互连结构的每个工艺中形成外围绝缘层290的一部分并且在最上面的电路互连线280上形成外围绝缘层290的一部分，可以最终形成外围绝缘层290，以覆盖电路元件220和下互连结构。
95.可以在外围绝缘层290上形成第二衬底101。第二衬底101可以由例如多晶硅形成，并且可以通过cvd工艺形成。形成第二衬底101的多晶硅可以包括杂质。
96.可以在第二衬底101上顺序地堆叠第一至第三水平绝缘层111、112和113。可以通
过后续工艺将第一至第三水平绝缘层111、112和113中的一些替换为图1的第一水平导电层102。第一水平绝缘层111和第三水平绝缘层113可以包括与第二水平绝缘层112的材料不同的材料。例如，第一水平绝缘层111和第三水平绝缘层113可以与将在图11d中描述的层间绝缘层120由相同的材料形成，第二水平绝缘层112可以与将在图11d中描述的第一牺牲绝缘层110由相同的材料形成。
97.可以在第一至第三水平绝缘层111、112和113上形成第二水平导电层104。
98.参考图11b，可以形成金属焊盘mp以穿过第一至第三水平绝缘层111、112和113以及第二水平导电层104。
99.在对应于图1的分隔结构sr的位置，可以使用光刻工艺形成掩模层，然后可以对第一至第三水平绝缘层111、112和113以及第二水平导电层104执行蚀刻工艺以形成开口。开口的上部可以形成为具有比图1的分隔结构sr的第一部分sr1的最小宽度大的宽度。在示例实施例中，第二衬底101可以在蚀刻工艺中一起被蚀刻，并且可以通过调整蚀刻程度将开口形成为具有不同的高度。
100.可以通过在开口中掩埋导电材料(例如，钨等)并且然后执行化学机械抛光(cmp)工艺来形成金属焊盘mp。
101.金属焊盘mp的上端可以形成为具有比图1的分隔结构sr的第一部分sr1的最小宽度大的宽度。
102.根据开口的高度，金属焊盘mp的最下表面可以设置在与第一水平绝缘层111的下表面基本相同的水平高度上，或者设置在比第一水平绝缘层111的下表面低的水平高度上，或者设置在与第二衬底101的最下表面基本相同的水平高度上。
103.参考图11c，在形成金属焊盘mp之后，可以在第二水平导电层104和金属焊盘mp上形成第三水平导电层105。第三水平导电层105可以形成为覆盖金属焊盘mp的整个上表面。
104.参考图11d，可以在第三水平导电层105上交替地堆叠牺牲绝缘层110和层间绝缘层120以形成堆叠结构gs，然后可以形成上分隔区域180和沟道结构ch以穿过堆叠结构gs。
105.可以通过后续工艺将一些牺牲绝缘层110替换为栅电极130(见图1)。牺牲绝缘层110可以由与层间绝缘层120的材料不同的材料形成，并且可以由在特定蚀刻条件下相对于层间绝缘层120具有蚀刻选择性的材料形成。例如，层间绝缘层120可以由与层间绝缘层120的材料不同的材料(选自硅、氧化硅、碳化硅和/或氮化硅中的一种)形成。在一些示例实施例中，层间绝缘层120可以不都具有相同的厚度。层间绝缘层120和牺牲绝缘层110的厚度和数目可以从图中所示的厚度和数目不同地改变。
106.由于在形成层间绝缘层120之前，在图11c中形成第三水平导电层105以覆盖金属焊盘mp的上表面，所以最下面的层间绝缘层120l可以不与金属焊盘mp接触。
107.可以通过去除牺牲绝缘层110和层间绝缘层120的一部分来形成上分隔区域180。可以通过使用单独的掩模层暴露其中要形成上分隔区域180的区域、从最上部去除预定数目的牺牲绝缘层110和层间绝缘层120并沉积绝缘材料来形成上分隔区域180。上分隔区域180可以在z方向上从其中形成图1的上栅电极130u的区域向下延伸。
108.通过在对应于图1的沟道结构ch的位置执行蚀刻工艺，可以形成穿过堆叠结构gs的沟道通孔。沟道通孔可以被填充以形成沟道结构ch。
109.参考图11e，可以在对应于图1的分隔区域sr的区域中形成通孔hh。
110.可以通过蚀刻其中牺牲绝缘层110和层间绝缘层120交替地堆叠的堆叠结构gs来形成通孔hh。由于相对于相邻元件的蚀刻选择性，金属焊盘mp可以用作蚀刻停止层。因此，即使当在图11a中形成的第二水平导电层104不具有大的厚度时，也可以通过金属焊盘mp容易地执行蚀刻工艺。
111.当金属焊盘mp的上端形成为具有比通孔hh的下部的最小宽度大的宽度时，可以在蚀刻工艺中减小通孔hh与金属焊盘mp之间的未对准。
112.由于金属焊盘mp的高度可以自由改变，所以可以减小通孔hh的蚀刻工艺的难度。
113.参考图11f，可以在通孔hh的侧壁上形成侧壁间隔物183，然后可以去除金属焊盘mp。
114.在沿着通孔hh的侧壁形成侧壁间隔物183的同时，可以执行回蚀工艺以暴露金属焊盘mp。由于金属焊盘mp相对于外围组件的蚀刻选择性，可以仅从暴露区域选择性地去除金属焊盘mp的一部分。
115.参考图11g，可以通过蚀刻工艺去除第一至第三牺牲绝缘层111、112和113以及栅极电介质层145的部分，以形成隧道部分lt。
116.可以去除金属焊盘mp，以选择性地去除暴露的第二水平绝缘层112，然后可以去除设置在其上方和下方的第一水平绝缘层111和第三水平绝缘层113。
117.可以通过例如湿法蚀刻工艺去除第一至第三水平绝缘层111、112和113。在去除第一水平绝缘层111和第三水平绝缘层113的工艺中，也可以去除栅极电介质层145的暴露在去除了第二水平绝缘层112的区域中的部分。在一些示例实施例中，由于第二水平导电层104可以不形成为大的厚度，所以可以减小去除栅极电介质层145的一部分的蚀刻工艺的难度。
118.由于金属焊盘mp被去除的区域和最下面的层间绝缘层120l彼此不接触，并且第三水平导电层105设置在金属焊盘mp被去除的区域与最下面的层间绝缘层120l之间，所以在去除第一至第三牺牲绝缘层111、112和113的工艺中，最下面的层间绝缘层120l可以不被蚀刻。
119.参考图11h，可以在其中第一至第三水平绝缘层111、112和113被去除的隧道部分lt上沉积导电材料，以形成初步第一水平导电层102p。侧壁间隔物183可以不与初步第一水平导电层102p区分，并且可以在将参考图11i描述的形成第一水平导电层102p的工艺中一起被去除。
120.参考图11i，可以去除初步第一水平导电层102p的设置在通孔hh的侧壁和下部上的部分，以形成第一水平导电层102和第一导电图案107。然后，可以用导电材料代替牺牲绝缘层110以形成栅电极130。
121.第一水平导电层102可以形成为部分地连接至沟道层140，同时填充图11h的隧道部分lt。第一导电图案107可以通过允许保留初步第一水平导电层102p的一部分来形成，并且可以基于通孔hh的中心在相对侧上构成的图案。
122.可以使用蚀刻工艺相对于层间绝缘层120以及第一至第三水平导电层102、104和105选择性地去除牺牲绝缘层110。因此，可以在层间绝缘层120之间形成多个开口。形成栅电极130的导电材料可以填充开口。导电材料可以包括金属、多晶硅和/或金属硅化物材料。
123.回到图1，可以用绝缘材料填充通孔hh的区域，以形成包括分隔绝缘层185的分隔
结构sr。
124.分隔结构sr可以包括第二部分sr2和第一部分sr1，第二部分sr2对应于在形成金属焊盘mp之后所去除的区域，第一部分sr1对应于对金属焊盘mp执行蚀刻工艺以形成通孔hh的区域。
125.图12a至图12f是示出根据示例实施例的制造半导体器件的方法的示意图。
126.参考图12a，可以在图11b的第二水平导电层104和金属焊盘mp上交替地堆叠牺牲绝缘层110和层间绝缘层120以形成堆叠结构gs，然后可以形成上分隔区域180和沟道结构ch以穿过堆叠结构gs。堆叠结构gs、上分隔区域180和沟道结构ch可以通过与图11d中描述的方法相同的方法形成。最下面的层间绝缘层120l可以形成为与金属焊盘mp接触。
127.参考图12b，可以在对应于图3的分隔结构sr的区域中形成通孔hh。可以同样地应用参考图11e描述的制造方法。
128.参考图12c，可以在通孔hh的侧壁上形成侧壁间隔物183，然后可以去除金属焊盘mp。可以同样地应用参考图11f描述的制造方法。
129.参考图12d，可以通过蚀刻工艺去除第一至第三牺牲绝缘层111、112和113以及栅极电介质层145的一部分，以形成隧道部分lt。可以同样地应用参考图11g描述的制造方法。
130.除了第一至第三水平绝缘层111、112和113之外，当形成隧道部分lt时，设置在第二水平导电层104上的最下面的层间绝缘层120l可以被暴露。因此，可以去除最下面的层间绝缘层120l的一部分。
131.参考图12e，可以在其中第一至第三水平绝缘层111、112和113被去除的隧道部分lt上沉积导电材料，以形成初步第一水平导电层102p。初步第一水平导电层102p甚至可以沉积在图12d中描述的最下面的层间绝缘层120l的一部分被去除的区域上。
132.参考图12f，可以去除初步第一水平导电层102p的设置在通孔hh的侧壁和下部上的部分，以形成第一水平导电层102和第二导电图案108。然后，可以用导电材料代替牺牲绝缘层110以形成栅电极130。
133.第一水平导电层102p可以形成为部分地连接至沟道层140，同时填充图12d的隧道部分lt。第二导电图案108可以通过允许保留初步第一水平导电层102p的一部分来形成，并且可以基于通孔hh的中心在相对侧上构成成对的图案。第二导电图案108可以通过允许保留初步第一水平导电层120p的与最下面的层间绝缘层120l相邻的部分来形成，并且可以与最下面的层间绝缘层120l接触。
134.参考图11i描述的制造方法可以同样应用于栅电极130。
135.回到图3，可以用绝缘材料填充通孔hh的区域，以形成包括分隔绝缘层185的分隔结构sr。
136.分隔结构sr可以包括第二部分sr2和第一部分sr1，第二部分sr2对应于在形成金属焊盘mp之后所去除的区域，第一部分sr1对应于对金属焊盘mp执行蚀刻工艺以形成通孔hh的区域。
137.图13是根据示例实施例的包括半导体器件的数据存储系统的示意图。
138.参考图13，根据一些示例实施例的数据存储系统1000可以包括半导体器件1100和电连接至半导体器件1100的控制器1200。数据存储系统1000可以是包括一个或更多个半导体器件1100的存储装置，和/或包括存储装置的电子设备。例如，数据存储系统1000可以是
包括一个或更多个半导体器件1100的固态硬盘(ssd)装置、通用串行总线(usb)、计算系统、医疗设备和/或通信设备。
139.半导体器件1100可以是非易失性存储器件，例如，上面参考图1至图10描述的nand闪存器件。半导体器件1100可以包括第一结构1100f和位于第一结构1100f上的第二结构1100s。在示例实施例中，第一结构1100f可以设置在第二结构1100s附近。第一结构1100f可以是包括译码器电路1110、页面缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100s可以是包括位线bl、公共源极线csl、字线wl、第一上栅极线ul1和第二上栅极线ul2、第一下栅极线ll1和第二下栅极线ll2以及位线bl与公共源极线csl之间的存储单元串cstr的存储单元结构。
140.在第二结构1100s中，每个存储单元串cstr可以包括与公共源极线csl相邻的下晶体管lt1和lt2、与位线bl相邻的上晶体管ut1和ut2以及设置在下晶体管lt1和lt2与上晶体管ut1和ut2之间的多个存储单元晶体管mct。根据示例实施例，下晶体管lt1和lt2的数目以及上晶体管ut1和ut2的数目可以以各种方式改变。
141.在示例实施例中，上晶体管ut1和ut2可以包括串选择晶体管，并且下晶体管lt1和lt2可以包括接地选择晶体管。下栅极线ll1和ll2可以分别是下晶体管lt1和lt2的栅电极。字线wl可以分别是存储单元晶体管mct的栅电极。上栅极线ul1和ul2可以分别是上晶体管ut1和ut2的栅电极。
142.公共源极线csl、第一栅极下线ll1和第二栅极下线ll2、字线wl以及第一栅极上线ul1和第二栅极上线ul2可以通过从第一结构1100f延伸至第二结构1100s的第一连接互连件1115电连接至译码器电路1110。位线bl可以通过从第一结构1100f延伸至第二结构1100s的第二互连线1125电连接至页面缓冲器1120。
143.在第一结构1100f中，译码器电路1110和页面缓冲器1120可以对多个存储单元晶体管mct中的至少一个选定的存储单元晶体管执行控制操作。译码器电路1110和页面缓冲器1120可以由逻辑电路1130控制。半导体器件1100可以通过电连接至逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过从第一结构1100f延伸至第二结构1100s的输入/输出连接互连1135电连接至逻辑电路1130。
144.控制器1200可以包括处理器1210、nand控制器1220和主机接口1230。根据一些示例实施例，数据存储系统1000可以包括多个半导体器件1100。在此情况下，控制器1200可以控制多个半导体器件1100。
145.处理器1210可以控制包括控制器1200的数据存储系统1000的所有操作。处理器1210可以基于预定固件而运行，并且可以控制nand控制器1220来访问半导体器件1100。nand控制器1220可以包括处理与半导体器件1100的通信的nand接口1221。用于控制半导体器件1100的控制命令、要写入半导体器件1100的存储单元晶体管mct的数据、要从半导体器件1100的存储单元晶体管mct读取的数据等可以通过nand接口1221传输。主机接口1230可以在数据存储系统1000与外部主机之间提供通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令来控制半导体器件1100。
146.图14是根据一些示例实施例的包括半导体器件的数据存储系统的示意性透视图。
147.参考图14，根据示例实施例的电子系统2000包括主基板2001、安装在主基板2001上的控制器2002以及一个或更多个半导体封装件2003和dram2004。半导体封装件2003和
dram 2004可以通过形成在主基板2001上的布线图案2005连接至控制器2002。
148.主基板2001可以包括连接器2006，连接器2006包括连接至外部主机的多个引脚。连接器2006中的多个引脚的数目和布置可以根据电子系统2000与外部主机之间的通信接口而变化。在示例实施例中，电子系统可以根据诸如通用串行总线(usb)、外围组件互连高速(pci-express)、串行高级技术附件(sata)、用于通用闪存(ufs)的m-phy等的接口之一与外部主机通信。在示例实施例中，电子系统2000可以使用通过连接器2006从外部主机供应的电力来运行。电子系统2000还可以包括电源管理集成电路(pmic)，其将从外部主机提供的电力分配给控制器2002和半导体封装件2003。
149.控制器2002可以向半导体封装件2003写入数据，或者可以从半导体封装件2003读取数据。控制器2002可以改善电子系统2000的运行速度。
150.dram 2004可以是用于减小半导体封装件2003、数据存储空间和外部主机之间的速度差的缓冲存储器。包括在电子系统2000中的dram 2004也可以作为一种类型的高速缓冲存储器来运行，并且可以在对半导体封装件2003的控制操作中提供用于临时存储数据的空间。当dram 2004被包括在电子系统2000中时，除了用于控制半导体封装件2003的nand控制器之外，控制器2002还可以包括用于控制dram 2004的dram控制器。
151.半导体封装件2003可以包括设置成彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每一者可以是包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每一者可以包括封装基板2100、位于封装基板2100上的半导体芯片2200、分别设置在半导体芯片2200的下表面上的粘合层2300、将半导体芯片2200和封装基板2100彼此电连接的连接结构2400、以及在封装基板2100上覆盖半导体芯片2200和连接结构2400的模制层2500。
152.封装基板2100可以是包括上焊盘2130的印刷电路板(pcb)。每个半导体芯片2200可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图13的输入/输出焊盘1101。每个半导体芯片2200可以包括第一堆叠结构st1和第二堆叠结构st2以及沟道结构ch。每个半导体芯片2200可以包括参考图1至图10描述的半导体器件。
153.在示例实施例中，连接结构2400可以是将输入/输出焊盘2210和上焊盘2130彼此电连接的接合引线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每一者中，半导体芯片2200可以使用引线接合彼此电连接，并且可以电连接至封装基板2100的上焊盘2130。根据示例实施例，在第一半导体封装件2003a和第二半导体封装件2003b中的每一者中，半导体芯片2200可以通过具有贯穿硅通路(tsv)的连接结构而非使用引线接合的连接结构2400彼此电连接。
154.在示例实施例中，控制器2002和半导体芯片2200可以包括在单个封装件中。在示例实施例中，控制器2002和半导体芯片2200安装在不同于主基板2001的附加中介基板上，并且控制器2002和半导体芯片2200可以通过形成在中介基板中的布线彼此连接。
155.图15是根据一些示例实施例的半导体封装件的示意性截面图。图15示出了图14的半导体封装件2003的一些示例实施例，并且概念性地示出了沿着图14的半导体封装件2003的线i-i'截取的区域。
156.参考图15，在半导体封装件2003中，封装基板2100可以是印刷电路板(pcb)。封装
基板2100可以包括封装基板主体部分2120、设置在封装基板主体部分2120的上表面上的上焊盘2130、设置在封装基板主体部分2120的下表面上或通过封装基板主体部分2120暴露的下封装焊盘2125以及在封装基板主体部分2120内将上焊盘2130和下封装焊盘2125彼此电连接的内部布线2135。上焊盘2130可以电连接至连接结构2400。如图14所示，下封装焊盘2125可以通过导电连接部分2800连接至电子系统2000的主基板2010的布线图案2005。
157.每个半导体芯片2200可以包括半导体衬底3010以及顺序地堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可以包括外围电路区域，该外围电路区域包括外围互连件3110。第二结构3200可以包括公共源极线3205、位于公共源极线3205上的堆叠结构3210、穿过堆叠结构3210的沟道结构3220和分隔结构3230、电连接至沟道结构3220的位线3240以及电连接至堆叠结构3210的字线(图13的wl)的栅极互连线3235。如放大图所示，第一结构3100、第二结构3200和半导体芯片2200中的每一者还可以包括从分隔结构sr的侧表面向分隔结构sr的外部突出的第一导电图案107。此外，在第一结构3100、第二结构3200和半导体芯片2200中的每一者中，分隔结构sr可以包括具有连续减小的宽度的第一部分sr1和位于第一部分sr1下方的具有不连续变化的宽度的第二部分sr2。
158.每个半导体芯片2200可以包括与第一结构3100的外围互连件3110电连接并向第二结构3200的内部延伸的贯穿互连件3245。贯穿互连件3245可以穿过堆叠结构3210，并且可以进一步设置在堆叠结构3210的外部。每个半导体芯片2200还可以包括与第一结构3100的外围互连件3110电连接并向第二结构3200的内部延伸的输入/输出互连线3265以及电连接至输入/输出互连线3265的输入/输出焊盘2210。
159.图15的半导体芯片2200可以通过接合引线形式的连接结构2400彼此电连接。然而，在示例实施例中，诸如图15的半导体芯片2200的单个半导体封装件中的半导体芯片可以通过包括贯通电极tsv的连接结构彼此电连接。
160.如上所述，在执行字线切割蚀刻工艺之前，可以在字线切割下方执行用作蚀刻停止层的金属焊盘，从而随着要堆叠的半导体器件的数目的增加而降低蚀刻工艺的难度。因此，可以提供具有通过字线切口下方的金属焊盘而改善的可靠性的半导体器件，以及包括该半导体器件的数据存储系统。
161.虽然上面已经示出和描述了示例实施例，但是对于本领域技术人员将明显的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和变化。