半导体结构及其形成方法与流程

1.本发明涉及半导体制造领域，尤其是涉及一种半导体结构及其形成方法。


背景技术：

2.在现有的半导体领域中，鳍式场效应晶体管(finfet)是一种新兴的多栅器件，与平面式的金属-氧化物半导体场效应晶体管(mosfet)相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流，现已广泛应用于半导体各种器件中。但随着半导体工艺的进一步发展，晶体管尺度缩小到几纳米以下，finfet本身的尺寸已经缩小至极限后，无论是鳍片距离、短沟道效应、还是漏电和材料极限也使得晶体管制造变得岌岌可危，甚至物理结构都无法完成。
3.环绕式栅极(gate-all-around，gaa)器件成为行业内研究和发展的一个新方向。这项技术的特点是实现了栅极对沟道的四面包裹，源极和漏极不再和基底接触，而是利用线状(可以理解为棍状)或者平板状、片状等多个源极和漏极横向垂直于栅极分布后，实现mosfet的基本结构和功能。这样设计在很大程度上解决了栅极间距尺寸减小后带来的各种问题，包括电容效应等，再加上沟道被栅极四面包裹，因此沟道电流也比finfet的三面包裹更为顺畅。
4.然而，现有的环绕式栅极器件性能有待于进一步改善。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构及其形成方法，以改善半导体结构性能。
6.为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：衬底；位于所述衬底上的绝缘介质层、位于部分所述绝缘介质层表面的若干复合层，所述复合层沿第一方向延伸，所述复合层内具有第一开口，所述第一开口暴露出所述绝缘介质层，所述复合层包括若干层垂直重叠的沟道层以及位于相邻两层沟道层之间的第二开口，所述第二开口使相邻的所述沟道层之间悬空；栅极结构，位于所述沟道层表面且环形包围所述沟道层；所述复合层还包括内侧墙，所述内侧墙位于相邻两层沟道层之间且位于所述第二开口侧壁，所述内侧墙的外侧壁与所述沟道层侧壁共垂直面；位于所述第一开口侧壁的沟道层表面的源漏层，所述源漏层覆盖所述第一开口侧壁，且相邻源漏层之间具有暴露出所述绝缘介质层的第三开口；位于所述第三开口内的导电结构。
7.可选的，还包括：位于所述衬底表面、所述源漏层顶部和所述栅极结构侧壁的第一介电层，所述第一介电层内具有第四开口，所述第四开口位于所述第三开口上方，且与所述第三开口连通；所述导电结构还位于所述第四开口内。
8.相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成绝缘介质层、位于部分所述绝缘介质层表面的若干初始复合层、横跨所述初始复合层的伪栅极结构，所述初始复合层沿第一方向延伸，所述伪栅极结构两侧的初
始复合层内的第一开口，所述第一开口暴露出所述绝缘介质层，所述伪栅极结构位于所述初始复合层侧壁和顶部表面，所述伪栅极结构包括伪栅极层，所述初始复合层包括若干层垂直重叠的沟道层、位于相邻两层沟道层之间的牺牲层，以及位于所述牺牲层侧壁的内侧墙，所述内侧墙的外侧壁与所述沟道层侧壁共垂直面；采用选择性外延生长工艺在所述第一开口侧壁的沟道层表面形成源漏层，直至所述源漏层覆盖所述第一开口侧壁，且相邻源漏层之间具有暴露出所述绝缘介质层的第三开口；在所述第三开口内形成导电结构。
9.可选的，形成所述导电结构前，形成所述源漏层后，还包括：在所述衬底上形成层间介质材料层，所述层间介质材料层位于所述第三开口内，且位于所述伪栅极结构侧壁和顶部表面；平坦化所述层间介质材料层直到暴露出所述伪栅极层，形成第一介电层；去除所述伪栅极层，在所述第一介电层内形成栅开口；去除所述栅开口暴露出的所述牺牲层，形成相邻沟道层之间的第二开口，以所述初始复合层形成复合层；在所述栅开口和所述第二开口内形成栅极结构。
10.可选的，形成所述栅极结构后，形成所述导电结构前，还包括：在所述第一介电层内形成第四开口，所述第四开口位于所述第三开口上方，且与所述第三开口连通；在所述第四开口侧壁形成第一侧墙；以所述第一侧墙为掩膜，去除所述第三开口内的所述第一介电层，使所述第三开口暴露。
11.可选的，去除所述第三开口内的所述第一介电层的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一者或两者的结合。
12.可选的，去除所述第三开口内的所述第一介电层的工艺包括干法刻蚀工艺；所述干法刻蚀工艺的工艺参数包括：采用异步脉冲等离子体，压强范围为3毫托至20毫托，刻蚀气体包括氟碳，其中碳和氟的组分范围比1:2至1:6。
13.可选的，形成所述第四开口前，还在所述第一介电层和所述栅极结构表面形成第二介电层；所述第四开口还位于所述第二介电层内；所述第四开口的形成方法包括：在所述第二介电层表面形成第一掩膜层，所述第一掩膜层暴露出所述第三开口上的部分第二介电层表面；以所述第一掩膜层为掩膜，刻蚀所述第二介电层和所述第一介电层，直到所述第四开口底部距离所述源漏层顶部表面至目标尺寸。
14.可选的，所述目标尺寸的范围为5埃至100埃。
15.可选的，所述导电结构还位于所述第四开口内；所述导电结构的形成方法包括：在所述第三开口内、所述第四开口内和所述第二介电层顶部表面形成导电材料层；平坦化所述导电材料层直到暴露出所述第二介电层顶部表面。
16.可选的，所述导电结构的形成工艺包括：金属材料生长工艺和所述金属材料生长工艺后的退火工艺。
17.可选的，所述选择性外延生长工艺包括多次成膜工艺，每次所述成膜工艺包括：形成材料膜，以及形成所述材料膜后的刻蚀工艺。
18.可选的，所述刻蚀工艺的工艺参数包括：刻蚀气体包括氯化氢或氯气，刻蚀温度范围100摄氏度至450摄氏度，压强范围5毫托至15毫托。
19.可选的，所述绝缘介质层、所述若干初始复合层、所述伪栅极结构的形成方法包括：在所述衬底表面形成第一牺牲材料层，以及所述第一牺牲材料层表面的初始复合材料层，所述初始复合材料层包括若干层垂直重叠的沟道材料层以及位于相邻两层沟道层之间
的第二牺牲材料层；在所述初始复合材料层表面形成第二掩膜层，所述第二掩膜层暴露出部分所述初始复合材料层；以所述第二掩膜层为掩膜刻蚀所述初始复合材料层，直到暴露出所述第一牺牲材料层表面，形成若干复合材料层，所述复合材料层沿所述第一方向延伸；形成横跨所述复合材料层的所述若干伪栅极结构，所述伪栅极结构位于部分所述复合材料层侧壁和表面；以所述伪栅极结构为掩膜，刻蚀所述复合材料层，直到暴露出所述第一牺牲材料层，形成所述复合材料层内的所述第一开口，以所述第二牺牲材料层形成过渡牺牲层，以所述沟道材料层形成所述沟道层；形成所述第一开口后，去除所述第一牺牲材料层，形成所述衬底表面的绝缘槽；在所述绝缘槽内形成绝缘介质层；形成所述绝缘介质层后，刻蚀所述过渡牺牲层，在所述相邻两层沟道层之间形成所述牺牲层和位于所述牺牲层侧壁的第五开口；在所述第五开口内形成所述内侧墙。
20.可选的，所述内侧墙的形成方法还包括：在所述绝缘介质层表面、所述第五开口内、所述初始复合层侧壁表面、所述伪栅极结构侧壁和顶部表面形成第二介质材料层；回刻所述第二介质材料层，直到暴露出所述绝缘介质层表面、所述初始复合层侧壁表面、所述伪栅极结构侧壁和顶部表面。
21.可选的，所述第一牺牲材料层的材料包括锗硅，所述第一牺牲材料层中，锗和硅组分比范围为1:10至1:2；所述第二牺牲层的材料包括锗硅，所述第二牺牲材料层中，锗和硅组分比范围为2:5至7:10；所述沟道材料层的材料包括硅。
22.可选的，去除所述第一牺牲层的刻蚀工艺对所述第一牺牲材料层和所述第二牺牲材料层的选择比范围为10:1至150:1。
23.可选的，所述衬底内具有阱区，所述阱区内具有第一掺杂离子；形成所述第一牺牲材料层前，还包括在所述衬底表面注入第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的导电类型不同。
24.可选的，所述绝缘介质层的形成方法包括：在所述绝缘槽内形成第一介质材料层，所述第一介质材料层还位于所述第一开口侧壁，且位于所述伪栅极结构侧壁和顶部表面；刻蚀所述第一介质材料层，直到暴露出所述伪栅极结构侧壁和顶部表面、以及所述第一开口侧壁。
25.可选的，刻蚀所述第一介质材料层的工艺包括电感耦合等离子体刻蚀工艺或电容耦合等离子体刻蚀工艺。
26.可选的，所述第一介质材料层的形成工艺包括原子层沉积工艺。
27.与现有技术相比，本发明实施例的技术方案具有以下有益效果：
28.本发明技术方案提供的半导体结构的形成方法中，一方面，采用选择性外延生长工艺，自所述沟道层侧壁外延生长形成源漏层，且相邻源漏层之间具有第三开口，沿所述第一方向上相邻沟道层侧壁的所述源漏层相互分立，因此，减少了因初始成核面并非一整片籽晶、成核点分布不均匀而产生的缺陷，进而减少了因缺陷导致的沟道中应力释放的情况，从而提高了器件的性能；另一方面，在所述第三开口内形成导电结构，使所述导电结构包裹所述源漏层，因此，提高了所述源漏层与所述导电结构的接触面积，减了接触电阻，进一步提高了器件的性能。
29.进一步，以所述第一侧墙为掩膜，去除所述第三开口内的所述第一介电层，使所述第三开口暴露，由于所述第一介电层和所述源漏层材料的不同，去除所述第三开口内的所
述第一介电层的刻蚀过程可以实现自对准的刻蚀。
30.进一步，所述选择性外延生长工艺包括多次成膜工艺，每次所述成膜工艺包括：形成材料膜，以及形成所述材料膜后的刻蚀工艺。所述选择性外延生长工艺使源漏层材料在所述沟道层侧壁外延生长，且减少了沿第一方向上相邻沟道层侧壁的所述源漏层合并的情况。
31.进一步，在所述导电结构的形成过程中，退火工艺会导致所述导电结构的体积产生变化，使所述导电结构对沟道产生压应力，所述压应力可以减少pmos器件沟道方向的空穴的电导有效质量，从而提高pmos器件的速度。
32.本发明技术方案提供的半导体结构中，一方面，位于所述沟道层侧壁的源漏层，沿第一方向上相邻沟道层侧壁的所述源漏层相互分立，且相邻源漏层之间具有第三开口，沿第一方向上的相邻沟道层侧壁的源漏层不相接，减少了因初始成核面并非一整片籽晶、成核点分布不均匀而产生的缺陷，进而减少了因缺陷导致的沟道中应力释放的情况，从而提高了器件的性能；另一方面，位于所述第三开口内的导电结构，所述导电结构还位于所述源漏层侧壁，使所述导电结构包裹所述源漏层，因此，提高了所述源漏层与所述导电结构的接触面积，减了接触电阻，进一步提高了器件的性能。
附图说明
33.图1至图3是一种半导体结构形成过程的剖面结构示意图；
34.图4至图12是本发明一实施例半导体结构形成方法中各步骤对应的剖面结构示意图。
具体实施方式
35.如背景技术所述，现有技术中形成的半导体器件的性能有待改善。现结合一种半导体的结构进行说明分析。
36.图1至图3是一种半导体结构形成过程的剖面结构示意图。
37.请参考图1，提供衬底100；形成所述衬底100上的绝缘介质层101、部分所述绝缘介质层101表面的复合层、以及所述复合层表面的栅极结构，所述栅极结构包括栅极层104和所述栅极层表面的保护层105，所述复合层包括若干层垂直重叠的牺牲层102以及位于相邻两层牺牲层102之间的沟道层103。
38.请参考图3，在所述栅极结构两侧的衬底100上形成源漏层107，所述源漏层107位于所述沟道层103侧壁表面。
39.上述方法被用于gaa器件结构中，所述绝缘介质层101用于隔离器件的沟道层与衬底，以降低所形成的器件的漏电流。所述源漏层107的形成方法包括：通过外延生长技术在所述沟道层103侧壁形成外延层；在所述外延层内注入掺杂离子。图2所示为在所述源漏层107形成初期，外延材料106在所述沟道层103侧壁的分布情况。由于所述衬底表面100被所述绝缘介质层101覆盖，使得外延材料只能自所述沟道层103侧壁表面开始生长，最终在沿沟道的方向上相邻的沟道层103侧壁的外延材料汇合相接，在沿衬底法线方向上相邻的沟道层103侧壁的外延材料汇合相接，从而形成所述源漏层107。
40.由于所述沟道层103在沿衬底法线方向上相互分立，所述源漏层107以所述沟道层
103侧壁为初始成核面，由于初始成核面并非一整片籽晶、成核点分布不均匀，从而使最终形成的所述源漏层107内产生大量缺陷。如图3所示，在沿沟道的方向上相邻的沟道层103侧壁的外延材料层界面较为粗糙，容易会出现空洞等缺陷，在此称为垂直缺陷b，而在沿衬底法线方向上相邻的沟道层103侧壁的外延材料层界面处较为粗糙，容易出现空洞等缺陷，在此称为水平缺陷a。所述水平缺陷a处和垂直缺陷b处会因缺陷产生应力释放，对所述沟道层103内的应力产生影响，进一步影响沟道内电子或空穴的迁移率，降低器件的性能。
41.为了解决上述问题，本发明提供一种半导体结构形成方法，减少了因初始成核面并非一整片籽晶、成核点分布不均匀而产生的缺陷，进而减少了因缺陷导致的沟道中应力释放的情况，从而提高了器件的性能；另一方面，在所述第三开口内形成导电结构，使所述导电结构包裹所述源漏层，因此，提高了所述源漏层与所述导电结构的接触面积，减了接触电阻，进一步提高了器件的性能。
42.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
43.图4至图12是本发明一实施例半导体结构形成方法中各步骤对应的剖面结构示意图。
44.请参考图4和图5，图4为图5的俯视结构示意图，图5为图4中沿dd1方向的剖面结构示意图，提供衬底200。
45.在本实施例中，所述衬底200的材料为单晶硅；在其它实施例中，所述基底还可以是多晶硅、锗、锗化硅、砷化镓、绝缘体上硅或绝缘体上锗等半导体材料。
46.本实施例中，所述衬底内具有阱区(图中未标出)，所述阱区内具有第一掺杂离子。具体地，本实施例中，所述第一掺杂离子为n型离子，用于形成pmos器件的阱区。其他实施例中，所述第一掺杂离子为p型离子，用于形成nmos器件的阱区。
47.后续，在所述衬底200上形成绝缘介质层、位于部分所述绝缘介质层表面的若干初始复合层、横跨所述初始复合层的伪栅极结构，所述初始复合层沿第一方向延伸，所述伪栅极结构两侧的初始复合层内的第一开口，所述第一开口暴露出所述绝缘介质层，所述伪栅极结构位于所述初始复合层侧壁和顶部表面，所述伪栅极结构包括伪栅极层，所述初始复合层包括若干层垂直重叠的沟道层、位于相邻两层沟道层之间的牺牲层以及位于所述牺牲层侧壁的内侧墙，所述内侧墙的外侧壁与所述沟道层侧壁共垂直面。所述绝缘介质层、所述若干初始复合层、所述伪栅极结构的形成方法，请参考图4至图7。
48.请继续参考图4至图5，在所述衬底200表面形成第一牺牲材料层201，以及所述第一牺牲材料层201表面的初始复合材料层(图中未标出)，所述初始复合材料层包括若干层垂直重叠的沟道材料层(图中未标出)以及位于相邻两层沟道层之间的第二牺牲材料层(图中未标出)；在所述初始复合材料层表面形成第二掩膜层(图中未标出)，所述第二掩膜层暴露出部分所述初始复合材料层；以所述第二掩膜层为掩膜刻蚀所述初始复合材料层，直到暴露出所述第一牺牲材料层201表面，形成若干复合材料层202，所述复合材料层202沿所述第一方向x延伸；形成横跨所述复合材料层202的所述若干伪栅极结构203，所述伪栅极结构203位于部分所述复合材料层202侧壁和表面。
49.所述第一方向x为沟道方向。
50.所述伪栅极结构203包括伪栅极层204。本实施例中，所述伪栅极结构203还包括位
于所述伪栅极层204表面的保护层205。
51.所述第一牺牲材料层201为后续形成绝缘介质层占据空间。
52.本实施例中，形成所述第一牺牲材料层201前，还包括在所述衬底200表面注入第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的导电类型不同。具体的，所述第二掺杂离子为p型离子。
53.所述第二牺牲材料层的材料与所述沟道材料层的材料不同。所述沟道材料层用于形成沟道层，所述第二牺牲材料层用于后续形成第二牺牲层，所述第二牺牲层为后续形成栅极结构占据空间，会在后续会被去除。所述第二牺牲材料层的材料相对所述沟道材料层的材料具有较高的刻蚀选择比，以使后续去除所述第二牺牲层时，对所述沟道层的影响较小；所述第二牺牲材料层的材料相对于所述沟道材料层的材料具有较好的晶格匹配，以得到平滑的第二牺牲层和沟道层的界面，使后续形成的沟道层表面平整，利于得到良好性能的器件。
54.所述第二牺牲材料层的材料包括硅；所述沟道材料层的材料包括锗硅。本实施例中，所述沟道材料层的材料为硅；所述第二牺牲材料层的材料为锗硅。其他实施例中，所述沟道材料层为ge或者gesi。其他实施例中，所述第二牺牲材料层的材料可以为zns，znse，bes或gap等。
55.请参考图6和图7，图6为图7的俯视结构示意图，图7为图6中沿dd1方向的剖面结构示意图，以所述伪栅极结构203为掩膜，刻蚀所述复合材料层202，直到暴露出所述第一牺牲材料层201，形成所述复合材料层202内的所述第一开口206，以所述第二牺牲材料层形成过渡牺牲层(图中未标出)，以所述沟道材料层形成所述沟道层208。
56.所述第一牺牲材料层201的材料与所述第二牺牲材料层的材料不同。所述牺牲层由所述第二牺牲材料层形成，因此，所述第一牺牲材料层201的材料与所述牺牲层的材料不同，且所述第一牺牲材料层与所述衬底200的材料不同，以便于后续去除所述第一牺牲材料层201时可以选用对所述第一牺牲材料层201相对于所述第二牺牲材料层、所述第一牺牲材料层201相对于所述衬底200具有较大刻蚀选择比的刻蚀工艺，以减少对所述牺牲层和所述衬底200的刻蚀损伤。
57.所述第一牺牲材料层的材料包括锗硅，所述第一牺牲材料层中，锗和硅组分比范围为1:10至1:2；所述第二牺牲材料层的材料包括锗硅，所述第二牺牲材料层中，锗和硅组分比范围为2:5至7:10；所述沟道材料层的材料包括硅。所述第一牺牲材料层和所述第二牺牲材料层中锗和硅的组分范围不同，以在刻蚀所第一牺牲材料层201的过程中，使所述第一牺牲材料层201相对于所述第二牺牲层具有较大刻蚀选择比。
58.请继续参考图6和图7，形成所述第一开口后，去除所述第一牺牲材料层201，形成所述衬底200表面的绝缘槽(图中未标出)；在所述绝缘槽内形成绝缘介质层210；形成所述绝缘介质层210后，刻蚀所述过渡牺牲层，在所述相邻两层沟道层208之间形成所述牺牲层207和位于所述牺牲层207侧壁的第五开口(图中未标出)；在所述第五开口内形成所述内侧墙209。
59.所述初始复合层包括若干层垂直重叠的沟道层208、位于相邻两层沟道层208之间的牺牲层207，以及位于所述牺牲层207侧壁的内侧墙209，所述内侧墙209的外侧壁与所述沟道层208侧壁共垂直面。
60.所述绝缘介质层210的形成方法包括：在所述绝缘槽内形成第一介质材料层(图中未标出)，所述第一介质材料层还位于所述第一开口206侧壁，且位于所述伪栅极结构203侧壁和顶部表面；刻蚀所述第一介质材料层，直到暴露出所述伪栅极结构203侧壁和顶部表面、以及所述第一开口206侧壁。
61.刻蚀所述第一介质材料层的工艺包括电感耦合等离子体刻蚀工艺或电容耦合等离子体刻蚀工艺。
62.所述第一介质材料层的形成工艺包括原子层沉积工艺。所述原子层沉积工艺利于形成均匀的第一介质材料层，且具有很好的沟槽填充能力，利于提高所述绝缘介质层210的性能。
63.去除所述第一牺牲材料层的刻蚀工艺对所述第一牺牲材料层和所述第二牺牲材料层的选择比范围为10:1至150:1。
64.本实施例中，所述牺牲层207侧壁相对于所述沟道层208侧壁凹陷，所述初始复合层204还包括位于所述牺牲层207侧壁的内侧墙209。
65.所述内侧墙209的形成方法还包括：在所述绝缘介质层210表面、所述第五开口内、所述初始复合层侧壁表面、所述伪栅极结构203侧壁和顶部表面形成第二介质材料层(图中未标出)；回刻所述第二介质材料层，直到暴露出所述绝缘介质层210表面、所述初始复合层侧壁表面、所述伪栅极结构203侧壁和顶部表面。
66.所述内侧墙209用于隔离后续形成的栅极结构和源漏层，避免源漏层和栅极结构之间的离子的相互扩散，以提高器件性能的稳定性。
67.在此需要说明的是，后续的参考图8至图12的视图方向同图7。
68.请参考图8，采用选择性外延生长工艺在所述第一开口206侧壁的沟道层208表面形成源漏层212，直至所述源漏层212覆盖所述第一开口206侧壁，且相邻源漏层212之间具有暴露出所述绝缘介质层的第三开口211。
69.采用选择性外延生长工艺，自所述沟道层208侧壁外延生长形成源漏层212，且相邻源漏层212之间具有第三开口211，沿所述第一方向x上相邻沟道层侧壁的所述源漏层相互分立，因此，减少了因作为籽晶的沟道层208在沿衬底法线方向上相互分立，而导致最终形成的源漏层212内的缺陷的产生，进而减少了因缺陷导致的沟道中应力释放的情况，从而提高了器件的性能。
70.所述选择性外延生长工艺包括多次成膜工艺，每次所述成膜工艺包括：形成材料膜，以及形成所述材料膜后的刻蚀工艺。所述选择性外延生长工艺使源漏层212材料在所述沟道层208侧壁外延生长，且减少了沿所述第一方向上相邻沟道层208侧壁的所述源漏层212合并的情况。
71.所述刻蚀工艺的工艺参数包括：刻蚀气体包括氯化氢或氯气，刻蚀温度范围100摄氏度至450摄氏度，压强范围5毫托至15毫托。
72.后续，在所述第三开口211内形成导电结构。本实施例中，形成所述导电结构前，形成所述源漏层后，请参考图9至图11。
73.请参考图9，在所述衬底200上形成层间介质材料层(图中未标出)，所述层间介质材料层位于所述第三开口211内，且位于所述伪栅极结构203侧壁和顶部表面；平坦化所述层间介质材料层直到暴露出所述伪栅极层204，形成第一介电层213；去除所述伪栅极层
203，在所述第一介电层213内形成栅开口(图中未标出)；去除所述栅开口暴露出的所述牺牲层207，形成相邻沟道层208之间的第二开口(图中未标出)，以所述初始复合层202形成复合层；在所述栅开口和所述第二开口内形成栅极结构214。
74.所述复合层包括若干层垂直重叠的沟道层208、位于相邻两层沟道层208之间的所述第二开口、以及位于相邻两层沟道层208之间且位于所述第二开口侧壁的内侧墙209，所述内侧墙209的外侧壁与所述沟道层208侧壁共垂直面。
75.本实施例中，形成第一介电层213的同时，还以所述保护层205形成第二侧墙215。
76.后续，在所述第一介电层213内形成第四开口。本实施例中，形成所述第四开口前，还在所述第一介电层213和所述栅极结构214表面形成第二介电层216；所述第四开口还位于所述第二介电层216内。
77.请参考图10，形成所述栅极结构214后，形成所述导电结构前，还包括：在所述第一介电层213内形成第四开口218，所述第四开口218位于所述第三开口211上方，且与所述第三开口211连通；在所述第四开口218侧壁形成第一侧墙219。
78.所述第一侧墙219用于在去除所述第三开口211内的所述第一介电层213的刻蚀过程中保护所述第一介电层213，减少对所述第一介电层213的刻蚀损伤。
79.本实施例中，所述第四开口218还位于所述第二介电层216内。
80.所述第四开口218的形成方法包括：在所述第二介电层216表面形成第一掩膜层217，所述第一掩膜层217暴露出所述第三开口211上的部分第二介电层216表面；以所述第一掩膜层217为掩膜，刻蚀所述第二介电层216和所述第一介电层213，直到所述第四开口218底部距离所述源漏层212顶部表面至目标尺寸m。
81.所述目标尺寸m的范围为5埃至100埃。选择所述目标尺寸m范围的目的在于，若所述目标尺寸过大则影响后续形成导电结构的性能，反之，若所述目标尺寸过小，则在去除所述第三开口211内的所述第一介电层213的工艺中，可能会产生因过刻蚀而对所述源漏层212表面产生损伤。
82.请参考图11，以所述第一侧墙219为掩膜，去除所述第三开口211内的所述第一介电层213，使所述第三开口211暴露。
83.以所述第一侧墙219为掩膜，去除所述第三开口211内的所述第一介电层213，使所述第三开口211暴露，由于所述第一介电层213和所述源漏层212材料的不同，去除所述第三开口211内的所述第一介电层213的刻蚀过程可以实现自对准的刻蚀。
84.去除所述第三开口211内的所述第一介电层213的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一者或两者的结合。
85.本实施例中，去除所述第三开口211内的所述第一介电层213的工艺包括干法刻蚀工艺；所述干法刻蚀工艺的工艺参数包括：采用异步脉冲等离子体，压强范围为3毫托至20毫托，刻蚀气体包括氟碳，其中碳和氟的组分范围比1:2至1:6。
86.选用所述干法刻蚀工艺的工艺条件及工艺参数范围，有利于提高所述第一介电层213相对于所述源漏层212的刻蚀选择比，减少刻蚀过程对所述源漏层212的损伤。本实施例中，所述干法刻蚀工艺对所述第一介电层213和所述源漏层212的刻蚀选择比范围大于20。
87.请参考图12，在所述第三开口211内形成导电结构219。
88.在所述第三开口211内形成导电结构219，使所述导电结构219包裹所述源漏层
212，因此，提高了所述源漏层212与所述导电结构219的接触面积，减了接触电阻，进一步提高了器件的性能。
89.本实施例中，所述导电结构219还位于所述第四开口218内。
90.所述导电结构219的形成方法包括：在所述第三开口211内、所述第四开口218内和所述第二介电层215顶部表面形成导电材料层(图中未标出)；平坦化所述导电材料层直到暴露出所述第二介电层215顶部表面。
91.所述导电结构219的形成工艺包括：金属材料生长工艺和所述金属材料生长工艺后的退火工艺。在所述导电结构的形成过程中，退火工艺会导致所述导电结构的体积产生变化，使所述导电结构对沟道产生压应力，所述压应力可以减少pmos器件沟道方向的空穴的电导有效质量，从而提高pmos器件的速度。
92.相应的，本发明一实施例还提供一种采用上述方法所形成的半导体结构，请继续参考图12，包括：衬底200；位于所述衬底200上的绝缘介质层210、位于部分所述绝缘介质层210表面的若干复合层，所述复合层沿第一方向x延伸，所述复合层内具有第一开口206(如图11所示)，所述第一开口206暴露出所述绝缘介质层210，所述复合层包括若干层垂直重叠的沟道层208以及位于相邻两层沟道层208之间的第二开口(图中未标出)，所述第二开口使相邻的所述沟道层208之间悬空；栅极结构214，位于所述沟道层208表面且环形包围所述沟道层208；所述复合层还包括内侧墙209，所述内侧墙209位于相邻两层沟道层208之间且位于所述第二开口侧壁，所述内侧墙209的外侧壁与所述沟道层208侧壁共垂直面；位于所述第一开口206侧壁的沟道层208表面的源漏层212，所述源漏层212覆盖所述第一开口206侧壁，且相邻源漏层212之间具有暴露出所述绝缘介质层的第三开口211；位于所述第三开口211内的导电结构219。
93.一方面，位于所述沟道层208侧壁的源漏层212，相邻源漏层212之间具有第三开口211，沿所述第一方向x上相邻沟道层侧壁的所述源漏层相互分立，因此，减少了因因初始成核面并非一整片籽晶、成核点分布不均匀而产生的缺陷，进而减少了因缺陷导致的沟道中应力释放的情况，从而提高了器件的性能；另一方面，位于所述第三开口211内的导电结构219，所述导电结构219还位于所述源漏层212侧壁，使所述导电结构219包裹所述源漏层212，因此，提高了所述源漏层212与所述导电结构219的接触面积，减了接触电阻，进一步提高了器件的性能。
94.本实施例中，还包括：位于所述衬底200表面、所述源漏层212顶部和所述栅极结构214侧壁的第一介电层213，所述第一介电层213内具有第四开口218(如图10所示)，所述第四开口218位于所述第三开口211上方，且与所述第三开口211连通；所述导电结构219还位于所述第四开口218内。
95.所述内侧墙209用于隔离所述栅极结构214和所述源漏层212，避免源漏层212和栅极结构214之间的离子的相互扩散，以提高器件性能的稳定性。
96.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。