半导体结构及其形成方法与流程

1.本发明涉及半导体制造领域，尤其是涉及一种半导体结构及其形成方法。


背景技术：

2.在现有的半导体领域中，鳍式场效应晶体管(finfet)是一种新兴的多栅器件，与平面式的金属-氧化物半导体场效应晶体管(mosfet)相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流，现已广泛应用于半导体各种器件中。但随着半导体工艺的进一步发展，晶体管尺度缩小到几纳米以下，finfet本身的尺寸已经缩小至极限后，无论是鳍片距离、短沟道效应、还是漏电和材料极限也使得晶体管制造变得岌岌可危，甚至物理结构都无法完成。
3.环绕式栅极(gate-all-around，gaa)器件成为行业内研究和发展的一个新方向。这项技术的特点是实现了栅极对沟道的四面包裹，源极和漏极不再和基底接触，而是利用线状(可以理解为棍状)或者平板状、片状等多个源极和漏极横向垂直于栅极分布后，实现mosfet的基本结构和功能。这样设计在很大程度上解决了栅极间距尺寸减小后带来的各种问题，包括电容效应等，再加上沟道被栅极四面包裹，因此沟道电流也比finfet的三面包裹更为顺畅。
4.然而，现有的环绕式栅极器件性能有待于进一步改善。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构及其形成方法，以改善半导体结构性能。
6.为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：衬底；位于部分所述衬底上的若干复合层，所述复合层沿第一方向延伸，所述复合层内具有第一开口，所述第一开口暴露出所述衬底表面，所述复合层包括若干层沿衬底表面法线方向重叠的沟道层和位于相邻两层沟道层之间的第二开口，所述第二开口使相邻两层沟道层之间悬空，相邻两层沟道层之间还具有凹槽，所述凹槽位于所述第二开口侧壁；栅极结构，位于所述沟道层表面和所述第二开口内，所述栅极结构包围所述沟道层，且沿第二方向延伸，所述第一方向与沿第二方向相互垂直；介质墙，位于所述栅极结构侧壁，且所述介质墙顶部表面与所述栅极结构顶部表面齐平，所述介电墙的外侧面与所述沟道层侧壁表面齐平；所述复合层还包括内侧墙，所述内侧墙位于所述凹槽内，且位于所述第二开口侧壁，所述内侧墙侧壁相对于所述沟道层侧壁凹陷；位于所述第一开口和所述凹槽暴露出的所述沟道层表面的若干源漏层，所述源漏层平行于所述第一方向，且沿第二方向分布，所述第二方向平行于衬底表面法线方向，相邻源漏层之间具有空隙；位于所述源漏层表面和所述空隙内的接触层；位于所述源漏层上的导电结构。。
7.可选的，还包括：位于所述衬底上的绝缘介质层，所述若干复合层位于部分所述绝缘介质层表面，所述第一开口暴露出所述绝缘介质层。
8.相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供衬底；在部分所述衬底上形成若干初始复合层、以及横跨所述初始复合层的伪栅极结构和所述伪栅极结构侧壁的介质墙，所述初始复合层沿第一方向延伸，所述伪栅极结构和所述介质墙两侧的初始复合层内具有第一开口，所述第一开口暴露出所述衬底，所述伪栅极结构位于所述初始复合层侧壁和顶部表面，所述伪栅极结构包括伪栅极层，所述初始复合层包括若干层重叠的沟道层、位于相邻两层沟道层之间的牺牲层、位于所述牺牲层侧壁且位于相邻两层沟道层之间的凹槽，以及所述凹槽内的内侧墙，所述内侧墙侧壁相对于所述沟道层侧壁凹陷；采用选择性外延生长工艺在所述第一开口和所述凹槽暴露出的所述沟道层表面形成若干源漏层，所述若干源漏层平行于所述第一方向，且沿第二方向分布，所述第二方向平行于衬底法线方向，相邻源漏层之间具有空隙；在所述源漏层表面和所述空隙内形成接触层；在所述源漏层上的接触层表面形成导电结构。
9.可选的，所述衬底表面具有绝缘介质层，所述若干复合层位于部分所述绝缘介质层表面，所述第一开口暴露出所述绝缘介质层。
10.可选的，形成所述导电结构前，形成所述接触层后，还包括：在所述衬底上形成层间介质材料层，所述层间介质材料层还位于所述伪栅极结构侧壁和顶部表面；平坦化所述层间介质材料层直到暴露出所述伪栅极层，形成层间介质层。
11.可选的，所述导电结构的形成方法包括：在所述层间介质层内形成第三开口，所述第三开口暴露出所述源漏层顶部表面的接触层；在所述第三开口内形成所述导电结构。
12.可选的，形成所述层间介质层后，形成所述导电结构前，还包括：去除所述伪栅极层，在所述层间介质层内形成栅开口；去除所述栅开口暴露出的所述牺牲层，形成相邻沟道层之间的第二开口，以所述初始复合层形成复合层，所述复合层包括若干层重叠的沟道层以及位于相邻两层沟道层之间的所述第二开口；在所述栅开口和所述第二开口内形成栅极结构。
13.可选的，所述选择性外延生长工艺包括多次成膜工艺，每次所述成膜工艺包括：形成材料膜，以及所述形成材料膜后的刻蚀工艺。
14.可选的，所述刻蚀工艺的工艺参数包括：刻蚀气体包括氯化氢或氯气，刻蚀温度范围100摄氏度至450摄氏度，压强范围5毫托至15毫托。
15.可选的，所述绝缘介质层、所述若干初始复合层、所述伪栅极结构以及所述介质墙的形成方法包括：在所述衬底表面形成第一牺牲材料层，以及所述第一牺牲材料层表面的初始复合材料层，所述初始复合材料层包括若干层重叠的沟道材料层以及位于相邻两层沟道层之间的第二牺牲材料层；在所述初始复合材料层表面形成掩膜层，所述掩膜层暴露出部分所述初始复合材料层；以所述掩膜层为掩膜刻蚀所述初始复合材料层，直到暴露出所述第一牺牲材料层表面，形成若干复合材料层，所述复合材料层沿所述第一方向延伸；形成横跨所述复合材料层的所述若干伪栅极结构，所述若干伪栅极结构位于部分所述复合材料层侧壁和表面；在所述伪栅极结构两侧形成介质墙；以所述伪栅极结构和所述介质墙为掩膜，刻蚀所述伪栅极结构和所述介质墙两侧的所述复合材料层，直到暴露出所述第一牺牲材料层，形成所述过渡复合层和所述第一开口，所述过渡复合层包括所述沟道层和位于所述沟道层之间的初始牺牲层；形成所述过渡复合层后，去除所述第一牺牲材料层，形成所述衬底表面的绝缘槽；在所述绝缘槽内形成绝缘介质层，所述绝缘介质层还位于衬底和所述
过渡复合层之间；形成所述绝缘介质层后，刻蚀所述初始牺牲层，在所述相邻两层沟道层之间形成所述凹槽，以所述初始牺牲层形成所述牺牲层；在所述凹槽内形成所述内侧墙。
16.可选的，所述介质墙在沿所述第一方向上的尺寸范围为大于3纳米。
17.可选的，所述内侧墙的形成方法包括：在所述绝缘介质层表面、所述凹槽内、所述过渡复合层侧壁表面、所述介质墙侧壁和顶部表面、所述伪栅极结构顶部表面形成第二介质材料层；回刻所述第二介质材料层，直到暴露出所述绝缘介质层表面、所述过渡复合层侧壁表面、所述伪栅极结构顶部表面、所述介质墙侧壁和顶部表面，在所述凹槽内形成初始内侧墙；刻蚀所述初始内侧墙，直到所述初始内侧墙侧壁相对于所述沟道层侧壁凹陷，形成所述内侧墙。
18.可选的，刻蚀所述初始内侧墙的工艺包括多次干法刻蚀工艺，每次所述干法刻蚀工艺包括：对所述初始内侧墙表面进行氧化处理，形成所述初始内侧墙表面的氧化膜；刻蚀去除所述氧化膜。
19.可选的，所述氧化处理工艺包括等离子体处理工艺；所述等离子体处理工艺的工艺气体包括氩气、氧气和氦气的等离子混合气体。
20.可选的，所述刻蚀工艺为脉冲激光工艺；所述脉冲激光工艺的工艺气体包括氟化碳或氢氟化碳气体。
21.可选的，所述伪栅极结构还包括所述伪栅极层侧壁的栅侧墙；所述栅侧墙与所述内侧墙侧壁齐平。
22.可选的，所述第一牺牲材料层的材料包括锗硅，所述第一牺牲材料层中，锗和硅组分比范围为1:10至1:2；所述第二牺牲层的材料包括锗硅，所述第二牺牲材料层中，锗和硅组分比范围为2:5至7:10；所述沟道材料层的材料包括硅。
23.可选的，所述绝缘介质层的形成方法包括：在所述衬底表面和所述绝缘槽内形成第一介质材料层，所述第一介质材料层还位于所述初始复合层侧壁，且位于所述伪栅极结构侧壁和顶部表面；刻蚀所述第一介质材料层，直到暴露出所述伪栅极结构侧壁和顶部表面、以及所述初始复合层侧壁。
24.可选的，所述伪栅极结构还包括所述伪栅极层侧壁的栅侧墙；所述栅侧墙与所述内侧墙侧壁齐平。
25.可选的，沿所述第二方向上的相邻两层沟道层之间具有第一间距，沿所述第一方向上相邻两层沟道层之间具有第二间距，所述第一间距大于所述第二间距。
26.可选的，所述第一间距范围为12纳米至20纳米，所述第二间距范围为小于12纳米。
27.可选的，所述接触层的形成工艺包括原子层沉积工艺。
28.与现有技术相比，本发明实施例的技术方案具有以下有益效果：
29.本发明技术方案提供的半导体结构的形成方法中，采用选择性外延生长工艺在所述第一开口和所述凹槽暴露出的所述沟道层表面形成若干源漏层，所述若干源漏层平行于所述第一方向，且沿第二方向分布，所述第二方向平行于衬底法线方向，相邻源漏层之间具有空隙，在所述源漏层表面和所述空隙内形成接触层，由于接触层位于各源漏层表面，增大了接触层与源漏层的接触面积，从而减小了源漏层表面的接触电阻，进而提高器件的性能。
30.进一步，所述选择性外延生长工艺包括多次成膜工艺，每次所述成膜工艺包括：形成材料膜，以及形成所述材料膜后的刻蚀工艺，减少了沿所述第二方向上，各源漏层相接的
可能，有利于优化所形成的源漏层的形貌，提高所形成的源漏层的质量。
31.进一步，所述接触层的形成工艺包括原子层沉积工艺，有利于提高所述接触层材料在空隙内的填充，提高所形成的接触层的性能。
32.本发明技术方案提供的半导体结构中，位于所述第一开口和所述凹槽暴露出的所述沟道层表面的若干源漏层，所述源漏层平行于所述第一方向，且沿第二方向分布，所述第二方向平行于衬底表面法线方向，相邻源漏层之间具有空隙；位于所述源漏层表面和所述空隙内的接触层，由于接触层位于各源漏层表面，增大了接触层与源漏层的接触面积，从而减小了源漏层表面的接触电阻，从而提高了器件的性能。
附图说明
33.图1至图4是一种半导体结构形成过程的结构示意图；
34.图5至图14是本发明一实施例半导体结构形成方法中各步骤对应的结构示意图。
具体实施方式
35.如背景技术所述，现有技术中形成的半导体器件的性能有待改善。现结合一种半导体的结构进行说明分析。
36.图1至图4是一种半导体结构形成过程的结构示意图。
37.请参考图1，提供衬底100；形成所述衬底100上的绝缘介质层101、部分所述绝缘介质层101表面的若干复合层、以及所述复合层表面的伪栅极结构，所述栅极结构包括伪栅极104和所述栅极层表面的保护层105，所述复合层包括若干层重叠的牺牲层102以及位于相邻两层牺牲层102之间的沟道层103。
38.请参考图2，在所述复合层两侧的衬底100上形成源漏层106，所述源漏层106位于所述沟道层103侧壁表面；在所述源漏层106表面形成接触层107。
39.请参考图3，在所述衬底100表面形成第一介质材料层(图中未标出)，所述第一介质材料层还位于所述源漏层106表面和所述伪栅极结构侧壁和表面；平坦化所述第一介质材料层直到暴露出所述伪栅极104顶部表面，形成层间介质层108；去除所述伪栅极104，在所述层间介质层108内形成栅开口(图中未标出)；去除所述栅开口暴露出的所述牺牲层102，形成相邻沟道层103之间的第二开口(图中未标出)；在所述栅开口和所述第二开口内形成栅极结构109。
40.请参考图4，在所述层间介质层108和所述栅极结构109表面形成介质材料层110；在所述介质材料层110内形成接触孔(图中未标出)，所述接触孔暴露出所述接触层107表面；在所述接触孔内形成导电结构111。
41.上述方法被用于gaa器件结构中，所述接触层107的材料为金属硅化物，所述金属硅化物用于降低导电结构111和所述源漏层106之间的接触电阻。然而，随着半导体特征尺寸的降低，所述导电结构111与所述源漏层106之间的接触面积越来越小，从而导致接触电阻增大，所述方法形成的接触层107不足以降低所述导电结构111与所述源漏层106之间的接触电阻，从而影响gaa器件的性能。
42.为了解决上述问题，本发明提供一种半导体结构形成方法中，采用选择性外延生长工艺在所述第一开口和所述凹槽暴露出的所述沟道层表面形成若干源漏层，所述若干源
漏层平行于所述第一方向，且沿第二方向分布，所述第二方向平行于衬底法线方向，相邻源漏层之间具有空隙，在所述源漏层表面和所述空隙内形成接触层，由于接触层位于各源漏层表面，增大了接触层与源漏层的接触面积，从而减小了源漏层表面的接触电阻，进而提高器件的性能。
43.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
44.图5至图14是本发明一实施例半导体结构形成方法中各步骤对应的结构示意图。
45.请参考图5和图6，图5为图6的俯视结构示意图，图6为图5中沿dd1方向的剖面结构示意图，提供衬底200。
46.在本实施例中，所述衬底200的材料为单晶硅；在其它实施例中，所述基底还可以是多晶硅、锗、锗化硅、砷化镓、绝缘体上硅或绝缘体上锗等半导体材料。
47.本实施例中，所述衬底内具有阱区(图中未标出)，所述阱区内具有第一掺杂离子。具体地，本实施例中，所述第一掺杂离子为n型离子，用于形成pmos器件的阱区。其他实施例中，所述第一掺杂离子为p型离子，用于形成nmos器件的阱区。
48.后续，在部分所述衬底200上形成若干初始复合层、以及横跨所述初始复合层的伪栅极结构和所述伪栅极结构侧壁的介质墙，所述初始复合层沿第一方向延伸，所述伪栅极结构和所述介质墙两侧的初始复合层内具有第一开口，所述第一开口暴露出所述衬底200，所述伪栅极结构位于所述初始复合层侧壁和顶部表面，所述伪栅极结构包括伪栅极层，所述初始复合层包括若干层重叠的沟道层、位于相邻两层沟道层之间的牺牲层、位于所述牺牲层侧壁且位于相邻两层沟道层之间的凹槽，以及所述凹槽内的内侧墙，所述内侧墙侧壁相对于所述沟道层侧壁凹陷。
49.本实施例中，所述衬底200表面具有绝缘介质层，所述若干复合层位于部分所述绝缘介质层表面，所述第一开口暴露出所述绝缘介质层。所述绝缘介质层、所述若干初始复合层、所述伪栅极结构以及所述介质墙的形成方法，请参考图5至图10。
50.请继续参考图5至图6，在所述衬底200表面形成第一牺牲材料层201，以及所述第一牺牲材料层201表面的初始复合材料层，所述初始复合材料层包括若干层重叠的沟道材料层(图中未标出)以及位于相邻两层沟道层之间的第二牺牲材料层(图中未标出)；在所述初始复合材料层表面形成掩膜层(图中未标出)，所述掩膜层暴露出部分所述初始复合材料层；以所述掩膜层为掩膜刻蚀所述初始复合材料层，直到暴露出所述第一牺牲材料层201表面，形成若干复合材料层202，所述复合材料层202沿所述第一方向x延伸；形成横跨所述复合材料层202的所述若干伪栅极结构203，所述伪栅极结构203位于部分所述复合材料层202侧壁和表面。
51.所述第一方向x为沟道方向。
52.所述伪栅极结构203包括伪栅极层204。本实施例中，所述伪栅极结构203还包括位于所述伪栅极层204侧壁的栅侧墙205。具体地，所述栅侧墙205还位于所述伪栅极层204顶部表面。
53.所述第一牺牲材料层201为后续形成绝缘介质层占据空间。
54.本实施例中，形成所述第一牺牲材料层201前，还包括在所述衬底200表面注入第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的导电类型不同。具体的，所述第二掺
杂离子为p型离子。
55.所述第二牺牲材料层的材料与所述沟道材料层的材料不同。所述沟道材料层用于形成沟道层，所述第二牺牲材料层用于后续形成初始牺牲层，所示初始牺牲层用于形成牺牲层，所述牺牲层为后续形成栅极结构占据空间。所述第二牺牲材料层的材料相对所述沟道材料层的材料具有较高的刻蚀选择比，以使后续去除所述牺牲层时，对所述沟道层的影响较小；所述第二牺牲材料层的材料相对于所述沟道材料层的材料具有较好的晶格匹配，以得到平滑的牺牲层和沟道层的界面，使后续形成的沟道层表面平整，利于得到良好性能的器件。
56.所述第二牺牲材料层的材料包括硅；所述沟道材料层的材料包括锗硅。本实施例中，所述沟道材料层的材料为硅；所述第二牺牲材料层的材料为锗硅。其他实施例中，所述沟道材料层为ge或者gesi。其他实施例中，所述第二牺牲材料层的材料可以为zns，znse，bes或gap等。
57.请参考图7和图8，图7为图8的俯视结构示意图，图8为图7中沿dd1方向的剖面结构示意图，在所述伪栅极结构203侧壁形成介质墙209；以所述伪栅极结构203和所述介质墙209为掩膜，刻蚀所述伪栅极结构203和所述介质墙209两侧的所述复合材料层202，直到暴露出所述第一牺牲材料层201，形成所述过渡复合层和所述第一开口206，所述过渡复合层包括所述沟道层207和位于所述沟道层207之间的初始牺牲层208。
58.所述介质墙209在沿所述第一方向x上的尺寸范围为大于3纳米。
59.请参考图9和图10，形成所述过渡复合层后，去除所述第一牺牲材料层201，形成所述衬底200表面的绝缘槽(图中未标出)；在所述绝缘槽内形成绝缘介质层210，所述绝缘介质层210还位于衬底200和所述过渡复合层之间；形成所述绝缘介质层后，刻蚀所述初始牺牲层208，在所述相邻两层沟道层207之间形成所述凹槽211，以所述初始牺牲层208形成所述牺牲层212；在所述凹槽211内形成所述内侧墙213。
60.所述第一牺牲材料层201的材料与所述第二牺牲材料层的材料不同。所述初始牺牲层208由所述第二牺牲材料层形成，因此，所述第一牺牲材料层201的材料与所述初始牺牲层208的材料不同，且所述第一牺牲材料层201与所述衬底200的材料不同，以便于去除所述第一牺牲材料层201时可以选用对所述第一牺牲材料层201相对于所述初始牺牲层208、所述第一牺牲材料层201相对于所述衬底200具有较大刻蚀选择比的刻蚀工艺，以减少对所述初始牺牲层208和所述衬底200的刻蚀损伤。
61.所述第一牺牲材料层的材料包括锗硅，所述第一牺牲材料层中，锗和硅组分比范围为1:10至1:2；所述第二牺牲材料层的材料包括锗硅，所述第二牺牲材料层中，锗和硅组分比范围为2:5至7:10；所述沟道材料层的材料包括硅。所述第一牺牲材料层和所述第二牺牲材料层中锗和硅的组分范围不同，以在刻蚀所第一牺牲材料层201的过程中，使所述第一牺牲材料层201相对于所述初始牺牲层208具有较大刻蚀选择比。
62.所述绝缘介质层210的形成方法包括：在所述衬底200表面和所述绝缘槽内形成第一介质材料层(图中未标出)，所述第一介质材料层还位于所述初始复合层侧壁，且位于所述伪栅极结构203侧壁和顶部表面；刻蚀所述第一介质材料层，直到暴露出所述伪栅极结构203侧壁和顶部表面、以及所述初始复合层侧壁。
63.本实施例中，具体地，所述绝缘介质层210的形成方法包括：在所述衬底200表面和
所述绝缘槽内形成第一介质材料层(图中未标出)，所述第一介质材料层还位于所述初始复合层侧壁、所述介质墙209侧壁和顶部表面以及所述伪栅极结构203顶部表面；刻蚀所述第一介质材料层，直到暴露出所述伪栅极结构203顶部表面、所述介质墙209侧壁和顶部表面，以及所述初始复合层侧壁。
64.刻蚀所述第一介质材料层的工艺包括电感耦合等离子体刻蚀工艺或电容耦合等离子体刻蚀工艺。
65.所述第一介质材料层的形成工艺包括原子层沉积工艺。所述原子层沉积工艺利于形成均匀的第一介质材料层，且具有很好的沟槽填充能力，利于提高所述绝缘介质层210的性能。
66.去除所述第一牺牲材料层的刻蚀工艺对所述第一牺牲材料层和所述第二牺牲材料层的选择比范围为10:1至150:1。
67.所述内侧墙213位于所述牺牲层212侧壁，且所述内侧墙213侧壁相对于所述沟道层207侧壁凹陷。
68.本实施例中，所述内侧墙213的形成方法包括：在所述绝缘介质层210表面、所述凹槽211内、所述过渡复合层侧壁表面、所述介质墙209侧壁和顶部表面、所述伪栅极结构203顶部表面形成第二介质材料层(图中未标出)；回刻所述第二介质材料层，直到暴露出所述绝缘介质层210表面、所述过渡复合层侧壁表面、所述伪栅极结构203顶部表面、所述介质墙209侧壁和顶部表面，在所述凹槽211内形成初始内侧墙(图中未标出)；刻蚀所述初始内侧墙，直到所述初始内侧墙侧壁相对于所述沟道层207侧壁凹陷，形成所述内侧墙213。
69.刻蚀所述初始内侧墙的工艺包括多次干法刻蚀工艺，每次所述干法刻蚀工艺包括：对所述初始内侧墙表面进行氧化处理，形成所述初始内侧墙表面的氧化膜；刻蚀去除所述氧化膜。
70.所述氧化处理工艺包括等离子体处理工艺；所述等离子体处理工艺的工艺气体包括氩气、氧气和氦气的等离子混合气体。
71.所述刻蚀工艺为脉冲激光工艺；所述脉冲激光工艺的工艺气体包括氟化碳或氢氟化碳气体。
72.本实施例中，所述栅侧墙205侧壁与所述内侧墙213侧壁齐平。所述内侧墙213用于隔离所述栅极结构和所述源漏层，避免源漏层和栅极结构之间的离子的相互扩散，以提高器件性能的稳定性。
73.请参考图11，图11的视图方向同图10，采用选择性外延生长工艺在所述第一开口206和所述凹槽211暴露出的所述沟道层207表面形成若干源漏层214，所述若干源漏层214平行于所述第一方向x，且沿第二方向y分布，所述第二方向y平行于衬底200法线方向，相邻源漏层214之间具有空隙215。
74.沿所述第二方向y上的相邻两层沟道层207之间具有第一间距，沿所述第一方向x上相邻两层沟道层之间具有第二间距，所述第一间距大于所述第二间距。所述第一间距大于所述第二间距，目的在于，在所述第二方向y上相邻两层沟道层表面的源漏层外延材料生长合并在一起前，使沿所述第一方向x上相邻两层沟道层表面的源漏层外延材料生长合并在一起，既使所述第二方向y上相邻两层沟道层表面的源漏层214形成空隙215。所述空隙215用于形成接触层。
75.所述第一间距范围为12纳米至20纳米，所述第二间距范围为小于12纳米。
76.所述选择性外延生长工艺包括多次成膜工艺，每次所述成膜工艺包括：形成材料膜，以及所述形成材料膜后的刻蚀工艺。
77.所述刻蚀工艺的工艺参数包括：刻蚀气体包括氯化氢或氯气，刻蚀温度范围100摄氏度至450摄氏度，压强范围5毫托至15毫托。
78.所述选择性外延生长工艺，使外延材料在沟道层207表面定向生长，利于形成较好形貌的源漏层，减少了沿所述第二方向y上，各源漏层相接的可能，有利于优化所形成的源漏层的形貌，提高所形成的源漏层的质量。
79.请参考图12，图12的视图方向同图10，在所述源漏层214表面和所述空隙215内形成接触层216。
80.由于接触层216位于各源漏层214表面，增大了接触层216与源漏层214的接触面积，从而减小了源漏层214表面的接触电阻，进而提高器件的性能。
81.所述接触层216的材料包括金属硅化物；所述金属硅化物包括如硅化钨、硅化钴、硅化钛、硅化钴、硅铂化镍等。本实施例中，所述金属硅化物的材料为硅化钨。
82.所述接触层216的形成工艺包括原子层沉积工艺。所述原子层沉积工艺有利于提高所述接触层材料在空隙内的填充，提高所形成的接触层的性能。
83.请参考图13，图13的视图方向同图10，在所述衬底200上形成层间介质材料层(图中未标出)，所述层间介质材料层还位于所述伪栅极结构203侧壁和顶部表面；平坦化所述层间介质材料层直到暴露出所述伪栅极层204，形成层间介质层217。
84.后续，在所述源漏层214上的接触层216表面形成导电结构218。
85.本实施例中，形成所述层间介质层217后，形成所述导电结构218前，还包括：去除所述伪栅极层204，在所述层间介质层217内形成栅开口(图中未标出)；去除所述栅开口暴露出的所述牺牲层212，形成相邻沟道层207之间的第二开口(图中未标出)，以所述初始复合层形成复合层；在所述栅开口和所述第二开口内形成栅极结构218。
86.所述栅极结构218包括位于所述栅开口和所述第二开口内的栅介质层(图中未标出)，以及位于所述栅介质层表面的金属栅极(图中未标出)。
87.请参考图14，图13的视图方向同图10，在所述源漏层214上的接触层216表面形成导电结构220。
88.所述导电结构220的形成方法包括：在所述层间介质层217内形成第三开口(图中未标出)，所述第三开口暴露出所述源漏层214顶部表面的接触层216；在所述第三开口内形成所述导电结构220。
89.本实施例中，形成所述第三开口前，还在所述层间介质层217和所述栅极结构218表面形成介电层219；所述第三开口还位于所述介电层219内。
90.相应的，本发明另一实施例还提供一种采用上述方法所形成的半导体结构，请继续参考图14，包括：衬底200；位于部分所述衬底200上的若干复合层，所述复合层沿第一方向x延伸，所述复合层内具有第一开口206(如图10所示)，所述第一开口206暴露出所述衬底200表面，所述复合层包括若干层沿衬底200表面法线方向重叠的沟道层207和位于相邻两层沟道层207之间的第二开口(图中未标出)，所述第二开口使相邻两层沟道层207之间悬空，相邻两层沟道层207之间还具有凹槽211，所述凹槽211位于所述第二开口侧壁；栅极结
构218，位于所述沟道层207表面和所述第二开口内，所述栅极结构218包围所述沟道层207，且沿第二方向y延伸，所述第一方向x与沿第二方向y相互垂直；介质墙209，位于所述栅极结构218侧壁，且所述介质墙209顶部表面与所述栅极结构218顶部表面齐平，所述介电墙209的外侧面与所述沟道层207侧壁表面齐平；所述复合层还包括内侧墙213，所述内侧墙213位于所述凹槽211内，且位于所述第二开口侧壁，所述内侧墙213侧壁相对于所述沟道层207侧壁凹陷；位于所述第一开口206和所述凹槽211暴露出的所述沟道层207表面的若干源漏层214，所述源漏层214平行于所述第一方向x，且沿第二方向y分布，所述第二方向y平行于衬底200法线方向，相邻源漏层214之间具有空隙215(如图11所示)；位于所述源漏层214表面和所述空隙215内的接触层216；位于所述源漏层214上的导电结构217。
91.由于接触层216位于各源漏层214表面，增大了接触层216与源漏层214的接触面积，从而减小了源漏层214表面的接触电阻，从而提高了器件的性能。
92.本实施例中，位于所述衬底上还具有绝缘介质层，所述若干复合层位于部分所述绝缘介质层表面，所述第一开口暴露出所述绝缘介质层。
93.所述接触层216的材料包括金属硅化物。
94.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。