一种屏蔽栅MOSFET的制作方法与流程

一种屏蔽栅mosfet的制作方法
技术领域
1.本发明涉及半导体技术领域，尤其涉及一种屏蔽栅mosfet的制作方法。


背景技术：

2.mosfet芯片是一种分立器件，属于半导体功率器件范畴，与集成电路同属于半导体芯片领域，集成电路是通过工艺方法将成千上万个晶体管整合在同一个芯片中，mosfet则是由成千上万个相同结构的元胞并列组成的单个晶体管。
3.mosfet的关键动态参数包括寄生电容、开关时间、栅极寄生电阻等，其中寄生电容包括栅源寄生电容cgs、栅漏寄生电容cgd，漏源寄生电容cds，从应用角度来看，将mosfet的寄生电容归纳为输入电容ciss＝cgs+cgd，输出电容coss＝cds+cdg和反向传输电容crss＝cdg，其中反向传输电容crss也叫做米勒电容，输入电容和米勒电容在mosfet的开关损耗中起主导作用。芯片面积越大，芯片的导通电阻就越小，但寄生电容的面积也就越大，输入电容和米勒电容随之也就越大；在保证既定导通电阻的前提下，最大程度的减小mosfet的输入电容和米勒电容，是芯片工程师的职责所在。
4.屏蔽栅沟槽mosfet利用电荷平衡原理，结合深沟槽技术，使得相邻沟槽之间的外延层横向耗尽从而纵向分担较高的电压，因此沟槽底部的电势较高、在沟槽底部集结非常强的电场。传统方法中，采用高温氧化的方法，同步形成沟槽底部和沟槽侧壁的介质层，但沟槽底部的硅原子的排列晶向与沟槽侧壁是不同的，因此沟槽底部生长的介质层厚度比沟槽侧壁更小，而且沟槽底部是圆弧形的，这些情况使得屏蔽栅下方(即沟槽底部)的电场更强，导致mosfet的击穿电压更低。


技术实现要素：

5.本发明提供了屏蔽栅mosfet的制作方法，旨在解决现有的mosfet芯片沟槽底部的介质层厚度较小、沟槽底部的电场较强导致mosfet的击穿电压较低的问题。
6.根据本技术实施例，提供了一种屏蔽栅mosfet的制作方法，包括以下步骤：
7.步骤s1：在衬底的表面生长外延层，并在外延层中形成第一沟槽和第二沟槽，在第一沟槽及第二沟槽的表面形成第一氧化层；
8.步骤s2：在第一氧化层表面生成氮化硅，并在氮化硅上淀积第一多晶硅，将第一沟槽和第二沟槽内的第一多晶硅进行腐蚀，使得第一多晶硅的高度低于第一沟槽和第二沟槽的高度；
9.步骤s3：氧化第一多晶硅，将第一多晶硅转化为第二氧化层，淀积第二多晶硅，将第二多晶硅填满第一沟槽和第二沟槽；
10.步骤s4：腐蚀第二多晶硅，使得第二多晶硅的高度低于第一沟槽和第二沟槽，继续腐蚀第一沟槽内的第二多晶硅，使得第一沟槽内的第二多晶硅高度低于第二沟槽内的第二多晶硅高度；
11.步骤s5：腐蚀氮化硅，使得氮化硅与第二多晶硅的高度平齐，腐蚀第一氧化层，使
得第一氧化层与氮化硅的高度平齐；
12.步骤s6：在第一沟槽和第二沟槽的侧壁生长第三氧化层，第三氧化层延伸至第一氧化层一端，并在第二多晶硅的顶部生长第四氧化层；
13.步骤s7：在第一沟槽和第二沟槽内淀积第三多晶硅，并腐蚀第三多晶硅，使得第三多晶硅的高度低于第一沟槽的高度，第二沟槽内的第三多晶硅被全部腐蚀掉；
14.步骤s8：依次形成体区和源区，在第三氧化层和第四氧化层上淀积介质层，在第一沟槽和第二沟槽的位置打孔获得第一接触孔及第二接触孔，在相邻的第一沟槽之间打孔获得第三接触孔。
15.优选地，所述第一沟槽和所述第二沟槽的深度为1.5
‑
15微米。
16.优选地，所述第一氧化层的厚度为30
‑
500纳米，所述氮化硅的厚度为30
‑
500纳米。
17.优选地，在上述步骤s2中，腐蚀第一多晶硅后，第一沟槽和第二沟槽内的第一多晶硅的纵向厚度为0.2
‑
1微米。
18.优选地，在上述步骤s4中，腐蚀第二多晶硅后，第一沟槽及第二沟槽内的第二多晶硅与沟槽的顶面的距离为0
‑
0.5微米。
19.优选地，上述步骤s4中，继续腐蚀第一沟槽内的第二多晶硅后，第一沟槽内的第二多晶硅与外延层的上表面的距离为1
‑
2微米。
20.优选地，上述步骤s5具体包括：
21.步骤s51：采用过腐蚀的工艺方法，将第二多晶硅顶部的氮化硅腐蚀，使得氮化硅与第二多晶硅的高度平齐；
22.步骤s52：基于腐蚀工艺的各向同性，氮化硅在第二多晶硅的两侧形成第一凹陷区；
23.步骤s53：采用过腐蚀的工艺方法，将氮化硅顶部的第一氧化层腐蚀，使得第一氧化层与氮化硅的高度平齐；
24.步骤s54：基于腐蚀工艺的各向同性，第一氧化层在氮化硅的两侧形成第二凹陷区。
25.优选地，在步骤s6中，第三氧化层与第四氧化层在同一个氧化步骤中，采用同一个氧化工艺同步形成；
26.该氧化工艺采用800
‑
1100摄氏度的温度参数；
27.第三氧化层的厚度为15
‑
80纳米，第四氧化层的厚度为50
‑
300纳米。
28.优选地，mosfet的类型与第三多晶硅的掺杂类型相同。
29.优选地，在步骤s8中，第一接触孔穿过介质层到第三多晶硅，第二接触孔依次穿过介质层、第四氧化层到第二多晶硅，第三接触孔依次穿过介质层、第三氧化层、源区到体区。
30.与现有技术相比，本发明提供的屏蔽栅mosfet的制作方法具有以下有益效果：
31.1、采用本案之方法制造的屏蔽栅沟槽mosfet，其屏蔽栅下方的介质层包括第一氧化层、氮化硅和第二氧化层，屏蔽栅侧面的介质层包括第一氧化层和氮化硅，也就是说，屏蔽栅下方的介质层厚度比侧面的介质层厚度更大，因此可弱化沟槽底部的电场强度，避免了现有技术中存在的沟槽底部电场更强的问题，因而本案提高了mosfet的击穿电压。
32.2、采用第一氧化层与氮化硅组成的复合层作为屏蔽栅的侧面介质层，由于氮化硅在氧化层腐蚀及高温氧化时的阻挡作用，本案形成的多晶硅层间介质(第四氧化层)对屏蔽
栅(第二多晶硅)与多晶硅栅(第三多晶硅)的隔离效果更好，可减少屏蔽栅与多晶硅栅之间的漏电，提高mosfet的性能。
附图说明
33.为了更清楚地说明本发明实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
34.图1是本发明第一实施例提供的屏蔽栅mosfet的制作方法的流程图。
35.图2是本发明第一实施例提供的屏蔽栅mosfet的制作方法中步骤s5的流程图。
36.图3是在衬底表面生长外延层的结构示意图。
37.图4是形成第一沟槽和第二沟槽的结构示意图。
38.图5是在第一沟槽和第二沟槽表面依次生长第一氧化层和氮化硅的结构示意图。
39.图6是淀积第一多晶硅的结构示意图。
40.图7是腐蚀第一多晶硅的结构示意图。
41.图8是氧化第一多晶硅获得第二氧化层的结构示意图。
42.图9是淀积第二多晶硅的结构示意图。
43.图10是腐蚀第二多晶硅的结构示意图。
44.图11是腐蚀第一沟槽中第二多晶硅的结构示意图。
45.图12是依次腐蚀氮化硅及第一氧化层的结构示意图。
46.图13是生长第三氧化层的结构示意图。
47.图14是淀积第三多晶硅的结构示意图。
48.图15是腐蚀第三多晶硅的结构示意图。
49.图16是形成源区和体区并形成接触孔的结构示意图。
50.图17是形成金属连线的结构示意图。
51.标号说明:
52.1、衬底；2、外延层；3.1、第一沟槽、3.2、第二沟槽；4、第一氧化层；5、氮化硅；6、第一多晶硅；7、第二氧化层；8、第二多晶硅；9、第三氧化层；10、第四氧化层；11、第三多晶硅；12、体区；13、源区；14、介质层；15.1、第一接触孔；15.2、第二接触孔；15.3、第三接触孔；16.1、第一金属连线；16.2、第二金属连线；16.3、第三金属连线。
具体实施方式
53.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
54.还应当理解，在此本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
55.还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/或”是
指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
56.请结合图1，本发明第一实施例公开了一种屏蔽栅mosfet的制作方法，该制造方法具体包括以下步骤：
57.步骤s1：在衬底1的表面生长外延层2，并在外延层2中形成第一沟槽3.1和第二沟槽3.2，在第一沟槽3.1及第二沟槽3.2的表面形成第一氧化层4。具体如图3
‑
5所示。
58.步骤s2：在第一氧化层4表面生成氮化硅5，并在氮化硅5上淀积第一多晶硅6，将第一沟槽3.1和第二沟槽3.2内的第一多晶硅6进行腐蚀，使得第一多晶硅6的高度低于第一沟槽3.1和第二沟槽3.2的高度。具体如图5
‑
7所示。
59.步骤s3：氧化第一多晶硅6，将第一多晶硅6转化为第二氧化层7，淀积第二多晶硅8，将第二多晶硅8填满第一沟槽3.1和第二沟槽3.2。具体如图8
‑
9所示。
60.步骤s4：腐蚀第二多晶硅8，使得第二多晶硅8的高度低于第一沟槽3.1和第二沟槽3.2，继续腐蚀第一沟槽3.1内的第二多晶硅8，使得第一沟槽3.1内的第二多晶硅8高度低于第二沟槽3.2内的第二多晶硅8高度。具体如图10
‑
11所示。
61.步骤s5：腐蚀氮化硅5，使得氮化硅5与第二多晶硅8的高度平齐，腐蚀第一氧化层4，使得第一氧化层4与氮化硅5的高度平齐。具体如图12所示。
62.步骤s6：在第一沟槽3.1和第二沟槽3.2的侧壁生长第三氧化层9，第三氧化层9延伸至第一氧化层4一端，并在第二多晶硅8的顶部生长第四氧化层10。具体如图13所示。
63.步骤s7：在第一沟槽3.1和第二沟槽3.2内淀积第三多晶硅11，并腐蚀第三多晶硅11，使得第三多晶硅11的高度低于第一沟槽3.1的高度，第二沟槽3.2内的第三多晶硅11被全部腐蚀掉。具体如图14
‑
15所示。
64.步骤s8：依次形成体区12和源区13，在第三氧化层9和第四氧化层10上淀积介质层14，在第一沟槽3.1和第二沟槽3.2的位置打孔获得第一接触孔15.1及第二接触孔15.2，在相邻的第一沟槽3.1之间打孔获得第三接触孔15.3。具体如图16所示。
65.可以理解，在步骤s1中，第一沟槽3.1为元胞区的沟槽，第二沟槽3.2为屏蔽栅连线区的沟槽，其中第一沟槽3.1的数量为若干个(大于或等于2个)，所述若干个第一沟槽3.1相邻设置，且第一沟槽3.1和第二沟槽3.2的深度为1.5
‑
15微米。
66.可以理解，在步骤s2中，第一多晶硅6的掺杂类型为n型或者p型，第一多晶硅6覆盖于氮化硅5的表面，且将所述第一沟槽3.1和第二沟槽3.2填满。接着，将第一沟槽3.1和第二沟槽3.2之外的第一多晶硅6全部腐蚀掉，继续腐蚀第一多晶硅6，以保留位于第一沟槽3.1和第二沟槽3.2底部的多晶硅，且腐蚀第一多晶硅6后，第一沟槽3.1和第二沟槽3.2内的第一多晶硅6的纵向厚度为0.2
‑
1微米。
67.可以理解，在步骤s2中，所述第一氧化层4的厚度为30
‑
500纳米，所述氮化硅5的厚度为30
‑
500纳米。
68.可以理解，在步骤s3中，第一沟槽3.1和第二沟槽3.2之中保留的第一多晶硅6在此步骤被全部氧化掉，生成第二氧化层7，除第一多晶硅6之外，其它区域因为氮化硅5的阻挡，在此步工艺过程中不会生长氧化层。
69.可以理解，在步骤s4中，将第一沟槽3.1和第二沟槽3.2之外的第二多晶硅8全部腐蚀掉，第一沟槽3.1和第二沟槽3.2之中保留的第二多晶硅8的顶面高度比氮化硅5的顶面低0
‑
0.5微米(如图10中所示的a尺寸)，也即第一沟槽3.1和第二沟槽3.2内的第二多晶硅8与
沟槽(第一沟槽3.1和第二沟槽3.2)的顶面的距离为0
‑
0.5微米。接着，继续腐蚀第一沟槽3.1内的第二多晶硅8后，第一沟槽3.1内的第二多晶硅8与外延层2的上表面的距离为1
‑
2微米(如图11中所示的b尺寸)。
70.可以理解，在步骤s5中，腐蚀氮化硅5，使得氮化硅5的高度不高于第二多晶硅8，也即将第二多晶硅8顶部以上区域的氮化硅5去除。继续腐蚀第一氧化层4，使得第一氧化层4的高度不高于上述刚腐蚀过后的氮化硅5的高度，此时，在去除第一氧化层4后，沟槽3的部分侧壁外露。
71.可以理解，在步骤s6中，将侧壁外露的沟槽3的区域进行氧化，生长第三氧化层9，第三氧化层9一端与第一氧化层4的一端连接。具体地，采用800～1100摄氏度的氧化工艺，在第一沟槽3.1和第二沟槽3.2的侧壁，氧原子与硅原子反应生成第三氧化层9，所述第三氧化层9即mosfet的栅氧化层，所述第三氧化层9的厚度为15～80纳米。同时，在上述的氧化工艺中，在第二多晶硅8的顶部同步生成第四氧化层10，第四氧化层10的厚度为50～300纳米，第四氧化层10即为多晶硅层间介质。
72.可以理解，在步骤s6中，采用800～1100摄氏度的氧化工艺，第三氧化层9和第四氧化层10同步且同时在同一个氧化工艺中生成。
73.可以理解，在步骤s7中，mosfet的类型与第三多晶硅11的掺杂类型相同，例如，当mosfet为n型mosfet时，第三多晶硅11的掺杂类型为n型；当mosfet为p型mosfet时，第三多晶硅11的掺杂类型为p型，第三多晶硅11为mosfet的多晶硅栅。
74.可以理解，在步骤s7中，第二沟槽3.2之中的第三多晶硅11被全部腐蚀掉，且第一沟槽3.1之中保留的第三多晶硅11的顶面高度比外延层2的上表面低0
‑
0.2微米，也即第一沟槽3.1之中保留的第三多晶硅11的顶面高度与第一沟槽3.1顶部的距离为0
‑
0.2微米。
75.可以理解，在步骤s8中，依次形成体区12和源区13，在第三氧化层9和第四氧化层10上淀积介质层14，具体地，在第二沟槽3.2区域的第四氧化层10及其他区域的第三氧化层9上淀积介质层14，以向上生长介质层14。接着采用光刻、腐蚀工艺形成第一接触孔15.1、第二接触孔15.2和第三接触孔15.3，其中，第一接触孔15.1穿过介质层14到第三多晶硅11，第二接触孔15.2依次穿过介质层14、第四氧化层10到第二多晶硅8，第三接触孔15.3依次穿过介质层14、第三氧化层9、源区13到体区12。
76.可以理解，在步骤s8中，第一沟槽3.1之中的第二多晶硅8为mosfet的屏蔽栅，第一沟槽3.1之中的第三多晶硅11为mosfet的多晶硅栅，也即，元胞区的每一个沟槽(第一沟槽3.1)之中都包含有屏蔽栅(第二多晶硅8)和多晶硅栅(第三多晶硅11)，多晶硅栅位于屏蔽栅的上方，二者之间的介质层为第四氧化层10。第二沟槽3.2之中的第二多晶硅8为mosfet的屏蔽栅的连线区，第一沟槽3.1之中的第二多晶硅8和第二沟槽3.2之中的第二多晶硅8是一体的(连续的)，由于第一沟槽3.1之中的第二多晶硅8被掩埋在第三多晶硅11的下方而无法打孔引出，所以只能在第二沟槽3.2的区域打孔引出。
77.可以理解，在步骤s8之后还包括：
78.步骤s9：在第一接触孔15.1、第二接触孔15.2和第三接触孔15.3内淀积金属，分别获得第一金属连线16.1、第二金属连线16.2及第三金属连线16.3。具体如图17所示。
79.可以理解，在步骤s9中，第一金属连线16.1、第二金属连线16.2及第三金属连线16.3分别连接所述第一接触孔15.1、第二接触孔15.2和第三接触孔15.3，也即，第一金属连
线16.1为第二多晶硅9即多晶硅栅的金属连线，第二金属连线16.2为第三多晶硅11即屏蔽栅的金属连线，第三金属连线16.3为源区即源极的金属连线，且屏蔽栅的金属连线16.2与源区的金属连线16.3在此步采用金属互连(图未示)。
80.请参阅图2，上述步骤s5具体包括：
81.步骤s51：采用过腐蚀的工艺方法，将第二多晶硅8顶部的氮化硅5腐蚀，使得氮化硅5与第二多晶硅8的高度平齐。
82.步骤s52：基于腐蚀工艺的各向同性，氮化硅在第二多晶硅8的两侧形成第一凹陷区。
83.步骤s53：采用过腐蚀的工艺方法，将氮化硅5顶部的第一氧化层4腐蚀，使得第一氧化层4与氮化硅5的高度平齐。
84.步骤s54：基于腐蚀工艺的各向同性，第一氧化层4在氮化硅5的两侧形成第二凹陷区。
85.可以理解，在步骤s51中，为保证被去除区域的氮化硅5被完全腐蚀掉，会设定10～30％的过腐蚀余量，加之腐蚀工艺的各向同性，因此会在第二多晶硅8的两侧形成氮化硅凹陷(也即第一凹陷区，如图12中所示)。
86.可以理解，在步骤s53中，为保证被去除区域的第一氧化层4被完全腐蚀掉，会设定10～30％的过腐蚀余量，加之腐蚀工艺的各向同性，因此会在氮化硅5的两侧形成第一氧化层凹陷(也即第二凹陷区，如图12中所示)。
87.与现有技术相比，本发明提供的屏蔽栅mosfet的制作方法具有以下有益效果：
88.1、采用本案之方法制造的屏蔽栅沟槽mosfet，其屏蔽栅下方的介质层包括第一氧化层、氮化硅和第二氧化层，屏蔽栅侧面的介质层包括第一氧化层和氮化硅，也就是说，屏蔽栅下方的介质层厚度比侧面的介质层厚度更大，因此可弱化沟槽底部的电场强度，避免了现有技术中存在的沟槽底部电场更强的问题，因而本案提高了mosfet的击穿电压。
89.2、采用第一氧化层与氮化硅组成的复合层作为屏蔽栅的侧面介质层，由于氮化硅在氧化层腐蚀及高温氧化时的阻挡作用，本案形成的多晶硅层间介质(第四氧化层)对屏蔽栅(第二多晶硅)与多晶硅栅(第三多晶硅)的隔离效果更好，可减少屏蔽栅与多晶硅栅之间的漏电，提高mosfet的性能。
90.以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。