半导体器件及其制备方法、存储器、存储系统、电子设备与流程

1.本公开涉及半导体芯片技术领域，尤其涉及一种半导体器件及其制备方法、存储器、存储系统、电子设备。


背景技术：

2.随着存储单元的特征尺寸接近工艺下限，平面工艺和制造技术变得具有挑战性且成本高昂，这造成2d或者平面nand闪存的存储密度接近上限。为克服2d或者平面nand闪存带来的限制，业界已经研发了具有三维结构的存储器(3d nand)，通过将存储单元三维地布置在衬底之上来提高存储密度。
3.随着3d nand中堆叠层数越来越多，使得具有该3d nand的晶圆的整体应力增大，进而导致该晶圆容易翘曲。这样不仅容易使得晶圆中的膜层产生错位等现象，还会在后续将该晶圆与外围电路进行键合的过程中，会增大键合的难度。因此，对晶圆的整体应力的控制便越来越重要。
4.上述3d nand包括阵列共源极(array common source，简称acs)，该阵列共源极为具有较高导电性能要求的结构。目前，在制备形成阵列共源极的过程中，难以对其所产生的应力进行控制，进而难以控制晶圆的翘曲程度。


技术实现要素：

5.本公开的实施例提供一种半导体结构及其制备方法、三维存储器，用于实现对半导体器件所在晶圆的翘曲程度的控制。
6.为达到上述目的，本公开的实施例采用如下技术方案：
7.一方面，提供一种半导体器件的制备方法。所述半导体器件的制备方法包括：提供三维阵列结构；所述三维阵列结构包括衬底，设置在所述衬底一侧的牺牲层，及设置在所述牺牲层远离所述衬底的一侧的叠层结构；形成贯穿所述叠层结构并延伸至所述牺牲层的栅线缝隙；形成掺杂多晶硅薄膜，并对所述掺杂多晶硅薄膜进行退火处理；所述掺杂多晶硅薄膜至少覆盖所述栅线缝隙的内壁；形成多晶硅薄膜，并对所述多晶硅薄膜进行退火处理；所述多晶硅薄膜覆盖所述掺杂多晶硅薄膜。
8.由此，本公开的一些实施例提供的半导体器件的制备方法，在形成贯穿叠层结构并延伸至牺牲层的栅线缝隙后，在栅线缝隙内形成至少覆盖栅线缝隙的掺杂多晶硅薄膜，在对掺杂多晶硅薄膜进行退火以基本消除掺杂多晶硅薄膜的应力后，再形成覆盖该掺杂多晶硅薄膜的多晶硅薄膜，使得该多晶硅薄膜基本填满掺杂多晶硅薄膜的覆盖同一栅线缝隙的不同侧壁上的部分之间的空隙，可以使得多晶硅薄膜具有较大的应力。这样不仅可以利用掺杂多晶硅薄膜对栅线缝隙形成支撑，稳定叠层结构，还可以通过调整掺杂多晶硅薄膜和多晶硅薄膜之间的厚度比例，调整多晶硅薄膜对晶圆整体的应力的影响程度，进而调整晶圆的翘曲程度，实现对晶圆翘曲程度的控制。
9.此外，在形成掺杂多晶硅薄膜后便对掺杂多晶硅薄膜进行退火处理，并在形成多
晶硅薄膜后便对多晶硅薄膜进行退火处理，可以对掺杂多晶硅薄膜和多晶硅薄膜进行定型，提高掺杂多晶硅薄膜和多晶硅薄膜的结构稳定性。这样在后续制备工艺中需要采用退火工艺的情况下，可以减小对掺杂多晶硅薄膜和多晶硅薄膜的影响，进而可以减小对晶圆翘曲程度的影响，提高工艺的稳定性。
10.在一些实施例中，对所述掺杂多晶硅薄膜进行退火处理采用原位退火工艺；和/或，对所述多晶硅薄膜进行退火处理采用原位退火工艺。
11.在一些实施例中，所述掺杂多晶硅薄膜的厚度和所述多晶硅薄膜的厚度的比例范围为10:1～1:10。
12.在一些实施例中，所述掺杂多晶硅薄膜中的杂质原子包括磷原子。
13.在一些实施例中，所述掺杂多晶硅薄膜和所述多晶硅薄膜还覆盖所述叠层结构。所述制备方法还包括：去除所述多晶硅薄膜中覆盖所述叠层结构的部分，及所述掺杂多晶硅薄膜中覆盖所述叠层结构的部分，保留所述多晶硅薄膜中位于所述栅线缝隙内的部分，及所述掺杂多晶硅薄膜中位于所述栅线缝隙内的部分。
14.在一些实施例中，在所述形成掺杂多晶硅薄膜之前，所述制备方法还包括：形成至少覆盖所述栅线缝隙的内壁的隔离薄膜。所述制备方法还包括：去除所述衬底和所述牺牲层，暴露所述隔离薄膜延伸至所述牺牲层的部分；刻蚀所述隔离薄膜，暴露所述掺杂多晶硅薄膜延伸至所述牺牲层的部分；在所述叠层结构的一侧形成源极层；所述源极层与所述掺杂多晶硅薄膜暴露的部分形成电接触。
15.在一些实施例中，所述三维阵列结构还包括贯穿所述叠层结构并延伸至所述牺牲层的沟道结构；所述沟道结构包括依次设置的存储功能层和沟道层。在去除所述衬底和所述牺牲层之后，还暴露所述存储功能层延伸至所述牺牲层的部分；在刻蚀所述隔离薄膜的过程中，还刻蚀所述存储功能层暴露的部分，暴露所述沟道层延伸至所述牺牲层的部分；所述源极层还与所述沟道层暴露的部分形成电接触。
16.在一些实施例中，在形成所述叠层结构之前，所述制备方法还包括：在所述牺牲层远离所述衬底的一侧依次层叠形成第一刻蚀停止层和第二刻蚀停止层。去除所述衬底和所述牺牲层，暴露所述存储功能层延伸至所述牺牲层的部分和所述隔离薄膜延伸至所述牺牲层的部分，包括：去除所述衬底和所述牺牲层至所述第一刻蚀停止层，暴露所述存储功能层延伸至所述牺牲层的部分，并暴露所述隔离薄膜延伸至所述牺牲层的部分；刻蚀所述第一刻蚀停止层及所述存储功能层暴露的部分至所述第二刻蚀停止层，暴露所述沟道层延伸至所述牺牲层的部分，并刻蚀所述隔离薄膜暴露的部分，暴露所述掺杂多晶硅薄膜的部分。
17.在一些实施例中，所述叠层结构具有台阶区，所述三维阵列结构还包括位于所述台阶区的虚拟沟道结构，所述虚拟沟道结构贯穿所述叠层结构并延伸至所述牺牲层。在去除所述衬底和所述牺牲层之后，还暴露所述虚拟沟道结构延伸至所述牺牲层的部分；在刻蚀所述第一刻蚀停止层及所述存储功能层暴露的部分至所述第二刻蚀停止层，并刻蚀所述隔离薄膜暴露的部分的过程中，还刻蚀所述虚拟沟道结构暴露的部分；所述源极层还与所述虚拟沟道结构暴露的部分形成接触。
18.在一些实施例中，在所述形成至少覆盖所述栅线缝隙的内壁的隔离薄膜之前，所述制备方法还包括：在所述栅线缝隙的内壁上形成第一绝缘薄膜；在所述栅线缝隙内及所述叠层结构远离所述衬底的一侧形成第二绝缘薄膜；所述第二绝缘薄膜覆盖所述第一绝缘
薄膜；刻蚀所述第二绝缘薄膜的底部及所述第一绝缘薄膜的底部，暴露所述牺牲层。
19.另一方面，提供一种半导体器件。所述半导体器件包括：源极层；设置在所述源极层一侧的叠层结构；以及，掺杂多晶硅层、多晶硅层。所述叠层结构具有贯穿所述叠层结构并延伸至所述源极层的栅线缝隙。所述掺杂多晶硅层和所述多晶硅层依次设置在所述栅线缝隙内。所述掺杂多晶硅层与所述源极层电接触。
20.在一些实施例中，所述掺杂多晶硅层和所述多晶硅层之间具有分界面。
21.在一些实施例中，所述掺杂多晶硅层的厚度和所述多晶硅层的厚度的比例范围为1:10～10:1。
22.在一些实施例中，所述半导体器件还包括：设置在所述栅线缝隙的内壁和所述掺杂多晶层之间的隔离层。所述隔离层具有第一开口；所述掺杂多晶硅层经所述第一开口与所述源极层电接触。
23.在一些实施例中，所述半导体器件还包括：设置在所述栅线缝隙的内壁和所述隔离层之间的第一绝缘层；以及，设置在所述第一绝缘层和所述隔离层之间的第二绝缘层。其中，所述第一绝缘层和所述第二绝缘层具有第二开口，所述第二开口和所述第一开口连通。所述掺杂多晶硅层经所述第一开口和所述第二开口与所述源极层电接触。
24.在一些实施例中，所述半导体器件还包括：贯穿所述叠层结构并延伸至所述源极层的沟道结构。所述沟道结构包括依次设置的存储功能层和沟道层，所述存储功能层靠近所述源极层的部分设有第三开口，所述沟道层经所述第三开口延伸至所述源极层，并与所述源极层电接触。
25.在一些实施例中，所述叠层结构具有台阶区。所述半导体器件还包括：位于所述台阶区的虚拟沟道结构。所述虚拟沟道结构贯穿所述叠层结构并延伸至所述源极层，并与所述源极层接触。
26.在一些实施例中，所述半导体器件还包括：设置在所述源极层与所述叠层结构之间的第二刻蚀停止层。
27.又一方面，提供一种存储器。所述存储器包括：如上的一些实施例所述的半导体器件。
28.在一些实施例中，所述存储器包括三维存储器。
29.又一方面，提供一种存储系统。所述存储系统包括：控制器，及如上的一些实施例所述的存储器。所述控制器耦合至所述存储器，且用于控制所述存储器存储数据。
30.又一方面，提供一种电子设备。所述电子设备包括：如上的一些实施例所述的存储系统。
31.在一些实施例中，所述电子设备包括如下至少一种：手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备、移动电源。
32.可以理解地，本公开的上述实施例提供的半导体器件、存储器、存储系统及电子设备，其所能达到的有益效果可参考上文中半导体器件的制备方法的有益效果，此处不再赘述。
附图说明
33.为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使
用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程等的限制。
34.图1为根据一些实施例中的一种半导体器件的制备方法的流程图；
35.图2为根据一些实施例中的另一种半导体器件的制备方法的流程图；
36.图3为根据一些实施例中的又一种半导体器件的制备方法的流程图；
37.图4为根据一些实施例中的一种三维阵列结构的俯视图；
38.图5a～图5j为根据一些实施例中的一种半导体器件的制备方法的步骤图；
39.图6为图1所示流程图中s400所对应的半导体器件的结构图；
40.图7为根据一些实施例中的一种半导体器件的结构图；
41.图8为根据一些实施例中的另一种半导体器件的结构图；
42.图9为根据一些实施例中的又一种半导体器件的结构图；
43.图10为根据一些实施例中的一种三维存储器的立体结构图；
44.图11为图10所示的三维存储器中一个存储单元串沿d-d＇向的一种剖面图；
45.图12为图10所示的三维存储器中一个存储单元串的等效电路图；
46.图13为根据一些实施例中的一种存储系统的结构图；
47.图14为根据一些实施例中的另一种存储系统的结构图。
具体实施方式
48.下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
49.在本公开的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
50.除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
51.以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
52.在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或
电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
[0053]“a、b和c中的至少一个”与“a、b或c中的至少一个”具有相同含义，均包括以下a、b和c的组合：仅a，仅b，仅c，a和b的组合，a和c的组合，b和c的组合，及a、b和c的组合。
[0054]“a和/或b”，包括以下三种组合：仅a，仅b，及a和b的组合。
[0055]
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
[0056]
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
[0057]
如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。
[0058]
在本公开的内容中，“在
……
上”、“上方”、和“之上”的含义应当以最宽泛的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义(即，直接在某物上)。
[0059]
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
[0060]
如本文所使用的，术语“衬底”是指可以在其上添加后续的材料层的材料。衬底本身可以被图案化。被添加在衬底上的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括诸如硅、锗、砷化镓、磷化铟等的多种半导体材料。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。
[0061]
术语“三维存储器”是指，在衬底的主表面上阵列布置，且沿垂直于衬底的方向延伸的存储单元晶体管串(在本文中被称为“存储单元串”，例如nand存储单元串)，所形成的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着标称上垂直于衬底的主表面(即横向表面)。
[0062]
图1～图3为本公开一些实施例提供的半导体器件的制备方法的流程图；图5a～图5j为根据一些实施例的半导体器件的制备方法中各步骤对应的截面结构图。应当理解的是，图1～图3所示的步骤不是排它性的，还可以在所示步骤中的任何步骤之前、之后或之间执行其它步骤。此外，所述步骤中的一些步骤可以是同时地执行的、或者可以是按照不同于图1～图3所示的顺序执行的。下面结合图1～图3以及图5a～图5j对一些实施例中的半导体器件的制备方法进行说明。
[0063]
本公开的一些实施例提供了一种半导体器件的制备方法。如图1所示，该制备方法包括：s100～s400。
[0064]
s100，如图4和图5a所示，提供三维阵列结构1。该三维阵列结构1包括衬底11，设置在衬底11一侧的牺牲层12，及设置在牺牲层12远离衬底11一侧的叠层结构13a。
[0065]
此处，图5a为图4所示的三维阵列结构1沿c-c＇向的一种剖面图。
[0066]
示例性的，上述衬底11的材料可以为单晶硅(si)、单晶锗(ge)、硅锗(gesi)或碳化硅(sic)等；也可以为绝缘体上硅(soi)或绝缘体上锗(goi)等；还可以为其它的材料，例如砷化镓等
ⅲ‑ⅴ
族化合物。
[0067]
示例性的，上述牺牲层12的材料可以为多晶硅(p-si)。例如，可以采用化学气相沉积(chemical vapor deposition，简称cvd)、物理气相沉积(physical vapor deposition，简称pvd)、原子层沉积(atomic layer deposition，简称ald)或其任何组合的薄膜沉积工艺在衬底11上形成牺牲层12。
[0068]
示例性的，如图5a所示，上述叠层结构13a包括沿第三方向z依次堆叠的多个膜层。该多个膜层例如包括交替层叠的多个栅极介质层131和多个栅极牺牲层132。此处，为了更为清楚的说明半导体器件的制备方法，将覆盖最顶层栅极牺牲层132的介质层，称为栅极介质层131，将其划分到叠层结构13a中。
[0069]
在上述叠层结构13a中，各栅极介质层131的厚度可以相同也可以不相同，各栅极牺牲层132的厚度可以相同也可以不相同，具体可以根据实际需要进行设置。此外，在叠层结构13a的生产工艺中，不同的堆叠层数会对应不同的堆叠高度，例如，叠层结构13a堆叠的层数可以为32层、64层或128层等，叠层结构13a的层数越多，集成度越高，由其形成的存储单元的个数则越多，具体可以根据实际存储需求来设计叠层结构13a的堆叠层数及堆叠高度，本公开对此不做限制。
[0070]
例如，栅极介质层131和栅极牺牲层132可以具有不同的刻蚀选择比。这样可以在后续的工艺中，保留栅极介质层131，去除栅极牺牲层132，以在任意相邻的两层栅极介质层131之间形成牺牲间隙，便于后续在该牺牲间隙中填充导电材料以形成栅极层133。
[0071]
可选地，栅极介质层131的材料例如包括氧化硅，栅极牺牲层132的材料例如包括氮化硅。
[0072]
当然，上述叠层结构13a也可以包括交替层叠的多个栅极介质层131和多个栅极层133。这样可以避免进行去除栅极牺牲层132并填充导电材料的工艺过程。
[0073]
s200，如图4和图5a所示，形成贯穿上述叠层结构13a并延伸至牺牲层12的栅线缝隙gls。
[0074]
示例性的，可以采用干法刻蚀工艺或湿法刻蚀工艺形成上述栅极缝隙gls。其中，牺牲层12可以作为控制栅线缝隙gls的开槽变化的蚀刻停止层。这样可以通过牺牲层12停止对栅线缝隙gls的蚀刻，避免栅线缝隙gls延伸至衬底11中。
[0075]
可以理解的是，如图4所示，栅线缝隙gls的数量例如可以为多个。
[0076]
示例性的，上述多个栅线缝隙gls可以沿第一方向x延伸，并沿第二方向y依次间隔分布。叠层结构13a包括多个存储块区b，任意相邻的两个栅线缝隙gls之间设置一个存储块区b，也即，各存储块区b分别由栅线缝隙gls分隔开。图4为一种三维阵列结构的俯视图，图中示意出了两个存储块区b，该存储块区b由栅线缝隙gls分隔而成。当然，栅线缝隙gls的设置方式并不局限于此。
[0077]
需要说明的是，如图5b所示，在上述叠层结构13a包括交替层叠的多个栅极介质层
131和多个栅极牺牲层132的情况下，可以利用栅线缝隙gls作为刻蚀通道，经由栅线缝隙gls去除栅极牺牲层132。此处，例如可以采用湿法腐蚀工艺，通过栅线缝隙gls去除叠层结构13a中的栅极牺牲层132，以形成多个牺牲间隙。
[0078]
例如，在形成牺牲间隙之后，可以采用cvd、pvd、ald或其任何组合等薄膜沉积工艺在牺牲间隙内形成栅极层133。该栅极层133的材料可以为钨、钴、铜、铝、掺杂晶体硅和硅化物中的至少一种。
[0079]
可选地，在牺牲间隙内形成栅极层133之前，可以采用薄膜沉积工艺在栅线缝隙gls和牺牲间隙的内壁上形成栅极阻挡层134。其中，栅极阻挡层134的材料例如可以包括具有较高介电常数的材料，该材料例如为氧化铝。
[0080]
进一步地，可以采用薄膜沉积工艺在栅极阻挡层134朝向牺牲间隙内的一侧表面上形成黏合层135。其中，该黏合层135的材料例如可以包括氮化钽或氮化钛。
[0081]
通过设置粘合层135，可以增加栅极阻挡层134和后续工艺过程中形成的栅极层133之间的附着力。
[0082]
可选地，在形成栅极阻挡层134和粘合层135之后，例如可以采用湿法刻蚀工艺将黏合层127和栅极层133的位于栅线缝隙gls内的部分去除。
[0083]
可选的，如图5a所示，上述三维阵列结构1还可以包括设置在衬底11和牺牲层12之间的牺牲氧化硅层14。
[0084]
示例性的，牺牲氧化硅层14的材料可以为氧化硅。例如，可以采用cvd、pvd、ald或其任何组合的薄膜沉积工艺在衬底11上形成牺牲氧化硅层14。
[0085]
s300，如图5e所示，形成掺杂多晶硅薄膜2a，并对该掺杂多晶硅薄膜2a进行退火处理。该掺杂多晶硅薄膜2a至少覆盖栅线缝隙gls的内壁。
[0086]
示例性的，上述掺杂多晶硅薄膜2a中的杂质原子包括磷原子。当然，该杂质原子并不局限于磷原子，例如还可以包括砷原子或氮原子。其中，杂质原子的浓度可以根据实际需要选择设置。
[0087]
示例性的，可以采用cvd、pvd、ald或其任何组合的薄膜沉积工艺形成掺杂多晶硅薄膜2a。
[0088]
例如，所形成的掺杂多晶硅薄膜2a可以覆盖栅线缝隙gls的内壁；或者，如图5e所示，所形成的掺杂多晶硅薄膜2a可以在覆盖栅线缝隙gls的内壁的同时，覆盖叠层结构13a。
[0089]
也即，所形成的掺杂多晶硅薄膜2a会覆盖栅线缝隙gls的侧壁和底部。栅线缝隙gls的侧壁具有多个侧壁，掺杂多晶硅薄膜2a可以包括多个掺杂多晶硅子部，该多个掺杂多晶硅子部分别覆盖在栅线缝隙gls的不同侧壁上，且覆盖同一栅线缝隙gls侧壁的各掺杂多晶硅子部之间具有空隙，掺杂多晶硅薄膜2a未填满栅线缝隙gls。
[0090]
示例性的，在形成掺杂多晶硅薄膜2a之后，可以对掺杂多晶硅薄膜2a进行退火处理。
[0091]
需要说明的是，对掺杂多晶硅薄膜2a进行退火处理之后，不仅可以对掺杂多晶硅薄膜2a进行定型，对栅线缝隙gls形成支撑作用，确保叠层结构13a的结构稳定性，还可以通过上述空隙，进行应力释放，使得经退火处理后的掺杂多晶硅薄膜2a具有较小应力或基本无应力，避免对所在的晶圆的翘曲程度产生影响。
[0092]
s400，如图5f所示，形成多晶硅薄膜3a，并对多晶硅薄膜3a进行退火处理。该多晶
硅薄膜3a覆盖掺杂多晶硅薄膜2a。
[0093]
示例性的，可以采用cvd、pvd、ald或其任何组合的薄膜沉积工艺形成多晶硅薄膜3a。如图5f所示，所形成的多晶硅薄膜3a基本填满上述空隙，并位于掺杂多晶硅薄膜2a远离衬底11的一侧表面上，对掺杂多晶硅薄膜2a整体形成覆盖。
[0094]
可选地，如图5f所示，在沉积形成多晶硅薄膜3a的过程中，可以通过控制沉积工艺，在多晶硅薄膜3a内部形成一个或多个空气间隙。
[0095]
示例性的，在形成多晶硅薄膜3a之后，可以对多晶硅薄膜3a进行退火处理。对多晶硅薄膜3a进行退火处理之后，可以对多晶硅薄膜3a进行定型。
[0096]
图6为上述s400所对应的半导体器件的结构图，从图6中可以看出，掺杂多晶硅薄膜2a和多晶硅薄膜3a的结构，两者的边界较为清晰。其中，多晶硅薄膜3a内部具有空气间隙。
[0097]
需要说明的是，未掺杂的多晶硅具有较大的应力。由于多晶硅薄膜3a基本填满上述空隙，在对多晶硅薄膜3a进行退火处理后，多晶硅薄膜3a仍会具有较大的应力。多晶硅薄膜3a所具有的应力会使得晶圆整体的应力发生变化，进而会使得晶圆的翘曲程度发生变化。
[0098]
由于掺杂多晶硅薄膜2a具有较小应力或基本无应力，也即，对晶圆的翘曲程度基本无影响，而多晶硅薄膜3a具有较大的应力，这样可以通过调整掺杂多晶硅薄膜2a和多晶硅薄膜3a之间的厚度比例，调整掺杂多晶硅薄膜2a和多晶硅薄膜3a中位于栅线缝隙gls内的部分的占比，从而可以通过调整多晶硅薄膜3a中位于栅线缝隙gls内的部分的占比大小，改变晶圆整体的应力，从而调整晶圆的翘曲程度。
[0099]
例如，在掺杂多晶硅薄膜2a和多晶硅薄膜3a之间的厚度比例较大时，多晶硅薄膜3a中位于栅线缝隙gls内的部分的占比较小，对晶圆整体的应力改变量较小，此时，对晶圆的翘曲程度的变化量较小。在掺杂多晶硅薄膜2a和多晶硅薄膜3a之间的厚度比例较小时，多晶硅薄膜3a中位于栅线缝隙gls内的部分的占比较大，对晶圆整体的应力改变量较大，此时，对晶圆翘曲程度的变化量较大。
[0100]
这样在形成掺杂多晶硅薄膜2a和多晶硅薄膜3a之前，可以对晶圆的翘曲程度进行检测，然后根据检测结果确定晶圆翘曲程度的调整量，进而确定掺杂多晶硅薄膜2a和多晶硅薄膜3a之间的厚度比例，确保在形成掺杂多晶硅薄膜2a和多晶硅薄膜3a之后，晶圆的翘曲程度在预定范围内，从而实现对晶圆的翘曲程度的控制。
[0101]
示例性的，在栅线缝隙gls沿第一方向x延伸、且沿第二方向y间隔排布的情况下，多晶硅薄膜3a所具有的应力会使得晶圆在第二方向y上的应力发生变化，进而会使得晶圆在第二方向y上的翘曲程度发生变化，使得晶圆在平行于衬底11所在平面的方向上的翘曲程度发生变化。这样通过调整掺杂多晶硅薄膜2a和多晶硅薄膜3a之间的厚度比例，调整掺杂多晶硅薄膜2a和多晶硅薄膜3a中位于栅线缝隙gls内的部分的占比，便可以利用多晶硅薄膜3a改变晶圆在第二方向y上的应力，从而调整晶圆在第二方向y上的翘曲程度，调整晶圆在平行于衬底11所在平面上的翘曲程度。
[0102]
由此，本公开的一些实施例提供的半导体器件的制备方法，在形成贯穿叠层结构13a并延伸至牺牲层12的栅线缝隙gls后，在栅线缝隙gls内形成至少覆盖栅线缝隙gls的掺杂多晶硅薄膜2a，在对掺杂多晶硅薄膜2a进行退火以基本消除掺杂多晶硅薄膜2a的应力
后，再形成覆盖该掺杂多晶硅薄膜2a的多晶硅薄膜3a，使得该多晶硅薄膜3a基本填满掺杂多晶硅薄膜2a的覆盖同一栅线缝隙gls的不同侧壁上的部分之间的空隙，可以使得多晶硅薄膜3a具有较大的应力。这样不仅可以利用掺杂多晶硅薄膜2a对栅线缝隙gls形成支撑，稳定叠层结构13a的结构，还可以通过调整掺杂多晶硅薄膜2a和多晶硅薄膜3a之间的厚度比例，调整多晶硅薄膜3a对晶圆整体的应力的影响程度，进而调整晶圆的翘曲程度，实现对晶圆翘曲程度的控制。
[0103]
此外，在形成掺杂多晶硅薄膜2a后便对掺杂多晶硅薄膜2a进行退火处理，并在形成多晶硅薄膜3a后便对多晶硅薄膜3a进行退火处理，可以对掺杂多晶硅薄膜2a和多晶硅薄膜3a进行定型，提高掺杂多晶硅薄膜2a和多晶硅薄膜3a的结构稳定性。这样在后续制备工艺中需要采用退火工艺的情况下，可以减小对掺杂多晶硅薄膜2a和多晶硅薄膜3a的影响，进而可以减小对晶圆翘曲程度的影响，提高工艺的稳定性。
[0104]
在一些实施例中，掺杂多晶硅薄膜2a的厚度和多晶硅薄膜3a的厚度的比例范围为10:1～1:10。
[0105]
示例性的，掺杂多晶硅薄膜2a的厚度和多晶硅薄膜3a的厚度之间的比例可以为10:1、5:1、5:2、1:1、1:2、1:4、1:7或1:10等。
[0106]
掺杂多晶硅薄膜2a和多晶硅薄膜3a位于栅线缝隙gls内的部分构成阵列共源极。通过将掺杂多晶硅薄膜2a的厚度和多晶硅薄膜3a的厚度的比例设置为上述范围，不仅可以确保阵列共源极的导电性能，还可以确保阵列共源极的对晶圆整体应力的有效改变，对晶圆翘曲程度的有效调整。
[0107]
在一些实施例中，对掺杂多晶硅薄膜2a进行退火处理采用原位退火工艺。和/或，对多晶硅薄膜3a进行退火处理采用原位退火工艺。
[0108]
也即，本公开可以采用原位退火工艺对掺杂多晶硅薄膜2a进行退火处理。或者，本公开可以可以采用原位退火工艺对多晶硅薄膜3a进行退火处理。或者，本公开采用原位退火工艺对掺杂多晶硅薄膜2a进行退火处理，并且，采用原位退火工艺对多晶硅薄膜3a进行退火处理。
[0109]
通过采用原位退火工艺对掺杂多晶硅薄膜2a进行退火处理，可以先对掺杂多晶硅薄膜2a进行定型。这样在后续形成多晶硅薄膜3a的过程中，可以避免出现掺杂多晶硅薄膜2a中的杂质原子析出的现象，进而可以避免出现凸点缺陷(bump defect)的不良现象。
[0110]
通过采用原位退火工艺对多晶硅薄膜3a进行退火处理，可以在形成多晶硅薄膜3a后边对多晶硅薄膜3a进行退火处理，避免将半导体器件移除相应的设备，提高生产效率。
[0111]
在一些实施例中，在掺杂多晶硅薄膜2a还覆盖叠层结构13a的情况下，多晶硅薄膜3a也覆盖叠层结构13a。
[0112]
基于此，在一些示例中，如图3所示，本公开提供的制备方法还包括：s500。
[0113]
s500，如图5g所示，去除多晶硅薄膜3a中覆盖叠层结构13a的部分，及掺杂多晶硅薄膜2a中覆盖叠层结构13a的部分，保留多晶硅薄膜3a中位于栅线缝隙gls内的部分，及掺杂多晶硅薄膜2a中位于栅线缝隙gls内的部分。
[0114]
示例性的，可以采用干法刻蚀工艺(例如气体刻蚀工艺)或化学机械平面化(chemical mechanical planarization，简称cmp)，对多晶硅薄膜3a和掺杂多晶硅薄膜2a进行刻蚀。例如可以在一次制备工艺中，均去除多晶硅薄膜3a中覆盖叠层结构13a的部分，
及掺杂多晶硅薄膜2a中覆盖叠层结构13a的部分，暴露叠层结构13a。
[0115]
例如，多晶硅薄膜3a中位于栅线缝隙gls内的部分可以称为多晶硅层3，掺杂多晶硅薄膜2a中位于栅线缝隙gls内的部分可以称为掺杂多晶硅层2。其中，多晶硅层3和掺杂多晶硅层2可以构成阵列共源极。
[0116]
在一些实施例中，如图2所示，在上述s300中，在形成掺杂多晶硅薄膜2a之前，本公开提供的制备方法还包括：s290。
[0117]
s290，如图5d所示，形成至少覆盖栅线缝隙gls的内壁的隔离薄膜4a。
[0118]
示例性的，隔离薄膜4a的材料可以为氧化物。该氧化物例如为氧化硅。
[0119]
例如，可以采用cvd、pvd、ald或其任何组合的薄膜沉积工艺形成隔离薄膜4a。
[0120]
例如，所形成的隔离薄膜4a可以覆盖栅线缝隙gls的内壁；或者，如图5d所示，所形成的隔离薄膜4a可以在覆盖栅线缝隙gls的内壁的同时，覆盖叠层结构13a。
[0121]
也即，所形成的隔离薄膜4a会覆盖栅线缝隙gls的侧壁和底部。隔离薄膜4a可以包括多个隔离子部，该多个隔离子部分别覆盖在栅线缝隙gls的不同侧壁上，且覆盖同一栅线缝隙gls侧壁的各隔离子部之间具有空隙，隔离薄膜4a未填满栅线缝隙gls。
[0122]
如图5e所示，在形成隔离薄膜4a、并形成掺杂多晶硅薄膜2a之后，不仅可以利用隔离薄膜4a将掺杂多晶硅薄膜2a和栅线缝隙gls隔开，避免掺杂多晶硅薄膜2a和栅极层133形成电接触；还可以利用隔离薄膜4a将掺杂多晶硅薄膜2a和牺牲层12隔开，避免掺杂多晶硅薄膜2a和牺牲层12形成接触。
[0123]
基于此，在一些示例中，如图3所示，本公开提供的制备方法还包括：s600～s800。
[0124]
s600，如图5h所示，去除衬底11和牺牲层12，暴露隔离薄膜4a延伸至牺牲层12的部分。
[0125]
示例性的，可以采用cmp、干法刻蚀工艺或湿法刻蚀工艺去除衬底11。例如，在采用cmp工艺去除衬底11的情况下，可以采用cmp设备，对衬底11进行研磨，直至去除衬底11。其中，牺牲氧化硅层14可以作为cmp工艺去除衬底11的停止层，有利于控制去除衬底11的过程中的工艺均匀性。
[0126]
示例性的，可以采用湿法刻蚀工艺去除牺牲层12。
[0127]
示例性的，在三维阵列结构1还包括设置在衬底11和牺牲层12之间的牺牲氧化硅层14的情况下，可以采用湿法刻蚀工艺去除牺牲氧化硅层14。其中，牺牲层12可以作为湿法刻蚀工艺去除牺牲氧化硅层14的刻蚀停止层。
[0128]
例如，在去除衬底11和牺牲层12之前，可以将半导体器件进行反转倒置，然后再刻蚀去除衬底11和牺牲层12。
[0129]
s700，如图5i所示，刻蚀隔离薄膜4a，暴露掺杂多晶硅薄膜2a延伸至牺牲层12的部分。
[0130]
示例性的，可以采用湿法刻蚀工艺刻蚀隔离薄膜4a。
[0131]
例如，如图5i所示，在刻蚀隔离薄膜4a的过程中，例如可以仅刻蚀隔离薄膜4a的一部分，暴露出掺杂多晶硅薄膜2a的底部即可。
[0132]
此处，隔离薄膜4a经过刻蚀后保留下来的部分，可以称为隔离层4。
[0133]
s800，如图5j所示，在叠层结构13a的一侧形成源极层5。该源极层5与掺杂多晶硅薄膜2a暴露的部分形成电接触。
[0134]
示例性的，源极层5的材料可以为多晶硅。例如，可以采用cvd、pvd、ald或其任何组合的薄膜沉积工艺在叠层结构13a的一侧沉积形成源极层5。
[0135]
例如，上述源极层5覆盖掺杂多晶硅薄膜2a暴露的部分，并与掺杂多晶硅薄膜2a暴露的部分接触，形成电连接。
[0136]
在给多个存储块区b中的某一个存储块区b施加电压的过程中，与其相邻的另一个存储块区b中容易产生耦合(coupling)现象，影响到该另一个存储块区b的电压。通过将掺杂多晶硅薄膜2a暴露的部分与源极层5形成电接触，可以在相邻的两个存储块区b之间形成屏蔽作用，有效改善上述耦合不良现象。
[0137]
示例性的，在形成源极层5之后，例如还可以采用离子注入工艺对源极层5进行掺杂处理，并采用例如激光退火工艺修复经离子注入工艺后造成的材料的晶格损伤、激活注入的掺杂剂。当然，形成源极层5的方法并不局限于此。
[0138]
在一些实施例中，如图5a所示，三维阵列结构1还包括贯穿叠层结构13a并延伸至牺牲层12的沟道结构15。其中，如图4所示，每个存储块区b内可以设置有多个沟道结构15。
[0139]
示例性的，如图5a所示，沟道结构15包括依次设置的存储功能层151和沟道层152。例如，存储功能层151包括自外而内依次设置的阻挡层、电荷捕获层和隧穿层。
[0140]
可选地，阻挡层的材料可以为氧化硅，电荷捕获层的材料可以为氮化硅，隧穿层的材料可以为氧化硅，沟道层152的材料可以为多晶硅。阻挡层、电荷捕获层、隧穿层和沟道层152可以形成“sono”结构。
[0141]
在一些示例中，如图5h所示，在上述s600中，在去除衬底11和牺牲层12之后，还暴露存储功能层151延伸至牺牲层12的部分。
[0142]
由于沟道结构15延伸至牺牲层12，在去除衬底11和牺牲层12之后，便可以自然而然地暴露出沟道结构15延伸至牺牲层12的部分。由于沟道结构15中的存储功能层151包围沟道层152，因此，便暴露出沟道结构15中存储功能层151的一部分。
[0143]
在一些示例中，如图5i所示，在上述s700中，在刻蚀隔离薄膜4a的过程中，还刻蚀存储功能层151暴露的部分，暴露沟道层152延伸至牺牲层12的部分。
[0144]
也即，在采用湿法刻蚀工艺刻蚀隔离薄膜4a的过程中，还可以通过控制刻蚀时间的方式等，进一步刻蚀去除存储功能层151暴露的部分(也即存储功能层151延伸至牺牲层12的部分)，以使沟道层152延伸至牺牲层12的部分暴露出来，使得沟道层152具有较大的暴露区域。
[0145]
在一些示例中，如图5j所示，在上述s800中，源极层5还与沟道层152暴露的部分形成电接触。
[0146]
也即，上述源极层5还覆盖沟道层152暴露的部分，并与沟道层152暴露的部分接触，形成电连接。源极层5包围沟道层152暴露的部分，可以使得源极层5与沟道层152之间具有较大的接触面积，有利于增加接触连接的可靠性。
[0147]
在一些实施例中，如图5a所示，在上述s100中，在形成叠层结构13a之前，本公开提供的制备方法还包括：在牺牲层12远离衬底11的一侧依次层叠形成第一刻蚀停止层16和第二刻蚀停止层17。在一些实施例中，在牺牲层12远离衬底11的一侧依次形成第一刻蚀停止层16和第二刻蚀停止层17后，在第二刻蚀停止层17远离第一刻蚀停止层16的一侧形成叠层结构13a。
[0148]
示例性的，可以采用cvd、pvd、ald或其任何组合的薄膜沉积工艺在牺牲层12远离衬底11的一侧形成第一刻蚀停止层16；可以采用cvd、pvd、ald或其任何组合的薄膜沉积工艺在第一刻蚀停止层16远离衬底11的一侧形成第二刻蚀停止层17。应注意的是，第一刻蚀停止层16的材料和第二刻蚀停止层17的材料的选择，应该与后续待刻蚀结构(例如沟道结构15和隔离薄膜4a)的材料达到预定刻蚀选择比。
[0149]
可选的，第一刻蚀停止层16的材料可以为氧化硅。第二刻蚀停止层17的材料可以为多晶硅。
[0150]
基于此，在一些示例中，在上述s600中，去除衬底11和牺牲层12，暴露存储功能层151延伸至牺牲层12的部分和隔离薄膜4a延伸至牺牲层12的部分，包括：s610～s620。
[0151]
s610，如图5h所示，去除衬底11和牺牲层12至第一刻蚀停止层16，暴露存储功能层151延伸至牺牲层12的部分，并暴露隔离薄膜4a延伸至牺牲层12的部分。
[0152]
去除衬底11和牺牲层12的过程可以参照上述一些示例中的说明，此处不再赘述。
[0153]
示例性的，在采用湿法刻蚀工艺去除牺牲层12的过程中，可以通过选用预定的刻蚀剂使刻蚀停止于第一刻蚀停止层16。
[0154]
可选地，在第一刻蚀停止层16的材料与沟道结构15中的电荷阻挡层的材料相同(例如二者的材料均为氧化硅)的情况下，在采用湿法刻蚀工艺去除牺牲层12的过程中，还可以使刻蚀停止于沟道结构15的阻挡层，从而暴露沟道结构15的功能层151的延伸至牺牲层12的部分。
[0155]
通过增加第一刻蚀停止层16，有利于控制去除衬底11和牺牲层12的过程中的工艺均匀性。
[0156]
s620，如图5i所示，刻蚀第一刻蚀停止层16及存储功能层151暴露的部分至第二刻蚀停止层17，暴露沟道层152延伸至牺牲层12的部分，并刻蚀隔离薄膜4a暴露的部分，暴露掺杂多晶硅薄膜2a的部分。
[0157]
示例性的，可以在同一次刻蚀工艺中，同时刻蚀去除第一刻蚀停止层16、存储功能层151暴露的部分及隔离薄膜4a暴露的部分。
[0158]
在此步骤中，例如可以仅去除隔离薄膜4a暴露的部分(也即隔离薄膜4a的底部)，暴露出掺杂多晶硅薄膜2a的底部。
[0159]
示例性的，在采用湿法刻蚀工艺刻蚀第一刻蚀停止层16及存储功能层151暴露的部分的过程中，可以通过选用预定的刻蚀剂使刻蚀停止于第二刻蚀停止层17。
[0160]
可选地，在第二刻蚀停止层17的材料与沟道结构15中的沟道层152的材料相同(例如二者的材料均为多晶硅)的情况下，在采用湿法刻蚀工艺去除第一刻蚀停止层16的过程中，还可以使刻蚀停止于沟道层152，从而暴露沟道层152的延伸至牺牲层12的部分。
[0161]
通过增加第二刻蚀停止层17，有利于控制去除第一刻蚀停止层16及存储功能层151的过程中的工艺均匀性，从而使得将沟道层152的暴露的部分延伸至源极层5中的工艺过程容易实现，源极层5与沟道层152之间的接触效果更好。
[0162]
在一些实施例中，如图5a所示，叠层结构13a具有台阶区a，叠层结构13a位于台阶区a的部分可以呈台阶状。三维阵列结构1还包括位于台阶区a的虚拟沟道结构18。该虚拟沟道结构18贯穿叠层结构13a并延伸至牺牲层12。
[0163]
示例性的，虚拟沟道结构18的材料可以为氧化硅。例如，可以采用cvd、pvd、ald或
其任何组合的薄膜沉积工艺形成虚拟沟道结构18。
[0164]
可选地，虚拟沟道结构18用于提供机械支撑作用，而并未形成具备存储功能的存储功能层和沟道层。
[0165]
基于此，在一些示例中，如图5h所示，在上述s600中，在去除衬底11和牺牲层12之后，还暴露虚拟沟道结构18延伸至牺牲层12的部分。
[0166]
由于虚拟沟道结构18延伸至牺牲层12，在去除衬底11和牺牲层12之后，便可以自然而然地暴露虚拟沟道结构18延伸至牺牲层12的部分。
[0167]
在一些示例中，如图5i所示，在上述s700中，在刻蚀第一刻蚀停止层16及存储功能层151暴露的部分至第二刻蚀停止层17，并刻蚀隔离薄膜4a暴露的部分的过程中，还刻蚀虚拟沟道结构18暴露的部分。
[0168]
也即，在采用湿法刻蚀工艺刻蚀第一刻蚀停止层16、存储功能层151暴露的部分及隔离薄膜4a的过程中，还可以通过控制刻蚀时间的方式等，进一步刻蚀去除虚拟沟道结构18暴露的部分。
[0169]
在一些示例中，如图5j所示，在上述s800中，源极层5还与虚拟沟道结构18暴露的部分形成电接触。
[0170]
也即，上述源极层5还覆盖虚拟沟道结构18暴露的部分，并与虚拟沟道结构18暴露的部分接触，形成电连接。
[0171]
在一些实施例中，如图2所示，在上述s290之前，也即，在形成至少覆盖栅线缝隙gls的内壁的隔离薄膜4a之前，本公开提供的制备方法还包括：s250～s270。
[0172]
s250，如图5b所示，在栅线缝隙gls的内壁上形成第一绝缘薄膜6a。
[0173]
示例性的，第一绝缘薄膜6a的材料可以为氧化硅。例如，可以采用cvd、pvd、ald或其任何组合的薄膜沉积工艺形成第一绝缘薄膜6a。
[0174]
例如，第一绝缘薄膜6a可以覆盖栅线缝隙gls的侧壁和底部。
[0175]
s260，如图5b所示，在栅线缝隙gls内及叠层结构13a远离衬底11的一侧形成第二绝缘薄膜7a。该第二绝缘薄膜7a覆盖第一绝缘薄膜6a。
[0176]
示例性的，第二绝缘薄膜7a的材料可以为氧化硅。例如，可以采用cvd、pvd、ald或其任何组合的薄膜沉积工艺形成第二绝缘薄膜7a。
[0177]
例如，第二绝缘薄膜7a可以在覆盖第一绝缘薄膜6a的同时，还位于叠层结构13a远离衬底11的一侧。
[0178]
通过设置第一绝缘薄膜6a和第二绝缘薄膜7a，可以将后续形成的掺杂多晶硅薄膜2a和栅线缝隙gls隔开，避免掺杂多晶硅薄膜2a和栅极层133形成电接触，进而避免多晶硅薄膜2a和栅极层133形成短接。
[0179]
s270，如图5c所示，刻蚀第二绝缘薄膜7a的底部及第一绝缘薄膜6a的底部，暴露牺牲层12。
[0180]
示例性的，可以采用干刻工艺刻蚀第二绝缘薄膜7a的底部及第一绝缘薄膜6a的底部，形成贯穿第二绝缘薄膜7a和第一绝缘薄膜6a的第二开口k2。该第二开口k2暴露牺牲层12。
[0181]
例如，在刻蚀去除第二绝缘薄膜7a的底部及第一绝缘薄膜6a的底部之后，第二绝缘薄膜7a中保留的部分可以称为第二绝缘层7，第一绝缘薄膜6a中保留的部分可以称为第
一绝缘层6。
[0182]
通过刻蚀第二绝缘薄膜7a的底部及第一绝缘薄膜6a的底部，使得后续的形成的掺杂多晶硅薄膜2a和牺牲层12之间通过隔离薄膜4a隔开，可以在后续暴露掺杂多晶硅薄膜2a延伸至牺牲层12的部分过程中，简化工艺流程，降低难度。
[0183]
本公开的一些实施例提供了一种半导体器件100。该半导体器件100例如可以采用上述半导体器件的制备方法制备形成。如图7～图9所示，该半导体器件100可以包括：源极层5、叠层结构13、掺杂多晶硅层2及多晶硅层3。其中，掺杂多晶硅层2和多晶硅层3例如共同构成阵列共源极。
[0184]
在一些示例中，如图7～图9所示，上述叠层结构13设置在源极层5的一侧。该叠层结构13可以包括沿第三方向z依次堆叠的多个膜层。该多个膜层例如包括交替层叠的多个栅极介质层131和多个栅极层133。其中，栅极层133可以作为半导体器件100中的字线。
[0185]
示例性的，如图4所示，上述叠层结构13具有贯穿叠层结构13并延伸至源极层5的栅线缝隙gls。该栅线缝隙gls可以沿第一方向x延伸，对层叠结构13进行分隔，使得叠层结构13包括多个由栅线缝隙gls分隔开的存储块区b。
[0186]
在一些示例中，如图7～图9所示，上述掺杂多晶硅层2和多晶硅层3依次设置在栅线缝隙gls内。掺杂多晶硅层2可以覆盖栅线缝隙gls的侧壁和底部，并与源极层5直接接触形成电连接。多晶硅层3可以位于掺杂多晶硅层2内，与栅线缝隙gls的侧壁和底部隔开，并与源极层5隔开。
[0187]
示例性的，源极层5的材料可以包括p型掺杂的多晶硅或者n型掺杂的多晶硅。这样既可以利用源极层5为设置在其一侧的各结构(例如叠层结构13和/或阵列共源极等)提供支撑作用，还可以实现与其接触的结构(例如阵列共源极和/或沟道结构15)之间的电连接。
[0188]
在一些示例中，如图7～图9所示，掺杂多晶硅层2内具有空隙，多晶硅层3填充于该空隙内，并基本填满该空隙。示例性的，掺杂多晶硅层2远离源极层5的一侧表面，和多晶硅层3远离源极层5的一侧表面持平。
[0189]
在掺杂多晶硅层2的空隙内形成形成多晶硅层3之前，掺杂多晶硅层2可以在其自身之间的空隙内进行应力释放，仅具有较小应力或基本无应力，对其所在的晶圆的翘曲程度仅具有较小影响或基本无影响。
[0190]
由于多晶硅层3位于掺杂多晶硅层2内，并基本填满掺杂多晶硅层2的空隙，会使得多晶硅层3仍具有较大的应力。该应力可以会使得晶圆在第二方向y上的应力发生变化，进而会使得晶圆在第二方向y上的翘曲程度发生变化，使得x-y上的翘曲程度发生变化。
[0191]
通过调整掺杂多晶硅层2和多晶硅层3之间的厚度比例，可以调整掺杂多晶硅层2和多晶硅层3在栅线缝隙gls内的占比，从而可以通过调整多晶硅层3在栅线缝隙gls内的占比大小，改变晶圆在第二方向y上的应力，从而调整晶圆在第二方向y上的翘曲程度，调整晶圆在x-y上的翘曲程度。
[0192]
这样便可以在制备形成阵列共源极之前，根据晶圆的翘曲程度确定掺杂多晶硅层2和多晶硅层3之间的厚度比例(也即确定多晶硅层3的厚度)，从而确保在形成阵列共源极之后，确保晶圆的翘曲程度在预定范围内，实现对晶圆的翘曲程度的控制。
[0193]
本公开实施例所提供的半导体器件100所能实现的有益效果，与上述一些实施例中所能实现的有益效果相同，此处不再赘述。
[0194]
在一些实施例中，掺杂多晶硅层2和多晶硅层3之间具有分界面。
[0195]
由于掺杂多晶硅层2和多晶硅层3分别采用不同的材料，且分别在不同的步骤中形成，因此，两者之间可以具有分界面。
[0196]
示例性的，掺杂多晶硅层2和多晶硅层3之间的分界面较为清晰，易观察分辨。
[0197]
这样有利于确保掺杂多晶硅层2和多晶硅层3之间的独立性，及结构稳定性，使得多晶硅层3中的应力基本只存在于多晶硅层3中，避免掺杂多晶硅层2和多晶硅层3各自的作用发生混淆。
[0198]
在一些实施例中，掺杂多晶硅层2的厚度和多晶硅层3的厚度的比例范围为1:10～10:1。
[0199]
示例性的，掺杂多晶硅层2的厚度和多晶硅层3的厚度之间的比例可以为10:1、5:1、5:2、1:1、1:2、1:4、1:7或1:10等。
[0200]
通过将掺杂多晶硅层2的厚度和多晶硅层3的厚度之间的比例设置为上述范围，不仅可以确保阵列共源极的导电性能，还可以在较大的范围内，利用阵列共源极的对晶圆整体应力的进行有效的改变，对晶圆翘曲程度的进行有效的调整。
[0201]
在一些实施例中，如图7～图9所示，半导体器件100还包括：设置在栅线缝隙gls的内壁和掺杂多晶层2之间的隔离层4。隔离层4具有第一开口k1，掺杂多晶硅层2经该第一开口k1与源极层5电接触。
[0202]
在一些示例中，如图7～图9所示，上述第一开口k1可以位于隔离层4的底部。栅线缝隙gls的内壁指的是栅线缝隙gls的侧壁。也即，隔离层4覆盖栅线缝隙gls的侧壁，并通过第一开口k1暴露出源极层5的一部分。
[0203]
示例性的，隔离层4的一部分还位于叠层结构13远离源极层5的一侧，对叠层结构13形成覆盖。
[0204]
示例性的，如图7～图9所示，掺杂多晶硅层2的底部可以穿过第一开口k1延伸至源极层5，与源极层5直接接触，形成电连接。
[0205]
通过设置隔离层4，可以利用隔离层4将掺杂多晶硅层2和栅线缝隙gls隔开，避免掺杂多晶硅层2和栅极层133形成电接触。通过在隔离层4中设置第一开口k1，可以避免对掺杂多晶硅层2的底部形成隔离，便于掺杂多晶硅层2穿过第一开口k1与源极层5形成电接触。
[0206]
在一些实施例中，如图7～图9所示，半导体器件100还包括：设置在栅线缝隙gls的内壁和隔离层4之间的第一绝缘层6；以及，设置在第一绝缘层6和隔离层4之间的第二绝缘层7。其中，第一绝缘层6和第二绝缘层7具有第二开口k2，第二开口k2和第一开口k1连通。掺杂多晶硅层2经第一开口k1和第二开口k2与源极层5电接触。
[0207]
在一些示例中，如图7～图9所示，上述第二开口k2可以位于第一绝缘层6的底部。栅线缝隙gls的内壁指的是栅线缝隙gls的侧壁。也即，第一绝缘层6覆盖栅线缝隙gls的侧壁，并通过第二开口k2暴露出源极层5的一部分。
[0208]
在一些示例中，如图7～图9所示，上述第二开口k2还可以位于第二绝缘层7的底部。第二绝缘层7可以覆盖第一绝缘层6的侧壁，并通过第二开口k2暴露出源极层5的一部分。其中，隔离层4对第一绝缘层6和第二绝缘层7形成覆盖。
[0209]
示例性的，如图7～图9所示，第二绝缘层7的一部分还位于叠层结构13远离源极层5的一侧，对叠层结构13形成覆盖。在半导体器件100还包括隔离层4的情况下，上述第二绝
缘层7的一部分位于叠层结构13和隔离层4之间。
[0210]
示例性的，如图7～图9所示，掺杂多晶硅层2的底部可以同时穿过第一开口k1和第二开口k2延伸至源极层5，与源极层5直接接触，形成电连接。
[0211]
通过设置第一绝缘层6和第二绝缘层7，可以利用第一绝缘层6和第二绝缘层7将掺杂多晶硅层2和栅线缝隙gls进一步隔开，避免掺杂多晶硅层2和栅极层133形成电接触。通过在第一绝缘层6和第二绝缘层7中设置第二开口k2，可以避免对掺杂多晶硅层2的底部形成隔离，便于掺杂多晶硅层2穿过第一开口k1及第二开口k2与源极层5形成电接触。
[0212]
在一些实施例中，如图8和图9所示，半导体器件100还包括：贯穿叠层结构13并延伸至源极层5的沟道结构15。沟道结构15包括依次设置的存储功能层151和沟道层152。
[0213]
关于存储功能层151和沟道层152的材料及结构等的说明，可以参照上述一些实施例中的说明，此处不再赘述。
[0214]
在一些示例中，如图8和图9所示，存储功能层151靠近源极层5的部分设有第三开口k3，沟道层152经第三开口k3延伸至源极层5，并与源极层5电接触。
[0215]
在一些示例中，如图8和图9所示，上述第三开口k3可以位于存储功能层151的底部。存储功能层151可以通过第三开口k3暴露出源极层5的一部分。
[0216]
示例性的，如图8和图9所示，沟道层152的底部可以穿过第三开口k3延伸至源极层5，与源极层5直接接触，形成电连接。
[0217]
在一些实施例中，如图9所示，叠层结构13具有台阶区。叠层结构13位于台阶区的部分可以呈台阶状。其中，叠层结构13位于台阶区的部分的具体形貌可以根据实际需要选择设置，本公开对此不作限定。
[0218]
在一些示例中，如图9所示，半导体器件100还包括：位于台阶区的虚拟沟道结构18。该虚拟沟道结构18贯穿叠层结构13并延伸至源极层5，并与源极层5接触。
[0219]
示例性的，虚拟沟道结构18的数量可以为多个。该多个虚拟沟道结构18可以对叠层结构13中的栅极介质层131提供支撑作用。
[0220]
在一些实施例中，如图7～图9所示，半导体器件100还包括：设置在源极层5与叠层结构13之间的第二刻蚀停止层17。
[0221]
通过设置第二刻蚀停止层17，有利于控制去除存储功能层151及隔离薄膜4a的过程中的工艺均匀性。
[0222]
如图10所示，本公开的一些实施例提供了一种存储器1000。该存储器1000包括如上述任一实施例中所述的半导体器件100。
[0223]
本公开的一些实施例提供的存储器1000所包括的半导体器件100，与上述一些实施例中提供的半导体器件100具有相同的结构及有益效果，此处不再赘述。
[0224]
在一些实施例中，上述存储器1000可以包括三维存储器。
[0225]
基于此，在一些示例中，如图10所示，存储器1000所包括的半导体器件100中，叠层结构13中多个栅极介质层131(图中未示出)和多个栅极层133可以沿第一方向x延展。沿第三方向z，多个栅极层133中位于最下方的栅极层133被构造为源端选择栅sgs，多个栅极层133中位于最上方的栅极层133被构造为漏端选择栅sgd，多个栅极层133中位于中间层的栅极层133被构造为多条字线wl(参照图11中的wl1～wl4)。
[0226]
在一些示例中，如图10所示，沟道结构15将各字线wl串接起来，形成存储单元串
200。
[0227]
如图12所示，一个存储单元串200相当于多个平面存储单元的存储容量。因此，存储器1000能够提供较大的存储容量。
[0228]
存储器1000在x-y平面上包括存储单元串200阵列。
[0229]
在一些示例中，如图11所示，存储器1000还包括漏端选择栅触点sgd cnt、源端选择栅触点sgs cnt、源端触点sl cnt、字线触点wl cnt以及位线触点bl cnt。其中，漏端选择栅触点sgd cnt与漏端选择栅sgd电连接；源端选择栅触点sgs cnt与源端选择栅sgs电连接；源端触点sl cnt与源端sl电连接；每个字线触点wl cnt与一条字线wl电连接，由此字线触点wl cnt可以分别于每个存储单元串200中分别寻址；每个位线触点bl cnt与一个存储单元串200的顶端电连接，由此位线触点bl cnt可以分别独立寻址每个存储单元串200。
[0230]
在一些示例中，如图11所示，存储器1000还包括位线bl，位线bl通过位线触点bl cnt与存储单元串200电连接。
[0231]
在一些示例中，存储器1000还包括：设置在半导体器件100一侧的外围器件，以及设置在半导体器件100和外围器件之间的互联层。
[0232]
本公开的一些实施例提供了一种存储系统2000。如图13和图14所示，该存储系统2000包括：控制器300，以及如上述任一实施例中所述的存储器1000。其中，该控制器300可以耦合至存储器1000，且用于控制存储器1000存储数据。
[0233]
示例性的，存储系统2000可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(universal flash storage，简称ufs)封装或嵌入式多媒体卡(embedded multi media card，简称emmc)封装)中。也就是说，存储系统2000可以应用于并且封装到不同类型的电子产品中，例如，移动电话、计算机(包括但不限于台式计算机、膝上型计算机、平板计算机、车辆计算机等)、电视机、机顶盒、游戏控制台、打印机、定位设备、车载设备、可穿戴电子设备、智能传感器、虚拟现实(virtual reality，简称vr)设备、增强现实(augmented reality，简称ar)设备或者其中具有储存器的任何其他合适的电子设备。
[0234]
可选的，如图13所示，存储系统2000可以包括：控制器300和一个存储器1000。该存储系统2000可以集成到存储器卡中。
[0235]
其中，存储器卡包括pc卡(pcmcia，个人计算机存储器卡国际协会)、紧凑型闪存(compact flash，简称cf)卡、智能媒体(smart media，简称sm)卡、存储器棒、多媒体卡(multimedia card，简称mmc)、安全数码(secure digital memory card，简称sd)卡、ufs中的任一种。
[0236]
可选的，如图14所示，存储系统2000可以包括：控制器300和多个存储器1000。该存储系统2000可以集成到固态硬盘(solid state drives，简称ssd)中。
[0237]
在存储系统2000中，例如，控制器300可以被配置为，用于在低占空比环境中操作，例如，sd卡、cf卡、通用串行总线(universal serial bus，简称usb)闪存驱动器、或用于个人计算器、数字相机、移动电话等电子设备中使用的其他介质。
[0238]
又如，控制器300被配置为，用于在高占空比环境ssd或emmc中操作，ssd或emmc用于智能电话、平板计算机、膝上型计算机等移动设备的数据储存器以及企业存储阵列。
[0239]
在一些实施例中，控制器300可以被配置为，管理存储在存储器1000中的数据，并且与外部设备(例如主机)通信。在一些实施例中，控制器300还可以被配置为，控制存储器
1000的操作，例如，读取、擦除和编程操作。在一些实施例中，控制器300还可以被配置为，管理关于存储在或要存储在存储器1000中的数据的各种功能，包括坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡中的至少一种。在一些实施例中，控制器300还被配置为，处理关于从存储器1000读取的或者被写入到存储器1000的数据的纠错码。
[0240]
当然，控制器300还可以执行任何其他合适的功能，例如，格式化存储器1000。例如，控制器300可以通过各种接口协议中的至少一种与外部设备(例如，主机)通信。
[0241]
需要说明的是，接口协议包括usb协议、mmc协议、外围部件互连(pci)协议、pci高速(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机小型接口(scsi)协议、增强型小型磁盘接口(esdi)协议、集成驱动电子设备(ide)协议、firewire协议中的至少一种。
[0242]
本公开的一些实施例提供的存储系统2000所包括的存储器1000，与上述一些实施例中提供的存储器1000具有相同的结构及有益效果，此处不再赘述。
[0243]
本公开的一些实施例还提供了一种电子设备。该电子设备包括：如上述一些实施例中所述的存储系统2000。
[0244]
本公开的一些实施例提供的电子设备所包括的存储系统2000，与上述一些实施例中提供的存储系统2000具有相同的结构及有益效果，此处不再赘述。
[0245]
在一些实施例中，上述电子设备包括如下至少一种：手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备、移动电源。
[0246]
如本公开所使用的，一个部件(例如，层、结构或器件)是在半导体器件(例如，三维存储器)的另一部件(例如，层、结构或器件)“上”、“上方”还是“下方”，是当衬底在第三方向z上位于半导体器件的最低平面中时，在第三方向z上相对于半导体器件的衬底确定的。在整个本公开内容中，应用了相同的概念来描述空间关系。
[0247]
以上所述仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。