一种高集成密度的芯片互连结构、封装结构及封装方法与流程

1.本发明属于芯片互连技术领域，特别涉及一种高集成密度的芯片互连结构、封装结构及封装方法。


背景技术：

2.目前主流封装技术包括引线键合（wire bonding）封装、倒装芯片封装（flip-chip）、扇入型封装（fan-in）、扇出型封装（fan-out），以及基于硅通孔技术（through silicon via，tsv）的三维封装等。
3.在三维封装中，tsv是实现多个芯片垂直间互连的关键技术。tsv技术通过铜、钨、多晶硅等导电物质的填充，实现硅通孔的垂直电气互连，实现了高密度、高电性能、低成本、低功耗，顺应了集成电路发展的趋势。硅通孔技术正在逐渐取代目前工艺比较成熟的引线键合技术，被认为是第四代封装技术。
4.但tsv常常存在空洞、缝隙及填充缺失等缺陷，这些缺陷的存在将导致封装工作性能不稳定、产品可靠性降低等一系列问题。更严重的是，此类缺陷大多集中于晶圆和芯片内部，严重阻碍了三维封装技术的发展。
5.因此，现有技术有待改进和发展。


技术实现要素：

6.本发明的目的在于提供一种高集成密度的芯片互连结构、封装结构及封装方法，能够提供更可靠、集成密度更高的连接方式。
7.为解决上述技术问题，第一方面，本技术提供的一种高集成密度的芯片互连结构，包括集成束，所述集成束呈束状，所述集成束包括介电层和多个导电线路，所述介电层包覆在多个所述导电线路的外表面，所述导电线路贯穿所述介电层且暴露在所述集成束相对设置的两端面。通过集成束实现芯片之间的互连。
8.进一步地，所述导电线路呈多层同心圆式均匀排列。呈多层同心圆式均匀排列的导电电路在同等间距的条件上排列得更紧密，集成密度更高。
9.进一步地，外层的所述导电线路朝所述集成束的边缘电性引出。使导电线路预留出更多的端口在集成束的边缘。
10.进一步地，所述导电线路的直径为15-500微米。
11.进一步地，相邻两个所述导电线路的间距为2-1000微米。
12.进一步地，所述介电层为abf、液晶聚合物、聚酰亚胺、高聚物聚丙烯中的任一种。
13.进一步地，所述集成束为圆柱状、圆台状、长方体状或棱台状。
14.进一步地，所述导电线路为铜、银、金、锡的任一种。
15.由上可知，本芯片互连结构的集成束能够脱离芯片单独制作而成，有利于测量仪器检测集成束的导电线路缺陷，采用该集成束封装的芯片封装结构良品率和可靠性更高。集成束的长度灵活组合，具有更好的适应性，能够适应不同规格、不同制程的芯片的互连。
相较于tsv的互连结构，集成束的导电线路之间的距离更小，降低互连传输通道的长度，集成密度更高，提供更高的数据传输速率和带宽。
16.第二方面，本技术提供的一种高集成密度的芯片封装结构，包括柔性电路板，还包括上述的所述集成束，所述柔性电路板包括连接区，以及多个相同和或不同面积的贴片区，所述贴片区设置有线路层，每个所述贴片区上设置芯片、散热片和无源器件的一种或多种，所述芯片与所述线路层电性连接，至少一个所述线路层向所述贴片区的几何中心电性引出，多个所述贴片区的边缘围成空腔，所述空腔内设置有集成束，至少一个所述贴片区与其他所述贴片区上的所述芯片通过所述集成束电性连接。
17.进一步地，所述连接区为多条连接线。
18.由上可知，该高集成密度的芯片封装结构，通过集成束结合金属引线的方式，对安装在柔性电路板的多个相同面积和不同面积贴片区上的芯片进行互连，形成高集成密度的芯片封装结构。贴片区能够贴装不同数量、不同规格、不同制程的芯片，具有很高的灵活性和适应性。集成束内设置的导电线路集成密度高，大大缩短了互连的距离，集成束可脱离芯片单独制造，降低了封装工艺复杂程度，提高生产效率。
19.第三方面，本技术提供的一种高集成密度的芯片封装方法，包括上述的所述集成束，封装方法包括以下步骤：提供柔性电路板，所述柔性电路板包括连接区，以及多个相同和或不同面积的贴片区，所述贴片区设置有线路层；沿所述贴片区和所述连接区的外轮廓切割形成展开结构；在每个所述贴片区上贴装芯片、散热片和无源器件的一种或多种，且至少两个所述贴片区上设置有所述芯片，将所述芯片与所述线路层电性连接；至少一个所述贴片区的线路层向其几何中心电性引出；将所述线路层向其几何中心引出的端口与所述集成束的一端电性连接，将所述集成束的另一端与其他所述贴片区上的所述芯片电性连接；将所述展开结构翻转折叠，使所有所述贴片区的边缘相贴合，对其外表面塑封，得到高集成密度的芯片封装结构。
20.本技术的其他特征和优点将在随后的说明书阐述，并且，部分地从说明书中变得显而易见，或者通过实施本技术了解。本技术的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。
附图说明
21.图1为本技术芯片互连结构第一实施例的剖视图。
22.图2为本技术芯片互连结构第一实施例的俯视图。
23.图3为本技术芯片互连结构第二实施例的剖视图。
24.图4为本技术芯片互连结构第二实施例的俯视图。
25.图5为本技术芯片互连结构第三实施例的剖视图。
26.图6为本技术封装结构之一的立体示意图。
27.图7为本技术封装结构之一的平面示意图。
28.图8为本技术封装结构之二的平面示意图。
29.图9示出本技术柔性电路板的平面展开图。
30.图10示出了图9沿a-a线的旋转剖视图。
31.图11示出了本技术线路层向贴片区的几何中心电性引出的一个示意图。
32.图12示出了本技术线路层向贴片区的几何中心电性引出的另一个示意图。
33.图13示出本技术高集成密度的芯片封装结构封装前的平面展开图。
34.图14示出本技术高集成密度的芯片封装方法的步骤流程图。
35.标号说明：1、第一芯片模组；11、载板；12、第一芯片；13、第二芯片；14、第三芯片；15、第四芯片；16、焊盘；2、第二芯片模组；3、第三芯片模组；4、第四芯片模组；5、集成束；51、介电层；52、通孔；53、导电线路；6、柔性电路板；600、基材；601、第一聚酰亚胺膜层；601a、线路层；602、第二聚酰亚胺膜层；602a、孔位；611、第一贴片区；612、第二贴片区；613、第三贴片区；614、第四贴片区；615、第五贴片区；616、第六贴片区；620、连接线；621、第一连接区；622、第二连接区；623、第三连接区；624、第四连接区；625、第五连接区；7、散热片；8、无源器件。
具体实施方式
36.下面详细描述本发明的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
37.在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
38.在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
39.在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
40.下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并
且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
41.第一实施例图1示出了本技术芯片互连结构第一实施例的剖视图，图2示出了本技术芯片互连结构第一实施例的俯视图。该芯片互连结构包括集成束5，在本实施例中，集成束5为圆柱状的束状结构，其长度根据实际需要封装的多个芯片的最短直线距离而定。集成束5包括介电层51，介电层51沿着其长度方向开设有多个轴向的通孔52，各个通孔52内形成有导电线路53，导电线路53呈多层同心圆式均匀排列，以排列在一个同心圆所在的导电线路53称之为一层导电线路53，换言之，靠近集成束5轴心的为内层，远离集成束5轴心的为外层。外层的导电线路53不仅是限于最外一层，还可以是包含最外一层以内相邻的二层或多层。多个导电线路53沿着集成束5的轴向方向贯通，介电层51包覆在多个导电线路53的外表面，使导电线路53之间电性隔绝。其中，圆柱体状的集成束5的上下两端面分别为导电线路53的端口引出平面，分别在其表面利用研磨盘进行精密磨削处理，加以研磨液使集成束5的端面发生化学腐蚀，得到光亮、平整的表面，使导电线路53的上下两端充分暴露。
42.导电线路53的材质可以为铜、银、金、锡的任一种。铜具有良好的导电性、较高的熔点以及较好的抗电迁移性能，是金属互连的常用材料。在本实施例中，采用电化学淀积中的电镀工艺，首先在待加工的集成束5上与通孔52相应的位置上钻设或刻蚀出盲孔，以铜为阳极，介电层51为阴极接入电源，在硫酸盐体系的溶液中产生电流形成电场，阳极的铜反应形成铜离子和电子，阴极铜离子与电子形成铜镀在介电层51的盲孔表面，在盲孔内生长出一层直径为15-500微米的致密、分布均匀的铜，最后通过上述的精密磨削处理加工成形成有导电线路53的通孔52。
43.需要说明的是，介电层51的材料可以为abf（ajinomoto build-up film）、液晶聚合物（liquid crystal polyme，lcp）、聚酰亚胺（polyimide，pi）、高聚物聚丙烯中的一种。
44.第二实施例图3示出了本技术芯片互连结构第二实施例的剖视图，图4示出了本技术芯片互连结构第二实施例的俯视图。与第一实施例的集成束5不同之处在于，在最外层导电线路53在集成束5的上下两端面从集成束5的轴心处向边缘引出，目的在于，当芯片模组超过两组且恰好为六组时，需要封装成结构更为复杂的立方结构，如下文的图8所示，除上下两组相对设置的芯片模组（第一芯片模组1，第二芯片模组2）便于连接到集成束5的导电线路53端口以外，由于剩余四组芯片模组（第三芯片模组3，第四芯片模组4以及图中未画出的另外两个芯片模组）上的焊盘16所在平面与集成束5的端面互为垂直，如果将引线再牵伸到集成束5的两端面上，会造成引线过长，增加了传输距离，降低传输性能，还会造成金属引线局部过密，影响焊接效率。
45.为此，集成束5可以由多个首尾相接拼接而成，这样引出到集成束5外周面的端口将大幅增多，四组芯片模组便可以以较短的引线长度牵伸至集成束5外周与边缘上的端口连接。若有更多的位于集成束5侧方的芯片模组与集成束5进行连接时，集成束5还可以适当变形为圆台状、长方体状或者棱台状，使导电线路53预留出更多的端口在集成束5的边缘。
46.第三实施例图5示出了本技术第三实施例中芯片互连结构的剖视图，集成束5的形状为圆台状，使导电线路53预留出更多的端口在集成束5的外周面。如下文的图13的封装结构中，第二贴片区112侧边的第一贴片区111、第三贴片区113和第四贴片区114上贴装的芯片模块提供端口比第六贴片区116贴装的芯片模块提供的端口多，因此集成束5为圆台状时，集成束5外层的导电线路53将暴露在集成束5的外周面，更多的端口能通过集成束5完成互连。
[0047] 在某些实施例中，利用了本芯片互连结构的第一实施例形成封装结构。图6和图7示出了该封装结构的示意图，包括两个形状结构相同且相对设置的第一芯片模组1和第二芯片模组2。第一芯片模组1包括载板11，载板11可为玻璃载板、塑料载板、不锈钢载板、合金载板等硬质材料，第一芯片12、第二芯片13、第三芯片14和第四芯片15均以面朝上（face up）的方式贴装在载板11上，即芯片的金属焊盘16朝上，焊盘16均匀分布在芯片的四周。上述四块芯片排列成正方形阵列，以正方形阵列的几何中心为轴心，将集成束5的轴线与正方形阵列的几何中心对齐，临时固定在上述四块芯片的正上方一定距离，分别通过金属引线将上述四块芯片的所有焊盘16引出到集成束5的底部。
[0048]
具体的，以集成束5的水平径向和垂直径向为通道，第一芯片12右端的焊盘16、第一芯片12下端的焊盘16、第四芯片15右端的焊盘16、第四芯片15上端的焊盘16、第二芯片13左端的焊盘16、第二芯片13下端的焊盘16、第三芯片14左端的焊盘16、第三芯片14上端的焊盘16上键合的引线向水平径向通道空间牵伸；同样的，第一芯片12左端的焊盘16、第一芯片12上端的焊盘16、第四芯片15左端的焊盘16、第四芯片15下端的焊盘16、第二芯片13右端的焊盘16、第二芯片13上端的焊盘16、第三芯片14右端的焊盘16、第三芯片14下端的焊盘16上键合的引线向垂直径向通道空间牵伸，使上述四块芯片的所有端口分别与多层同心圆式排列的导电线路53的端口一一对应，最后通过焊接或其他方式使金属引线在导电线路53上形成焊点，从而使对应的端口电性连接。同理，第二芯片模组2上贴装的芯片也以相同的方式引出到集成束5的顶部并与端口电性连接。
[0049]
两条相邻平行走线会形成布线电容，此种电容在一条走线快速电压变化可在另一条走线引起电流信号，导电线路53内的大量耦合噪声和信道间串扰在信号的传输过程中造成了严重的信号质量问题。导电线路53的间距越小，耦合越大，串扰越强烈。为了改善三维高速信息系统内部的信号传输质量，通过合理控制导电线路53的间距，使相邻两个导电线路53的间距为-微米，优选为微米，有利于改善由于相邻导电线路53间的电磁耦合造成信号串扰影响传输性能的问题。
[0050]
由于集成束5能够脱离芯片单独制作而成，有利于检测集成束5的导电线路53缺陷，采用该集成束5封装的芯片封装结构良品率和可靠性更高，且其长度灵活组合，具有更好的适应性，能够适应不同规格、不同制程的芯片的互连。相较于tsv的互连结构，集成束5的导电线路53之间的距离更小，降低互连传输通道的长度，集成密度更高，提供更高的数据传输速率和带宽。
[0051]
在某些实施例中，利用了本芯片互连结构的第三实施例形成封装结构。图9示出本技术柔性电路板6的平面展开图。该封装结构包括柔性电路板6，柔性电路板6包括连接区，以及多个相同和/或不同面积的贴片区，在本实施例中，贴片区设置有六个，分别为第一贴片区611、第二贴片区612、第三贴片区613、第四贴片区614、第五贴片区615和第六贴片区
616，上述贴片区的面积关系有：第一贴片区611=第二贴片区612＞第三贴片区613=第四贴片区614＞第五贴片区615＞第六贴片区616；连接区设置有五个，分别为第一连接区621、第二连接区622、第三连接区623、第四连接区624和第五连接区625。贴片区与连接区的位置关系有：以第二贴片区612为原点，左侧依次连接有第一连接区621和第一贴片区611，右侧依次连接有第二连接区622、第五贴片区615、第五连接区625和第六贴片区616，上方依次连接有第四连接区624和第四贴片区614，下方依次连接有第三连接区623和第三贴片区613。
[0052]
值得一提的是，上述贴片区不局限于六个，还可以是两个以上的任意个数；贴片区的形状可以矩形，也可以是不规则形状；贴片区的面积也不局限于上述展示的面积关系，本实施例仅提供一种典型的结构予以说明。
[0053]
图10示出了图9沿a-a线的旋转剖视图。上述的所有贴片区均设置有线路层601a，芯片与线路层601a电性连接，线路层601a的作用在于使同一个贴片区的芯片之间互连，实现芯片之间的信号传输。每个贴片区上设置芯片、散热片7或无源器件8的一种或多种，芯片的数量可以为一个芯片、两个芯片或多个芯片。散热片7具有多条凸起和凹槽结构，大大提升了散热表面积，芯片工作产生的热量快速传递至散热片7，再由散热片7把热量散发出去。无源器件8包括电阻、电容、电感等器件耦合而成的具有射频、滤波以及其他功能的外围电路。
[0054]
在本实施例中，至少一个线路层601a向贴片区的几何中心电性引出，需要向几何中心电性引出的贴片区，其贴装的芯片以面朝下的方式（具有焊盘16的一面朝下，与贴片区接触）贴装在贴片区上，而不需要向几何中心电性引出的贴片区，其贴装的芯片以面朝上的方式（具有焊盘16的一面朝上，不与贴片区接触）贴装在贴片区上，便于通过金属引线使集成束5与芯片的焊盘16电性连接。
[0055]
图11示出了线路层601a向贴片区的几何中心电性引出的一个示意图。图12示出了线路层601a向贴片区的几何中心电性引出的另一个示意图。图中贴片区的形状为正方形，其贴装的芯片以面朝下的方式贴装在贴片区上，其几何中心为正方形的对角线的交点，该交点到贴片区的外轮廓总路径最小，能提供最小的传输距离。在该交点上设置有多个端口，端口与下文的集成束5的导电线路53的端口一一对应。虚线即为芯片的焊盘16到上述端口预先布置的线路。
[0056]
连接区的形状为矩形，其面积较大，虽然能够提供更好的耐弯折性，但会使贴片区在空间上的翻转角度受限，而翻转角度受限后，贴片区的翻转幅度变小，贴片区边缘更难以合适的曲率相互贴合。为了兼顾连接区的弯折性能和空间翻转角度，需要对连接区进行局部切割形成多条连接线620，使得连接区中的相邻两条连接线620之间镂空。在本实施例中，连接线620为弧形连接线620，以增加连接区的弯折性能。
[0057]
多个贴片区的边缘围成空腔，空腔内设置有集成束5，至少一个贴片区与其他贴片区上的芯片通过集成束5电性连接。
[0058]
第一贴片区611至第四贴片区614的线路层601a均向贴片区的几何中心引起，第一贴片区611、第三贴片区613和第四贴片区614的几何中心分别贴装有圆柱状的集成束5，圆柱状的集成束5的其中一端面与各自的贴片区相重合，集成束5的端口与几何中心的端口连接，而第二贴片区612的几何中心贴装有圆台状的集成束5，圆台状的集成束5的下底面与第二贴片区612相重合。集成束5安装后，如图13所示，第一贴片区611、第三贴片区613、第四贴
片区614和第五贴片区615分别向第二贴片区612翻折（图13中箭头方向）成立体结构，由于柔性电路板6厚度薄、弯折性好，可以扭转变形成任意曲面，除第六贴片区616外相邻的贴片区的所有边缘相互贴合成上端敞开的半密封的结构，分别将所有的圆柱状的集成束5的另一端面的端口通过金属引线连接至圆台状的集成束5的外周面，然后将第六贴片区616的芯片的端口通过金属引线连接至圆台状的集成束5的上底面的端口，最后将第六贴片区616的边缘与其他贴片区的边缘贴合成完全密封的结构，并在外表面覆盖一层塑封层，最终形成高集成密度的封装结构。
[0059]
综上所述，该高集成密度的芯片封装结构，通过集成束5结合金属引线的方式，对安装在柔性电路板6的多个相同面积和不同面积贴片区上的芯片进行互连，形成高集成密度的芯片封装结构。贴片区能够贴装不同数量、不同规格、不同制程的芯片，具有很高的灵活性和适应性。集成束5内设置的导电线路53集成密度高，大大缩短了互连的距离，集成束5可脱离芯片单独制造，降低了封装工艺复杂程度，提高生产效率。
[0060]
图14示出本技术高集成密度的芯片封装方法的步骤流程图。具体包括以下步骤：步骤一、提供柔性电路板6，柔性电路板6包括连接区，以及多个不同面积和/或面积相同的贴片区，贴片区设置有线路层601a；具体的，如图10所示，柔性电路板6自上而下包括基材600、第一聚酰亚胺膜层601和第二聚酰亚胺膜层602。在柔性电路板6制作过程中，具体包括以下步骤：提供基材600，在基材600的表面形成第一聚酰亚胺膜层601；在第一聚酰亚胺膜层601上设置线路层601a，线路层601a向其所在的贴片区的几何中心电性引出；在线路层601a上设置第二聚酰亚胺膜层602，从而得到柔性电路板6。
[0061]
对第二聚酰亚胺膜层602进行开孔处理以形成孔位602a，孔位602a用于使线路层601a的焊盘区外露；于第二聚酰亚胺膜层602上设置芯片、散热片7或无源器件8，并将芯片与线路层601a的焊盘区电性连接。
[0062]
本技术提供了两种制造线路层601a的方法，第一种方法：提供感光干膜或感光油墨，将感光干膜或感光油墨覆盖于第一聚酰亚胺膜层601上；对感光干膜或感光油墨进行曝光、显影，形成第一图案化通孔；于第一图案化通孔中电镀沉铜以形成预设线路；将感光干膜或感光油墨进行退膜处理，并于第一聚酰亚胺膜层601上覆盖介电材料层，得到线路层601a。
[0063]
第二种方法：提供铜箔，将铜箔压于第一聚酰亚胺膜层601上；对铜箔进行蚀刻以形成预设线路，并形成第二图案化通孔；于第二图案化通孔中设置介电材料层，得到线路层601a。
[0064]
以上两种方式均可在第一聚酰亚胺膜层601上设置线路层601a，但优选地，第一种的方式对第一聚酰亚胺膜层601的损害更小。在实际应用中，介电材料层的材料可以为abf、
液晶聚合物、聚酰亚胺、高聚物聚丙烯中的一种。
[0065]
步骤二、沿贴片区和连接区的外轮廓切割形成展开结构。将柔性电路板6平整地放置在激光切割机的工件台上，扫描装置扫描后，以贴片区和连接区的外轮廓进行激光切割，切割后的边缘平整。
[0066]
对连接区进行局部切割形成多条连接线620，使得连接区中的相邻两条连接线620之间镂空。连接线为弧形连接线620，以增加连接区的弯折性能。
[0067]
步骤三、在每个贴片区上贴装芯片、散热片7和无源器件8的一种或多种，且至少两个贴片区上设置有芯片，将芯片与线路层601a电性连接。
[0068]
步骤四、至少一个贴片区的线路层601a向其几何中心电性引出；线路层601a向其几何中心引出的端口与集成束5的一端电性连接，集成束5的另一端与其他贴片区上的芯片电性连接。
[0069]
步骤五、将展开结构翻转折叠，使所有贴片区的边缘相贴合，对其外表面塑封，得到高集成密度的封装结构。
[0070]
在本说明书的描述中，参考术语“一个实施方式”、“某些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合所述实施方式或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
[0071]
以上所述的仅是本发明的一些实施方式。对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。