半导体结构、三维存储器及其制备方法与流程

1.本技术涉及半导体设计及制造领域，更具体的，涉及半导体结构、三维存储器的结构及其制备方法。


背景技术：

2.三维存储器通常包括由垂直堆叠的多层数据存储单元组成的存储阵列以及围绕着存储阵列的密封结构，例如密封环(seal ring，sr)。密封环可以阻隔三维存储器在封装过程中产生的切割应力以及在制造、使用时的外界水汽对存储阵列的影响，密封环还可以对存储阵列起静电防护作用。总之，密封环在保证三维存储器的可靠性方面扮演着重要角色，密封环是三维存储器不可或缺的结构。
3.在相关技术中，密封环是基于传统的台阶结构制备的，通过在台阶结构上形成绝缘层的同时形成了位于台阶区附近的密封区，通过刻蚀密封区的绝缘层并填充导电材料而形成密封环。
4.传统的台阶结构是通过对叠层结构执行多次“修整-刻蚀(trim-etch and chop)”循环工艺而形成的，但随着大数据时代的来临，存储器芯片的容量要求越来越高，三维存储器中沿垂直方向堆叠的存储单元层数越来越多，传统的台阶结构的制造工艺的难度也不断提升。目前在三维存储器领域，已经提出了一种新的台阶触点(staircase contact，sct)架构，基于台阶触点架构下需要探求一种新型的密封环的制备方法。


技术实现要素：

5.一方面，本技术的实施例提供了一种制备三维存储器的方法，该方法包括：在衬底上形成叠层结构，并形成贯穿所述叠层结构且延伸至所述衬底中的第一沟槽；在所述第一沟槽的内表面依次形成第一绝缘层、牺牲层和第二绝缘层；形成贯穿所述第二绝缘层并暴露所述牺牲层的第二沟槽；去除所述牺牲层，并在去除所述牺牲层所形成的空隙内填充导电层；以及在所述第二沟槽内填充绝缘材料。
6.在一个实施方式中，在所述第一沟槽的内表面依次形成第一绝缘层、牺牲层和第二绝缘层的步骤包括：在所述第一沟槽的内表面形成所述第一绝缘层；去除所述第一绝缘层的覆盖所述衬底的底部部分，以暴露所述衬底；在所述第一绝缘层和所暴露的衬底上形成所述牺牲层；以及在所述第一沟槽的剩余空间内填充所述第二绝缘层。
7.在一个实施方式中，去除所述牺牲层包括：通过所述第二沟槽去除所述牺牲层。
8.在一个实施方式中，所述空隙包括沿所述叠层结构的叠置方向延伸的第一空隙和第二空隙，所述第一空隙和所述第二空隙之间有间隔，其中，在去除所述牺牲层所形成的空隙内填充导电层还包括：去除所述导电层位于所述第一空隙和所述第二空隙之外的部分。
9.在一个实施方式中，所述叠层结构包括交替堆叠的栅极牺牲层和电介质层，所述栅极牺牲层与所述牺牲层的材料相同。
10.在一个实施方式中，所述第一沟槽、所述第一绝缘层、所述牺牲层、所述第二绝缘
层、所述第二沟槽以及所述导电层在平行于所述衬底的方向上的截面设置成环状形状。
11.另一方面，本技术的实施例提供了一种半导体结构，该半导体结构包括衬底；叠层结构，位于所述衬底上；以及密封结构，贯穿所述叠层结构并延伸到所述衬底，其中，所述密封结构包括沿垂直于所述贯穿的方向叠置设置的第一绝缘层、第一导电层、第二绝缘层、第二导电层以及第三绝缘层，其中，所述第一导电层和所述第二导电层相同，所述第一绝缘层和所述第三绝缘层相同。
12.在一个实施方式中，所述密封结构还包括贯穿所述第二绝缘层的填充层。
13.在一个实施方式中，所述第一绝缘层、所述第一导电层、所述第二绝缘层、所述第二导电层以及所述第三绝缘层在平行于所述衬底的方向上的截面为环状形状。
14.又一方面，本技术还提供了一种三维存储器，其包括如上所述的半导体结构。
15.本技术的实施例提供的三维存储器的制备方法，是基于新型的台阶触点架构下提出的一种新型的密封环制备方法，相比于传统的三维存储器的制备方法，本技术的三维存储器的制备方法工艺简单，芯片的良品率高。
附图说明
16.通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本技术的其它特征、目的和优点将会变得更明显：
17.图1是相关技术的三维存储器10’的剖面示意图；
18.图2是根据本技术示例性实施方式的三维存储器的制备方法的流程图；
19.图3示意性示出三维存储器的密封区、台阶触点区和核心区分布的顶视图；
20.图4至图21b是根据本技术示例性实施方式的三维存储器的制备方法的工艺示意图；以及
21.图22是根据本技术示例性实施方式的半导体结构的结构示意图。
具体实施方式
22.为了更好地理解本技术，将参考附图对本技术的各个方面做出更详细的说明。应理解，这些详细说明只是对本技术的示例性实施方式的描述，而非以任何方式限制本技术的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
23.应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制。因此，在不背离本技术的教导的情况下，下文中讨论的第一沟槽也可被称作第二沟槽，反之亦然。
24.在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。例如衬底和叠层结构的厚度等并非按照实际生产中的比例。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
25.还应理解的是，用语“包括”、“包括有”、“具有”、“包含”和/或“包含有”，当在本说明书中使用时表示存在所陈述的特征、元件和/或部件，但不排除存在或附加有一个或多个其它特征、元件、部件和/或它们的组合。此外，当诸如“...中的至少一个”的表述出现在所
列特征的列表之后时，修饰整个所列特征，而不是修饰列表中的单独元件。此外，当描述本技术的实施方式时，使用“可”表示“本技术的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
26.除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本技术所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本技术中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
27.需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本技术所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本技术。
28.图1是一种实施例中的三维存储器10’的剖面示意图。如图1所示，三维存储器10’可以包括衬底10a和在衬底10a上形成的叠层结构20a，其中，叠层结构20a包括在衬底10a上交替堆叠的电介质层201a和栅极层202a。具体地，三维存储器10’的结构可以按照功能划分为密封区101a、台阶区102a和核心区103a。作为示例，密封区101a可以包括多个密封环501a，通常密封环501a环绕着台阶区102a和核心区103a；台阶区102a可以包括多个导电柱502a，多个导电柱502a分别到达预定深度的栅极层202a并将栅极层202a引出，导电柱502a的数量与栅极层202a的数量有关；而核心区103a可以包括多个用于存储数据的沟道结构402a。核心区103a还可以包括多个栅线缝隙601a，栅线缝隙601a的作用包括但不限于为将叠层结构20a中的牺牲层(未示出)替换为栅极层202a提供刻蚀剂的通路。图1中仅示意性地示出两个电介质层201a、两个栅极层202a、两个沟道结构402a和一个栅线缝隙601a，实际数量不限于此。
29.在一种实施例中，密封区101a可以包含两条密封环501a，其中，密封环501a在平行于衬底10a的方向上的截面的轮廓线可以是闭合的环形。三维存储器10’还包括覆盖叠层结构20a位于台阶区102a的部分以及周围区域的绝缘层30a，示例性地，绝缘层30a与电介质层201a可以具有相同的材料。在绝缘层30a中，密封环501a与导电柱502a可以通过相同的工艺一起制备。
30.但随着叠层结构的堆叠数的增加，如图1所示的传统的台阶区的工艺难度越来越大。目前，在三维存储器领域，已经提出了一种新的台阶触点架构。基于台阶触点架构下，作为三维存储器的不可或缺的重要结构之一的密封环也需要探寻新的制备方法。
31.本技术的一些实施方式提供了一种三维存储器的制备方法1000。图2示出了根据本技术示例性实施方式的三维存储器的制备方法1000的流程图。如图2所示，所述方法1000包括：
32.s101：在衬底上形成叠层结构，并形成贯穿叠层结构且延伸至衬底中的第一沟槽；
33.s102：在第一沟槽的内表面依次形成第一绝缘层、牺牲层和第二绝缘层；
34.s103：形成贯穿第二绝缘层并暴露牺牲层的第二沟槽；
35.s104：去除牺牲层，并在去除牺牲层所形成的空隙内填充导电层；以及
36.s105：在第二沟槽内填充绝缘材料。
37.应理解的是，方法1000中所示的步骤不是排它性的，还可以在所示步骤中的任何
步骤之前、之后或之间执行其它步骤。此外，所述步骤中的一些步骤可以是同时地执行的或者可以是按照不同于图2所示的顺序执行的。
38.图3示意性示出一种三维存储器的密封区101、台阶触点区102和核心区103分布的顶视图。核心区103可以包括由密封区101所围绕的、除台阶触点区102之外的全部区域。下文将对如图3中a处的有关密封区101和台阶触点区102的结构进行详细描述。
39.s101，在衬底上形成叠层结构，并形成贯穿叠层结构且延伸至衬底中的第一沟槽。
40.以下结合图4、图5a、图5b、图6a和图6b介绍步骤s101。
41.图4是根据本技术一个实施方式制备方法的、在衬底10上形成叠层结构20后所形成的结构的剖面示意图。
42.如图4所示，步骤s101在衬底10上形成叠层结构20可例如包括：制备衬底10以及在衬底10的一侧形成叠层结构20。
43.具体地，在本技术的一个实施方式中，衬底10的制备材料可选择任何适合的半导体材料，例如可为单晶硅(si)、单晶锗(ge)、硅锗(gesi)、碳化硅(sic)、绝缘体上硅(soi)、绝缘体上锗(goi)或砷化镓等
ⅲ‑ⅴ
族化合物。
44.在本技术的一个实施方式中，衬底10可例如是复合衬底，用于支撑在其上的器件结构。图4中仅示意性示出衬底10包含五个层结构，但本技术不限于此，可以根据需求设置衬底10包含多个不同材料的层。在本技术的一个实施方式中，可通过诸如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或其任何组合的薄膜沉积工艺依次设置多个由不同材料制备的层以形成衬底10。
45.在形成衬底10之后，可通过一个或多个薄膜沉积工艺在衬底10的一侧形成叠层结构20，薄膜沉积工艺可包括但不限于cvd、pvd、ald或其任何组合，本技术对此不作限定。叠层结构20可包括多对彼此交替地堆叠的栅极牺牲层200和电介质层201。例如，叠层结构20可包括64对、128对或多于128对的栅极牺牲层200和电介质层201。在一些实施方式中，栅极牺牲层200和电介质层201可分别包括第一电介质材料和与第一电介质材料不同的第二电介质材料。示例性地，栅极牺牲层200可以包括氮化硅，电介质层201可以包括氧化硅层。叠层结构20的堆叠数越多，集成度越高，由其形成的存储单元的个数越多。可根据实际存储需求来设计叠层结构20的堆叠数及堆叠高度，本技术对此不做具体地限定。
46.上文中对单个叠层结构的制备方法进行了说明。事实上，随着三维存储器存储量需求的不断增加，存储叠层逐渐增大。为突破传统工艺极限的限制，也可采用双堆叠技术或多堆叠技术形成通过在叠层结构的厚度的方向上依次堆叠的多个子叠层结构形成叠层结构，其中，每个子叠层结构可包括多个交替层叠设置的栅极牺牲层和电介质层。每个子叠层结构的层数可相同，也可不同。由于在上文中描述的单个叠层结构的制备工艺涉及的内容和结构可完全或部分地适用于在这里描述的包括多个子叠层结构形成的叠层结构，因此与其相关或相似的内容不再赘述。然而本领域技术人员可以理解的是，可以在多叠层结构或单叠层结构的基础上进行后续制备工艺。
47.为了叙述方便，我们将图4中的衬底10、叠层结构20以及后续在其上将要形成的结构划分为台阶触点区102和密封区101。
48.图5a和图5b分别是根据本技术一个实施方式制备方法的、在叠层结构20中形成多个虚拟沟道结构30后所形成的结构的剖面示意图，其中图5a是图5b中c-c处的剖面示意图；
图5b是图5a中b-b处的剖面示意图。
49.在本技术的一些实施方式中，如图5a和图5b所示，步骤s101还可以包括在台阶触点区102形成多个虚拟沟道结构30，虚拟沟道结构30并不实际用作存储单元，而是起到例如支撑堆叠层或在制作期间实施工艺变化控制的作用，以保证三维存储器内部结构形成过程中的各个工序可以安全有效进行。虚拟沟道结构30中可设置有贯穿叠层结构20的虚拟沟道材料层，虚拟沟道材料层能够支撑台阶触点区102的结构，使得三维存储器的结构不易坍塌。示例性地，虚拟沟道结构30的作用包括但不限于提供机械支撑或者负载平衡。
50.在本技术的一些实施方式中，虚拟沟道结构30可以与核心区(未示出)的沟道结构(未示出)具有相同的结构，可采用现有的常规工艺与核心区的用作存储单元的沟道结构一起形成，在此不做赘述。台阶触点区102的虚拟沟道结构30通常设置在字线接触部(在后续工艺步骤中形成)的周围，以对字线接触部起到保护支撑作用。
51.图6a和图6b分别是根据本技术一个实施方式制备方法的、在叠层结构20中形成第一沟槽41和多个字线接触开口51后所形成的结构的剖面示意图，其中图6a是图6b中c-c处的剖面示意图；图6b是图6a中b-b处的剖面示意图。
52.在步骤s101的一些实施方式中，如图6a和图6b所示，在该步骤中，形成第一沟槽41，其中，第一沟槽41贯穿叠层结构20的位于密封区101的部分并延伸至衬底10中。
53.在步骤s101的一些实施方式中，如图6a和图6b所示，该步骤s101还可以包括形成多个字线接触开口51，图6a中仅示意性示出3个字线接触开口501、502和503，图6b中仅示意性示出6个字线接触开口。可以理解，字线接触开口51的数量与最终形成的控制栅的数量有关，而不限于在此举例的数量。每个字线接触开口51沿靠近衬底10的方向贯穿部分叠层结构20的位于台阶触点区102的部分并到达预定深度的栅极牺牲层200(参考图6b)。作为示例，不同的字线接触开口51分别到达不同预定深度的栅极牺牲层200。
54.在一些实施方式中，第一沟槽41和字线接触开口51制作工艺和方法可以相同，即，第一沟槽41和字线接触开口51可以同时形成。示例性地，第一沟槽41和字线接触开口51可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成。也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等。
55.在一些实施方式中，第一沟槽41可以是贯穿叠层结构20并延伸至衬底10中的环状沟槽，该环状沟槽在平行于衬底10方向的截面可以是闭合的。
56.在一些实施方式中，字线接触开口51可具有贯穿部分叠层结构20并分别到达预设深度的栅极牺牲层200中的柱形形状，该柱形形状在平行于衬底10方向的截面形状不限于圆形和方形，相对位置不局限图6a和图6b中举例的方式，可以根据实际使用情况自由设计。
57.s102，在第一沟槽的内表面依次形成第一绝缘层和牺牲层。
58.图7a和图7b示出了根据本技术一个实施方式制备方法的、在第一沟槽41内表面形成第一绝缘层411和在多个字线接触开口51中形成字线接触绝缘层511后所形成的结构的剖面示意图，其中，图7a是图7b中c-c处的剖面示意图；图7b是图7a中b-b处的剖面示意图。
59.在步骤s102的一些实施方式中，如图7a和图7b所示，在该步骤中，在第一沟槽41内表面形成第一绝缘层411。在步骤s102的一些实施方式中，该步骤还可以包括在字线接触开口51中形成字线接触绝缘层511。
60.在一些实施方式中，第一绝缘层411和字线接触绝缘层511的材料和制备工艺可以
是相同的。示例性地，第一绝缘层411和字线接触绝缘层511的材料可以是绝缘材料，例如氧化硅。第一绝缘层411和字线接触绝缘层511的制备工艺可以可采用诸如cvd、pvd、ald或其任何组合薄膜沉积工艺。在第一绝缘层411和字线接触绝缘层511的材料相同的情况下，可以采用相同的工艺同时制备第一绝缘层411和字线接触绝缘层511。
61.图8示出了根据本技术一个实施方式制备方法的、去除位于多个字线接触开口51的底部的字线接触绝缘层511和去除第一绝缘层411的覆盖衬底10的底部部分所形成的结构的剖面示意图。
62.参考图8，在步骤s102的一些实施方式中还可以包括：去除位于多个字线接触开口51的底部的字线接触绝缘层511，以暴露多个字线接触开口51分别到达的栅极牺牲层200，以使得后续工艺形成的字线接触牺牲层512(参见图9a和图9b)可以与栅极牺牲层200接触，为后续形成字线接触部做准备。示例性地，可采用各向异性的刻蚀工艺(例如干法刻蚀工艺)刻蚀位于多个字线接触开口51的底部的字线接触绝缘层511。
63.参考图8，在步骤s102的一些实施方式中还可以包括：去除第一绝缘层411的靠近衬底10的底部部分，以暴露衬底10。示例性地，对第一绝缘层411进行刻蚀，可采用各向异性的刻蚀工艺(例如干法刻蚀工艺)，可以和上述去除位于多个字线接触开口51的底部的字线接触绝缘层511，以暴露多个字线接触开口51分别到达的栅极牺牲层200的步骤一起进行。作为一种选择，在步骤s102的其他一些实施方式中，去除第一绝缘层411的靠近衬底10的底部部分，以暴露衬底10的步骤也可以省略。
64.在步骤s102的一些实施方式中，如图9a和图9b所示，其中图9a是图9b中c-c处的剖面示意图；图9b是图9a中b-b处的剖面示意图。在该步骤中，还包括在形成第一绝缘层411之后，再形成牺牲层412。在步骤s102的一些实施方式中，该步骤还可以包括在形成字线接触绝缘层511之后，再形成字线接触牺牲层512。
65.参考图9a和图9b，在步骤s102的一些实施方式中，牺牲层412和字线接触牺牲层512的材料和制备工艺也可以是相同的。示例性地，牺牲层412和字线接触牺牲层512的材料可以与栅极牺牲层200的材料相同，可以是氮化物，例如氮化硅。牺牲层412和字线接触牺牲层512的制备工艺可以可采用诸如cvd、pvd、ald或其任何组合薄膜沉积工艺。所以，在牺牲层412和字线接触牺牲层512的材料相同的情况下，可以采用相同的工艺同时制备牺牲层412和字线接触牺牲层512。
66.在步骤s102的一些实施方式中，如图10a和图10b所示，其中图10a是图10b中c-c处的剖面示意图；图10b是图10a中b-b处的剖面示意图。在该步骤中，该步骤还可以包括在第一沟槽41的剩余空间中填充第二绝缘层413。在步骤s102的一些实施方式中，该步骤还可以包括在字线接触开口51的剩余空间形成字线接触填充层513。
67.第二绝缘层413和字线接触填充层513可使用例如氧化硅等电介质材料，采用例如cvd、pvd、ald或其任何组合的沉积工艺分别在第一沟槽41和字线接触开口51的剩余空间中进行填充操作。
68.作为一种选择，在步骤s102的其他一些实施方式中，第二绝缘层413可不必填满第一沟槽41的剩余空间，只要覆盖牺牲层412一定厚度即可。
69.作为一种选择，在步骤s102的其他一些实施方式中，字线接触填充层513可不必填满字线接触开口51的剩余空间的剩余空间，只要覆盖字线接触牺牲层512和栅极牺牲层200
一定厚度即可。
70.s103，形成贯穿第二绝缘层并暴露牺牲层的第二沟槽。
71.在步骤s103的一些实施方式中，如图11a和图11b所示，其中图11a是图11b中c-c处的剖面示意图；图11b是图11a中d-d处的剖面示意图。在该步骤s103中，形成贯穿第二绝缘层413并暴露牺牲层412的第二沟槽42。在本技术的一个实施方式中，参考图11b，第二沟槽42贯穿第二绝缘层413并贯穿牺牲层412的靠近衬底10的底部部分。作为一种选择，在步骤s103的其他一些实施方式中，第二沟槽42也可以只贯穿第二绝缘层413而不贯穿牺牲层412，只要暴露牺牲层412的靠近衬底10的底部部分即可。
72.在步骤s103的一些实施方式中，如图11a和图11b所示，该步骤s103还可以包括形成依次贯穿字线接触填充层513、叠层结构20并延伸至衬底10中的多个字线沟槽52，其中多个字线沟槽52沿平行于衬底10的方向延伸至核心区(未示出)。
73.在步骤s103的一些实施方式中，该步骤还可以包括形成贯穿位于核心区(未示出)的叠层结构20并延伸至衬底10的多个栅线缝隙(未示出)。
74.在步骤s103的一些实施方式中，该步骤还可以包括形成贯穿位于台阶触点区102的叠层结构20并延伸至衬底10中的多个栅线缝隙61，图11a和图11b中仅示意性示出一个栅线缝隙61。栅线缝隙61的数量和排布可根据实际需要设置。
75.在示例性实施方式中，当第二绝缘层413、字线接触填充层513和叠层结构20是相同或者具有相同的刻蚀选择比的材料时，可以同时进行刻蚀工艺以同时形成第二沟槽42、字线沟槽52和栅线缝隙61。
76.在示例性实施方式中，第二沟槽42、字线沟槽52和栅线缝隙61可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成。也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等。在沿平行于衬底10的方向上，第二沟槽42、字线沟槽52和栅线缝隙61均可具有贯穿叠层结构20并延伸至衬底10的沟槽形状。
77.在本技术的一个实施方式中，步骤s103还包括形成字线接触部的步骤。以下结合图12a至图17b介绍形成字线接触部的具体步骤。
78.因为密封区101的第二沟槽42以及核心区的栅极间隙(未示出)不需要做字线接触部，所以可以在第二沟槽42以及核心区的栅极间隙(未示出)填中介质材料例如多晶硅以覆盖保护第二沟槽42以及核心区的栅极间隙。如图12a和图12b所示，其中图12a是图12b中c-c处的剖面示意图；图12b是图12a中d-d处的剖面示意图。可通过诸如cvd、pvd、ald或其任何组合的薄膜沉积工艺在第二沟槽42以及核心区的栅极间隙(未示出)内形成填充层303。可以理解，在第二沟槽42以及核心区的栅极间隙(未示出)内形成填充层303时，字线沟槽52、栅线缝隙61以及叠层结构20的远离衬底10的表面上将同时也形成填充层303。其中叠层结构20的远离衬底10的表面上的填充层303未示出。
79.接下来如图13a和图13b所示，其中图13a是图13b中c-c处的剖面示意图；图13b是图13a中d-d处的剖面示意图。可采用例如化学机械抛光工艺、干法刻蚀工艺或干法、湿法刻蚀工艺或其组合来去除在字线沟槽52内、栅极缝隙61内以及叠层结构20的远离衬底10的表面上的填充层303，并对叠层结构20的表面进行平坦化处理。
80.接着，参考图14a和图14b，其中图14a是图14b中e-e处的剖面示意图，图14b是图14a中d-d处的剖面示意图。基于栅线缝隙61和字线沟槽52采用凹槽刻蚀(recess etch)去
除字线接触牺牲层512以及栅极牺牲层200的部分。可以理解的是，在字线接触牺牲层512和栅极牺牲层200是相同或具有相同的刻蚀选择比的材料时，而在叠层结构20中的栅极牺牲层200和电介质层201分别由氮化硅和氧化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用c4f8、c4f6、ch2f2中的一种或多种和o2的混合气体。由于蚀刻剂的选择性，该蚀刻相对于电介质层201而去除栅极牺牲层200和字线接触牺牲层512。
81.在蚀刻步骤中，再次参考13a和图13b，蚀刻剂充满栅线缝隙61和字线沟槽52。叠层结构20中的栅极牺牲层200的端部暴露于栅线缝隙61的开口中，而字线沟槽52中除了字线接触绝缘层511周围以外的其他的位置的栅极牺牲层200的端口也暴露在蚀刻剂中。另外，字线接触牺牲层512的端口也暴露在蚀刻剂中，字线接触绝缘层511与字线接触填充层513之间的字线接触牺牲层512接触不到刻蚀剂(参考图13a)。因此，蚀刻剂由栅线缝隙61和字线沟槽52的开口逐渐向叠层结构20及叠层结构20的内部蚀刻栅极牺牲层200和字线接触牺牲层512以形成字线开口70(参考图14a和图14b)。
82.接着，参考图15a和图15b，其中图15a是图15b中e-e处的剖面示意图，图15b是图15a中d-d处的剖面示意图，利用栅线缝隙61和字线沟槽52作为沉积物通道，采用合适的沉积方法如原子层沉积(ald)，在栅线缝隙61、字线沟槽52和字线开口70中填充导电材料以形成字线即栅极层202。随后可采用凹槽刻蚀(recess etch)去除栅极层202的部分形成凹槽80。
83.接着，参考图16a和图16b，其中图16a是图16b中e-e处的剖面示意图，图16b是图16a中d-d处的剖面示意图，形成覆盖栅极层202的电介质层203，以使得上下层间的栅极层202不短路。示例性地，可通过诸如cvd、pvd、ald或其任何组合的薄膜沉积工艺，在栅线缝隙61、字线沟槽52和凹槽80中形成电介质层203。电介质层203可以与电介质层202的材料相同。
84.接着，参考图17a和图17b，其中图17a是图17b中e-e处的剖面示意图，图17b是图17a中d-d处的剖面示意图，还可通过诸如cvd、pvd、ald或其任何组合的薄膜沉积工艺在栅线缝隙61和字线沟槽52的剩余空间内形成填充层303。
85.接着，参考图18a和图18b，其中图18a是图18b中e-e处的剖面示意图，图18b是图18a中d-d处的剖面示意图，还可采用例如化学机械抛光工艺、干法刻蚀工艺或干法、湿法刻蚀工艺或其组合来去除第二沟槽42的填充层303，再次暴露第二沟槽42，并对叠层结构20的表面进行平坦化处理，为后续基于第二沟槽42制备密封区101的结构做准备。
86.s104，去除牺牲层，并在去除牺牲层所形成的空隙内填充导电层。
87.在步骤s104的一些实施方式中，如图19a、19b、20a和20b所示，其中图19a是图19b中e-e处的剖面示意图，图19b是图19a中d-d处的剖面示意图在该步骤中，其中图20a是图20b中e-e处的剖面示意图，图20b是图20a中d-d处的剖面示意图。首先如图19a和图19b所示，去除牺牲层412，然后如图20a和图20b所示，在去除牺牲层412所形成的空隙90内填充导电层414。可将第二沟槽42作为提供刻蚀剂和化学前体的通路，采用例如湿法腐蚀等工艺去除牺牲层412以形成空隙90。可以理解，去除牺牲层412所形成的空隙90可以包括第一空隙901和第二空隙902。由此，通过填充空隙90而形成的导电层414可以包括位于第一空隙901中的第一导电层4141和位于第二空隙902中的第二导电层4142。
88.可采用例如cvd、pvd、ald或其任何组合的薄膜沉积工艺在第一空隙901和第二空隙902中填充导电材料，可以理解，在形成第一导电层4141和第二导电层4142的同时，在第二沟槽42的其他位置也形成了导电材料，然后对导电材料进行回刻，使得导电材料只存在于第一空隙901和第二空隙902中。根据一个示例，第一导电层4141和第二导电层4142可在平行于衬底10的方向上相对于第二绝缘层413具有凹陷903和904(参考图20b)。
89.示例性地，导电层414可选用导电材料，例如钨(w)、钴(co)、铜(cu)、铝(al)、掺杂晶体硅或者硅化物中的任意一种或者组合。上述导电材料也可是其它可制备导电层的材料，本技术对此不做限定。
90.在步骤s104的一些实施方式中，还可以包括：基于核心区的栅极间隙去除栅线牺牲层200以形成牺牲间隙(未示出)，在牺牲间隙内形成栅极层(未示出)。可将栅极间隙作为提供刻蚀剂和化学前体的通路，采用例如湿法腐蚀等工艺去除叠层结构20位于核心区的全部栅极牺牲层200以形成牺牲间隙。可采用例如cvd、pvd、ald或其任何组合等薄膜沉积工艺在牺牲间隙中形成栅极层。栅极层可选用导电材料，例如钨(w)、钴(co)、铜(cu)、铝(al)、掺杂晶体硅或者硅化物中的任意一种或者组合。在本技术的一些实施方式中，核心区的栅极层和密封区101的导电层414的制备可以同时进行。
91.s105，在第二沟槽内填充绝缘材料。
92.在步骤s105的一些实施方式中，如图21a和图21b所示，其中图21a是图21b中e-e处的剖面示意图，图21b是图21a中d-d处的剖面示意图，在该步骤中，在第二沟槽42内填充绝缘材料以形成填充层303。可选择与电介质层201或者第二绝缘层413相同的材料进行填充栅极间隙，例如氧化硅。
93.在本技术的一个实施方式中，如图21a和图21b所示，在形成填充层303之前，可以采用例如cvd、pvd、ald或其任何组合的薄膜沉积工艺在第二沟槽42内填充第二绝缘层413，可以理解，填充第二沟槽42同时也填充了第一导电层4141和第二导电层4142在平行于衬底10的方向上相对于第二绝缘层413向内的凹陷903和904。进一步地，还可以对第二绝缘层413进行刻蚀形成沟槽结构，并在沟槽结构形成填充层303。
94.在本技术的一个实施方式中，在形成导电层414和核心区的栅极层(未示出)之后，在第二沟槽42中填充绝缘材料的同时，可以在核心区的栅线缝隙(未示出)中填充绝缘材料。
95.在本技术的一个实施方式中，第一绝缘层411、导电层414以及第二绝缘层413可具有贯穿叠层结构20并延伸至衬底10中的环状形状，该环状形状在平行于衬底10方向的截面可以是闭合的。
96.在制备三维存储器方法的后序工艺中，还包括例如在三维存储器中形成外围电路等步骤。本技术中的实施方式和工艺流程仅示出了形成具有台阶触点区和密封区的三维存储器的中间体。
97.图22示出了根据本技术示例性实施方式的半导体结构2000的剖面示意图。
98.如图22所示，根据本技术示例性实施方式的半导体结构2000可以包括衬底10、位于衬底10上的叠层结构20和贯穿叠层结构20的密封结构600。其中，叠层结构20可以位于衬底10的一侧，叠层结构20可包括多对彼此交替地堆叠的栅极牺牲层200和电介质层201。
99.密封结构600贯穿叠层结构20，并包括沿垂直于贯穿的方向叠置设置的第一绝缘
层411、第一导电层4141、第二绝缘层413、第二导电层4142以及第三绝缘层411’。在示例中，第一导电层4141和第二导电层4142可以由相同的材料形成，以及第一绝缘层411和第三绝缘层411’可以由相同的材料形成。第一绝缘层411将第一导电层4141与叠层结构20隔开，第三绝缘层411’将第二导电层4142与叠层结构20隔开，第二绝缘层413将相邻的第一导电层4141和第二导电层4142隔开。即，第一导电层4141和第二导电层4142是相互独立的。
100.在示例性实施方式中，密封结构600还包括贯穿第二绝缘层413的填充层303。示例性地，填充层303的材料可以包括例如硅(诸如非晶硅、多晶硅、单晶硅)等半导体材料。
101.在示例性实施方式中，第一绝缘层411、第一导电层4141、第二绝缘层413、第二导电层4142以及第三绝缘层411’在平行于衬底10的方向上的截面为环状形状。
102.在示例性实施方式中，第一绝缘层411、第二绝缘层413以及第三绝缘层411’的材料可以相同。作为示例，第一绝缘层411、第二绝缘层413以及第三绝缘层411’的材料可以是包括二氧化铪、氧化镧、三氧化二铝、五氧化二钽、氧化钇、硅酸铪氧化合物、氧化硅、氮化硅、二氧化锆，钛酸锶或硅酸锆氧化合物等的高介电常数材料。
103.示例性地，第一导电层4141和第二导电层4142的材料可以例如包括钨、钴、铜、铝或者其任意组合的导电材料。
104.本技术还提供了一种包括如上文中所描述的半导体结构2000的三维存储器。
105.以上描述仅为本技术的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本技术中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本技术中的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。