半导体存储器器件和包括半导体存储器器件的电子系统的制作方法

1.本公开涉及一种半导体存储器器件和包括半导体存储器器件的电子系统。


背景技术：

2.随着对轻、薄、短、小型电子产品的需求增加，对半导体器件的高集成度的需求也不断增加。由于随着半导体器件的集成度越来越高，包括在半导体器件中的组件(例如，晶体管)的尺寸也减小，因此存在出现漏电流的问题。因此，需要控制半导体器件的漏电流，以提高半导体器件的性能和可靠性。
3.另一方面，存在在需要数据存储的电子系统中的能够存储大容量数据的半导体器件的需求。因此，正在研究可以增加半导体器件的数据存储容量的方法。例如，作为用于增加半导体器件的数据存储容量的方法之一，已经提出了包括三维布置的存储器单元而不是二维布置的存储器单元的半导体器件。


技术实现要素：

4.根据本公开的一个方面，提供了一种半导体存储器器件，包括：第一衬底，包括第一区域和第二区域；堆叠结构，位于第一衬底的第一区域上并包括多条字线；层间绝缘膜，覆盖堆叠结构；虚设导电结构，位于层间绝缘膜内部并且延伸穿过堆叠结构以接触第一衬底；以及板接触插塞，位于层间绝缘膜内部并且与第一衬底的第二区域连接，其中，堆叠结构不位于第一衬底的第二区域上，并且虚设导电结构的上表面基于第一衬底的上表面的高度大于板接触插塞的上表面基于第一衬底的上表面的高度。
5.根据本公开的另一方面，提供了一种半导体存储器器件，包括：第一衬底，包括第一区域和第二区域；堆叠结构，位于第一衬底的第一区域上并且包括多条字线；层间绝缘膜，覆盖堆叠结构；虚设导电结构，位于层间绝缘膜内部并且延伸穿过堆叠结构以接触第一衬底；以及板接触插塞，位于层间绝缘膜内部并且与第一衬底的第二区域连接，其中，堆叠结构不位于第一衬底的第二区域上，虚设导电结构的上表面基于第一衬底的上表面的高度不同于板接触插塞的上表面基于第一衬底的上表面的高度，以及板接触插塞包括第一导电芯图案和沿着第一导电芯图案的侧表面延伸的第一间隔物。
6.根据本公开的另一方面，提供了一种电子系统，包括主板、位于主板上的半导体存储器器件、以及在主板上并且与半导体存储器器件电连接的控制器，其中，半导体存储器器件包括：第一衬底，包括第一区域和第二区域；堆叠结构，位于第一衬底的第一区域上并且包括多条字线；层间绝缘膜，覆盖堆叠结构；虚设导电结构，位于层间绝缘膜内部并且延伸穿过堆叠结构以接触第一衬底；以及板接触插塞，位于层间绝缘膜内部并且与第一衬底的第二区域连接，堆叠结构不位于第一衬底的第二区域上，并且虚设导电结构的上表面基于第一衬底的上表面的高度大于板接触插塞的上表面第一衬底的上表面的高度。
附图说明
7.通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得显而易见，在附图中：
8.图1是根据一些实施例的半导体存储器器件的示例电路图。
9.图2至图5是根据一些实施例的半导体存储器器件的示意性截面图。
10.图6和图7是图2中区域e1的各种放大图。
11.图8至图15是用于制造根据一些实施例的半导体存储器器件的方法中的各阶段的截面图。
12.图16是根据一些实施例的电子系统的示意性框图。
13.图17是根据一些实施例的电子系统的示意性透视图。
14.图18和图19是沿图17的线i-i的示意性截面图。
具体实施方式
15.图1是根据一些实施例的半导体存储器器件的示例电路图。
16.参考图1，根据一些实施例的半导体存储器器件的存储器单元阵列可以包括公共源极线csl、多条位线bl和多个单元串cstr。
17.多条位线bl可以二维布置。例如，位线bl可以彼此间隔开并且各自都沿着第一方向x延伸。多个单元串cstr可以与每条位线bl并联连接。单元串cstr可以共同连接到公共源极线csl。即，多个单元串cstr可以位于位线bl和公共源极线csl之间。
18.公共源极线csl可以沿与第一方向x相交的第二方向y延伸。在一些实施例中，多条公共源极线csl可以二维布置。例如，多条公共源极线csl可以彼此间隔开并且可以各自沿第二方向y延伸。相同的电压可以被电施加到公共源极线csl。备选地，不同的电压可以被施加到公共源极线csl，并且可以分别控制公共源极线csl。
19.每个单元串cstr可以包括与公共源极线csl连接的地选择晶体管gst、与位线bl连接的串选择晶体管sst、以及位于地选择晶体管gst和串选择晶体管sst之间的多个存储器单元晶体管mct。每个存储器单元晶体管mct可以包括数据存储元件。地选择晶体管gst、串选择晶体管sst和存储器单元晶体管mct可以串联连接。
20.公共源极线csl可以共同与地选择晶体管gst的源极连接。此外，地选择线gsl、多条字线wl11至wl1n和wl21至wl2n、以及串选择线ssl可以位于公共源极线csl和位线bl之间。地选择线gsl可以用作地选择晶体管gst的栅电极。字线wl11至wl1n和wl21至wl2n可以用作存储器单元晶体管mct的栅电极。串选择线ssl可以用作串选择晶体管sst的栅电极。
21.在一些实施例中，擦除控制晶体管ect可以位于公共源极线csl和地选择晶体管gst之间。公共源极线csl可以共同与擦除控制晶体管ect的源极连接。此外，尽管擦除控制线ecl可以位于公共源极线csl和地选择线gsl之间，但这仅仅是示例。例如，擦除控制线ecl可以位于串选择线ssl和位线bl之间。擦除控制线ecl可以用作擦除控制晶体管ect的栅电极。擦除控制晶体管ect可以产生栅极感应漏极泄漏(gidl)以执行存储器单元阵列的擦除操作。
22.图2至图5是根据一些实施例的半导体存储器器件的示意性截面图。图6和图7是图2的区域e1的各种放大图。
23.作为参考，图2和图4是示出了字线接合区域wlba中的单元接触插塞340的图，并且图3和图5是示出了字线接合区域wlba中的虚设导电结构530的图。例如，图2和图3分别通过字线接合区域wlba示出了相同衬底的包括单元接触插塞340和虚设导电结构530的不同区域。在另一个示例中，图4和图5分别通过字线接合区域wlba示出了相同衬底的包括单元接触插塞340和虚设导电结构530的不同区域的另一个实施例。
24.参考图2，在根据一些实施例的半导体存储器器件中，外围电路和多个金属层可以位于第一衬底100和第二衬底310之间。根据一些实施例的半导体存储器器件可以包括外围电路区域peri和单元区域cell。单元区域cell可以位于外围电路区域peri上。半导体存储器器件的外围电路区域peri和单元区域cell中的每一个可以包括外部焊盘接合区域pa、字线接合区域wlba和位线接合区域blba。
25.外围电路区域peri可以包括：第一衬底100；第一层间绝缘膜150；形成在第一衬底100上的多个电路元件tr1、tr2、tr3、220a和220b；与多个电路元件tr1、tr2、tr3、220a和220b中的每一个连接的第一金属层144、230a和230b；形成在第一金属层144、230a和230b上的第二金属层240、240a、240b和240c；以及形成在第二金属层240和240c上的下金属271a、272a和275。
26.在一些实施例中，第一电路元件至第三电路元件tr1、tr2和tr3可以在外围电路区域peri中提供解码器电路。在一些实施例中，第四电路元件220a可以在外围电路区域peri中提供逻辑电路。在一些实施例中，第五电路元件220b可以在外围电路区域peri中提供页缓冲器。
27.至少一个或多个金属层可以进一步形成在第二金属层240、240a、240b和240c上。例如，下金属271a、272a和275可以形成在第二金属层240c和240上。下金属271a和272a可以与第二i/o接触插塞520电连接，而下金属275可以与连接接触插塞540电连接。
28.下金属271a和272a可以由例如铝、铜、钨等形成。形成在第二金属层240、240a、240b和240c的上部上的一个或多个金属层的至少一部分可以由电阻低于形成第二金属层240、240a、240b和240c的铜的电阻的铝等形成。在一些实施例中，第一金属层144、230a和230b可以由具有相对较高电阻的钨形成，而第二金属层240、240a、240b和240c可以由具有相对较低电阻的铜形成。
29.第一层间绝缘膜150可以包绕多个电路元件tr1、tr2、tr3、220a和220b、第一金属层144、230a和230b、以及第二金属层240、240a、240b和240c。第一层间绝缘膜150可以位于第一衬底100上。第一层间绝缘膜150可以包括绝缘材料，例如氧化硅或氮化硅。
30.单元区域cell可以提供至少一个存储器块。单元区域cell可以包括第二衬底310和公共源极线320。多条字线可以沿着竖直方向(例如，沿着与第二衬底310的上表面相交的第三方向z)堆叠在第二衬底310上。第二衬底310可以包括位线接合区域blba、字线接合区域wlba和外部焊盘接合区域pa。
31.在位线接合区域blba中，沟道结构ch可以沿着与第二衬底310的上表面垂直的方向(例如，沿着第三方向z)延伸。沟道结构ch可以贯穿字线、串选择线和地选择线。沟道结构ch可以包括数据存储层、沟道层、掩埋绝缘层等。沟道层可以与第一金属层350c和第二金属层360c电连接。例如，第一金属层350c可以是位线接触部，而第二金属层360c可以是位线。在实施例中，位线360c可以沿与第二衬底310的上表面平行的第一方向(y轴方向)延伸。
32.在字线接合区域wlba中，字线可以沿与第二衬底310的上表面平行的第二方向(x轴方向)延伸。字线可以以不同的长度延伸。字线可以与单元接触插塞340连接。第一金属层350b和第二金属层360b可以顺序连接到与字线连接的单元接触插塞340的上部。例如，如图2所示，第一金属层350b、350d可以位于单元接触插塞340和连接接触插塞540的顶部上，并且第二金属层360b可以连接在第一金属层350b和350d之间。
33.单元接触插塞340可以与在外围电路区域peri中提供行解码器的电路元件tr1、tr2和tr3电连接，例如，单元接触插塞340可以通过连接接触插塞540将堆叠结构200与外围电路区域peri连接。在一个实施例中，提供行解码器的电路元件tr1、tr2和tr3的工作电压可以不同于提供页缓冲器的电路元件220b的工作电压。作为示例，提供页缓冲器的电路元件220b的工作电压可以大于提供行解码器的电路元件tr1、tr2和tr3的工作电压。
34.例如，多条字线可以构成堆叠结构200，并且对应于栅极层cl。串选择线和地选择线可以分别位于堆叠结构200中的字线的上部和下部。多条字线可以位于堆叠结构200中的串选择线和地选择线之间。
35.板接触插塞510、第二i/o接触插塞520和连接接触插塞540可以位于外部焊盘接合区域pa中。
36.板接触插塞510可以位于第二层间绝缘膜315内部。板接触插塞510可以沿着第三方向z延伸到第二衬底310。板接触插塞510可以连接到在没有设置堆叠结构200的外部焊盘接合区域pa上的第二衬底310，例如，板接触插塞510可以连接到未被堆叠结构200覆盖的区域中的第二衬底310的上表面。第一金属层350a可以形成在板接触插塞510上。板接触插塞510可以包括第一间隔物511和第一导电芯图案512。
37.第一间隔物511可以沿着第三方向z延伸。第一间隔物511可以沿着第一导电芯图案512的侧表面延伸。第一间隔物511可以包括例如绝缘材料。
38.第一导电芯图案512可以沿着第一间隔物511的内侧表面放置。
39.第一导电芯图案512可以填充第一间隔物511的内部。第一导电芯图案512可以由导电材料(例如，金属、金属化合物或多晶硅)形成。
40.第一导电芯图案512可以与第二衬底310连接。第一导电芯图案512可以与第二衬底310电连接。
41.第二i/o接触插塞520可以位于第二层间绝缘膜315内部。第二i/o接触插塞520可以与下金属271a和272a、第三金属层524和第四金属层525连接。第二i/o接触插塞520可以通过第三金属层524和第四金属层525与第二i/o焊盘305连接。第二i/o接触插塞520可以通过下金属271a和272a与电路元件220a和220b中的至少一个连接。第二i/o接触插塞520可以包括第二间隔物521和第二导电芯图案522。
42.第二间隔物521可以沿着第三方向z延伸。第二间隔物521可以沿着第二导电芯图案522的侧表面延伸。第二间隔物521可以包括例如绝缘材料。
43.第二导电芯图案522可以沿着第二间隔物521的内侧表面放置。
44.第二导电芯图案522可以填充第二间隔物521的内部。第二导电芯图案522可以由导电材料(例如，金属、金属化合物或多晶硅)形成。
45.第二导电芯图案522可以与下金属271a和272a连接。第二导电芯图案522可以与下金属271a和272a电连接。
46.连接接触插塞540可以位于第二层间绝缘膜315内部。第一金属层350d可以通过连接接触插塞540与下金属275连接。第一金属层350d可以通过第二金属层360b连接到与单元接触插塞340连接的第一金属层350b。因此，多个电路元件tr1、tr2和tr3可以与字线电连接。连接接触插塞540可以包括第三间隔物541和第三导电芯图案542。
47.第三间隔物541可以沿着第三方向z延伸。第三间隔物541可以沿着第三导电芯图案542的侧表面延伸。第三间隔物541可以包括例如绝缘材料。
48.第三导电芯图案542可以沿着第三间隔物541的内侧表面放置。
49.第三导电芯图案542可以填充第三间隔物541的内部。第三导电芯图案542可以由导电材料(例如，金属、金属化合物或多晶硅)形成。
50.第三导电芯图案542可以与下金属275连接。第三导电芯图案542可以与下金属275电连接。
51.第二层间绝缘膜315可以包绕(例如，覆盖)堆叠结构200、沟道结构ch、单元接触插塞340、板接触插塞510、第二i/o接触插塞520、虚设导电结构530、以及多个金属层350b、350c、350d、360b、360c、524和525。第二层间绝缘膜315可以位于第一层间绝缘膜150上。第二层间绝缘膜315可以包括绝缘材料，例如氧化硅或氮化硅。
52.另一方面，i/o焊盘205和305可以位于外部焊盘接合区域pa中。覆盖第一衬底100的下表面的下绝缘膜201可以形成在第一衬底100下方。第一i/o焊盘205可以形成在下绝缘膜201上。第一i/o焊盘205可以通过第一i/o接触插塞203与位于外围电路区域peri中的多个电路元件220a和220b中的至少一个连接。第一i/o焊盘205可以通过下绝缘膜201与第一衬底100隔开。此外，侧绝缘膜可以位于第一i/o接触插塞203和第一衬底100之间。侧绝缘膜可以将第一i/o接触插塞203和第一衬底100电隔开。
53.覆盖第二衬底310的下表面的上绝缘膜301可以形成在第二衬底310的下部，例如，上绝缘膜301可以形成在第二衬底310和第一层间绝缘膜150之间。第二i/o焊盘305可以位于上绝缘膜301上。第二i/o焊盘305可以通过第二i/o接触插塞520与位于外围电路区域peri中的多个电路元件220a和220b中的至少一个连接。
54.根据实施例，第二衬底310、公共源极线320等可以不位于其中设置了第二i/o接触插塞520的区域中。此外，第二i/o焊盘305可以在第三方向z上不与堆叠结构200的字线重叠。第二i/o接触插塞520可以在与第二衬底310的上表面平行的方向上与第二衬底310隔开，例如，第二i/o接触插塞520在第二方向x上可以与第二衬底310间隔开。第二i/o接触插塞520的上表面可以与第三金属层524电连接。第二i/o接触插塞520可以位于单元区域cell的第二层间绝缘膜315中。第二i/o接触插塞520可以通过第三金属层524与第二i/o焊盘305电连接。
55.最上面金属层的金属图案作为虚设图案存在于单元区域cell和外围电路区域peri中的每一个中包括的外部焊盘接合区域pa和位线接合区域blba中的每一个中，或者最上面金属层可以被清空。
56.形状与外围电路区域peri的下金属图案272d的形状相同的上金属图案372d可以形成在单元区域cell的最上面金属层上。上金属图案372d可以与位线接合区域blba中的在外围电路区域peri的最上面金属层上形成的下金属图案272d相对应。在单元区域cell的最上面金属层中形成的上金属图案372d上可以不形成接触部。
57.参考图3，虚设导电结构530可以位于字线接合区域wlba中，例如，位于第二衬底310的没有设置单元接触插塞340的区域中。例如，术语“虚设”指具有与其他组件相同或相似的结构和形状的配置，实际上在半导体存储器器件内部不起作用。也就是说，电信号不被施加到虚设导电结构530，即虚设导电结构530的顶部被绝缘层覆盖并且不与其他组件电连接(例如，不执行特定电功能)。
58.虚设导电结构530可以位于(例如，穿过)第二层间绝缘膜315和堆叠结构200中。虚设导电结构530可以沿着第三方向z延伸到第二衬底310。虚设导电结构530可以包括虚设间隔物531和虚设导电芯图案532。
59.虚设间隔物531可以沿着第三方向z延伸。虚设间隔物531可以沿着虚设导电芯图案532的侧表面延伸。虚设间隔物531可以包括例如绝缘材料。虚设间隔物531可以包括与第一间隔物511和第二间隔物521中的至少一个相同的绝缘材料。
60.虚设导电芯图案532可以沿着虚设间隔物531的内侧表面放置。虚设导电芯图案532可以填充虚设间隔物531的内部。虚设导电芯图案532可以由导电材料(例如，金属、金属化合物或多晶硅)形成。
61.基于第二衬底310的上表面，虚设导电结构530的上表面的高度和板接触插塞510的上表面的高度可以彼此不同。即，如图3所示，沿第三方向从虚设导电结构530的上表面到第二衬底310的上表面的距离可以不同于从板接触插塞510的上表面到第二衬底310的上表面的距离。
62.详细地，虚设导电结构530的高度可以是基于例如从第二衬底310的上表面测量(或相对于第二衬底310的上表面)的第一高度h1。板接触插塞510的高度可以是基于例如从第二衬底310的上表面测量的第二高度h2。连接接触插塞540的高度可以是基于例如从第二衬底310的上表面测量的第三高度h3。
63.第一高度h1可以不同于第二高度h2和第三高度h3。详细地，第一高度h1可以大于第二高度h2和第三高度h3中的每一个。在根据一些实施例的半导体存储器器件中，板接触插塞510具有不同于第一高度h1的第二高度h2，并且可以包括第一导电芯图案512和沿着第一导电芯图案512的侧表面延伸的第一间隔物511。
64.参考图4和图5，根据一些实施例的半导体存储器器件可以具有芯片到芯片(c2c)结构。c2c结构是指其中包括单元区域cell的上芯片制造在第一晶片上、而包括外围电路区域peri的下芯片制造在不同于第一晶片的第二晶片上、然后上芯片和下芯片例如经由接合方式彼此连接的结构。作为示例，接合方式可以指将上芯片的最上层金属层上的接合金属与下芯片的最上层金属层上的接合金属彼此电连接。例如，当接合金属由铜(cu)形成时，接合方式可以是cu到cu接合方式，并且接合金属也可以由铝或钨形成。
65.如图4和图5所示，在根据一些实施例的半导体存储器器件中，堆叠结构200可以位于第一衬底100和第二衬底310之间。
66.例如，位线360c可以与位线接合区域blba中的电路元件220b电连接，该电路元件220b在外围电路区域peri中提供页缓冲器。例如，位线360c可以与外围电路区域peri中的上接合金属371c和372c连接，并且上接合金属371c和372c可以连接到与提供页缓冲器的电路元件220b连接的下接合金属271c和272c。
67.在根据一些实施例的半导体存储器器件中，下接合金属271b和272b可以形成在字
线接合区域wlba的第二金属层240b上。在字线接合区域wlba中，外围电路区域peri的下接合金属271b和272b可以通过接合方式与单元区域cell的上接合金属371b和372b电连接。下接合金属271b和272b以及上接合金属371b和372b可以由例如铝、铜、钨等形成。
68.参考图4和图5，在根据一些实施例的半导体存储器器件中，第二i/o接触插塞520可以不包括第二间隔物(图2的521)。例如，第二i/o接触插塞520可以由导电材料(例如，金属、金属化合物或多晶硅)形成。第二i/o接触插塞520可以与上接合金属370a电连接。
69.将参考图2、图6和图7描述根据一些实施例的半导体存储器器件的沟道结构ch。
70.如图2、图6和图7所示，沟道结构ch可以在第三方向z上延伸并且位于堆叠结构200内部。堆叠结构200可以包括多条字线。堆叠结构200可以位于第二衬底310的位线接合区域blba和字线接合区域wlba上。尽管沟道结构ch可以形成为如图2所示的多层堆叠，但是实施例不限于此，例如沟道结构ch可以形成为单个堆叠。
71.沟道结构ch可以与第一金属层350c和第二金属层360c电连接。例如，第一金属层350c可以是位线接触部，而第二金属层360c可以是位线。在一些实施例中，位线360c可以沿着与第二衬底310的上表面平行的一个方向(例如，第二方向y)延伸。在一些实施例中，位线360c可以与在外围电路区域peri中提供页缓冲器的第五电路元件220b电连接。如图6所示，沟道结构ch可以包括芯410、沟道图案420和信息存储膜430。
72.芯410可以形成为填充杯形沟道图案420的内部。芯410可以包括例如绝缘材料，例如氧化硅。
73.沟道图案420可以沿着第三方向z延伸。尽管沟道图案420被示出为杯状，但这仅仅是示例，并且沟道图案420也可以具有各种形状，例如圆柱形、矩形桶形和实心填充物形状。例如，沟道图案420可以包括半导体材料，例如单晶硅、多晶硅、有机半导体物质和碳纳米结构。
74.信息存储膜430可以介于沟道图案420和字线之间。例如，信息存储膜430可以沿着沟道图案420的侧表面延伸。
75.在一些实施例中，信息存储膜430可以由多层膜形成。例如，信息存储膜430可以包括顺序堆叠在沟道图案420上的隧道绝缘层431、电荷存储层432和阻挡层433。隧道绝缘层431可以包括例如氧化硅或介电常数高于氧化硅的介电常数的高介电常数材料(例如氧化铝(al2o3)和氧化铪(hfo2))。电荷存储层432可以包括例如氮化硅。阻挡层433可以包括例如氧化硅或介电常数高于氧化硅的介电常数的高介电常数材料。
76.公共源极线320可以形成为与沟道结构ch的沟道图案420连接。
77.例如，如图6所示，沟道图案420可以贯穿公共源极线320并被掩埋在第二衬底310中。公共源极线320可以贯穿信息存储膜430的一部分并与沟道图案420的侧表面连接，例如，公共源极线320可以与沟道图案420的外侧表面接触。
78.在另一示例中，如图7所示，公共源极线320可以与沟道图案420的下表面连接。例如，公共源极线320可以沿着沟道图案420和信息存储膜430的最下表面延伸并与其直接接触。
79.公共源极线320的至少一部分可以被掩埋在第二衬底310内部。公共源极线320可以例如通过选择性外延生长(seg)工艺从第二衬底310形成。沟道图案420可以贯穿信息存储膜430的一部分并与公共源极线320的上表面连接。
80.图8至图15是用于制造根据一些实施例的半导体存储器器件的方法中的各阶段的截面图。将简化或省略对上述元件和实施例的内容的重复说明。注意，图8至图15中的截面图对应于图3中的截面图。
81.参考图8，外围电路区域peri可以形成在第一衬底100上并被覆盖有第一层间绝缘膜150，并且具有堆叠结构200和沟道结构ch的第二衬底310可以与第一层间绝缘膜150的顶部接合。第二层间绝缘膜315可以被形成以覆盖堆叠结构200和沟道结构ch。接下来，如将在下面更详细地描述，板接触孔510h、第二i/o接触孔520h、多个虚设孔530h和连接接触孔540h可以形成为穿过第二层间绝缘膜315以制造根据一些实施例的半导体存储器器件。
82.穿过第二层间绝缘膜315的板接触孔510h可以形成在外部焊盘接合区域pa上。板接触孔510h可以与第二衬底310连接，例如，板接触孔510h可以延伸穿过第二层间绝缘膜315以暴露第二衬底310的上表面。板接触孔510h可以沿着第三方向z延伸。
83.穿过第二层间绝缘膜315和上绝缘膜301的第二i/o接触孔520h可以形成在外部焊盘接合区域pa上。第二i/o接触孔520h可以沿着第三方向z延伸。第二i/o接触孔520h可以与下金属271a和272a连接，例如，第二i/o接触孔520h可以暴露下金属272a的上表面。
84.穿过第二层间绝缘膜315和上绝缘膜301的连接接触孔540h可以形成在外部焊盘接合区域pa上。连接接触孔540h可以沿着第三方向z延伸。连接接触孔540h可以与下金属275连接，例如，连接接触孔540h可以暴露下金属275的上表面。
85.贯穿第二层间绝缘膜315和堆叠结构200的多个虚设孔530h可以形成在字线接合区域wlba上。虚设孔530h可以沿第三方向z延伸，例如，多个虚设孔530h中的每一个可以暴露第二衬底310的上表面。
86.参考图9，可以(例如，同时)形成第一间隔物511、第二间隔物521、虚设间隔物531、第三间隔物541和间隔物连接膜551。
87.详细地，第一间隔物511可以沿着板接触孔510h的轮廓延伸，例如，第一间隔物511可以沿着板接触孔510h的整个底部和内侧壁连续且共形地延伸。此时，第一间隔物511可以包括未被去除的下表面。
88.第二间隔物521可以沿着第二i/o接触孔520h的轮廓延伸，例如，第二间隔物521可以沿着第二i/o接触孔520h的整个底部和内侧壁连续且共形地延伸。此时，第二间隔物521可以包括未被去除的下表面。
89.虚设间隔物531可以沿着多个虚设孔530h的轮廓延伸，例如，每个虚设间隔物531可以沿着虚设孔530h中相应的一个虚设孔的整个底部和内侧壁连续且共形地延伸。此时，虚设间隔物531可以包括未被去除的下表面。
90.第三间隔物541可以沿着连接接触孔540h的轮廓延伸，例如，第三间隔物541可以沿着连接接触孔540h的整个底部和内侧壁连续且共形地延伸。此时，第三间隔物541可以包括未被去除的下表面。
91.间隔物连接膜551可以形成在第二层间绝缘膜315上。间隔物连接膜551可以与第一间隔物511、第二间隔物521、虚设间隔物531和第三间隔物541连接。第一间隔物511、第二间隔物521、虚设间隔物531、第三间隔物541和间隔物连接膜551可以同时一体地形成。
92.参考图10，可以形成用于暴露外部焊盘接合区域pa的掩模层600。掩模层600可以包括第一掩模层610和第二掩模层620。
93.第一掩模层610可以形成在间隔物连接膜551上。第一掩模层610可以(例如，连续地)位于位线接合区域blba、字线接合区域wlba和外部焊盘接合区域pa之上。第一掩模层610可以阻挡板接触孔510h、第二i/o接触孔520h、虚设孔530h和连接接触孔540h的入口(例如，开口)。第一掩模层610可以是例如非晶碳层。第一掩膜层610可以不进入板接触孔510h、第二i/o接触孔520h、虚设孔530h和连接接触孔540h，例如，第一掩膜层610可以具有平行于第二衬底310的板形以仅覆盖板接触孔510h、第二i/o接触孔520h、虚设孔530h和连接接触孔540h的开口的顶部而不延伸到其中。
94.第二掩模层620可以形成在第一掩模层610上。第二掩模层620可以例如仅位于位线接合区域blba和字线接合区域wlba之上。因此，第二掩模层620可以暴露第一掩模层610的在外部焊盘接合区域pa上的一部分。
95.如图10进一步所示，可以执行用于蚀刻由第二掩模层620暴露的第一掩模层610的初级蚀刻工艺(s10)。作为结果，第二掩模层620和第一掩模层610的在外部焊盘接合区域pa上的一部分可以通过初级蚀刻工艺(s10)去除。
96.因此，参考图11，第二掩膜层620和第一掩膜层610的在外部焊盘接合区域pa上的一部分可以被完全去除，而第一掩膜层610的在位线接合区域blba和字线接合区域wlba上的一部分可以保留以在位线接合区域blba和字线接合区域wlba之上形成部分去除后的第一掩模层610_1。部分去除后的第一掩模层610_1可以暴露位于外部焊盘接合区域pa上的板接触孔510h、第二i/o接触孔520h和连接接触孔540h。即，第一间隔物511的下表面、第二间隔物521的下表面和第三间隔物541的下表面可以被部分去除后的第一掩模层610_1暴露。
97.接下来，可以执行用于蚀刻被暴露的外部焊盘接合区域pa的二次蚀刻工艺(s20)，该被暴露的外部焊盘接合区域pa由部分去除后的第一掩模层610_1暴露。即，板接触孔510h的第一隔离物511的下表面、第二i/o接触孔520h的第二隔离物521的下表面和连接接触孔540h的第三隔离物541的下表面可以通过二次蚀刻工艺(s20)去除以暴露第二衬底310、下金属272a和下金属275的相应部分。
98.因此，参考图12，板接触孔510h可以与第二衬底310连接。第二i/o接触孔520h可以与下金属271a和272a连接。连接接触孔540h可以与下金属275连接。
99.进一步地，外部焊盘接合区域pa上的第一间隔物511的一部分、第二间隔物521的一部分、第三间隔物541的一部分、间隔物连接膜551的一部分和第二层间绝缘膜315的一部分可以通过二次蚀刻工艺去除(s20)。因此，板接触孔510h、第二i/o接触孔520h和连接接触孔540h的上表面可以变得低于虚设孔530h的上表面。
100.参考图13，填充板接触孔510h、第二i/o接触孔520h、虚设孔530h和连接接触孔540h中的每一个的内部的第一导电芯图案512、第二导电芯图案522、虚设导电芯图案532和第三导电芯图案542可以分别被形成以定型(finalize)板接触插塞510、第二i/o接触插塞520、虚设导电结构530和连接接触插塞540。
101.第一导电芯图案512、第二导电芯图案522、虚设导电芯图案532和第三导电芯图案542可以通过相同的工艺同时形成。第一导电芯图案512、第二导电芯图案522、虚拟导电芯图案532和第三导电芯图案542可以包括导电材料，例如钨。
102.参考图14，可以去除间隔物连接膜551。例如，可以执行平坦化工艺。平坦化工艺可以包括例如化学机械抛光(cmp)工艺。例如，如图14所示，沟道结构可以形成为多层堆叠。
103.在另一示例中，如图15所示，根据一些实施例的半导体存储器器件的沟道结构ch可以形成为单个堆叠。作为参考，图15是示出了与图14中的阶段相同的阶段的示例中间阶段图。
104.再次参考图2和图3，金属层可以与例如第二i/o接触插塞520连接。接下来，第二层间绝缘膜315可以被形成以覆盖例如虚设导电结构530的整个顶部。
105.图16是根据一些实施例的电子系统的示意性框图。图17是根据一些实施例的电子系统的示意性透视图。图18和图19是沿图17的线i-i的各种示意性截面图。为了便于说明，将仅简要说明或省略上面使用图1至图15说明的内容的重复说明。
106.参考图16，根据一些实施例的电子系统1000可以包括半导体存储器器件1100和与半导体存储器器件1100电连接的控制器1200。电子系统1000可以是包括单个或多个半导体存储器器件1100的存储设备，或者是包括存储设备的电子设备。例如，电子系统1000可以是包括单个或多个半导体存储器器件1100的固态驱动器(ssd)设备、通用串行总线(usb)、计算系统、医疗设备或通信设备。
107.半导体存储器器件1100可以是非易失性存储器器件(例如，nand闪存器件)，并且可以是例如上面使用图1至图5描述的半导体存储器器件。半导体存储器器件1100可以通过与逻辑电路1130电连接的i/o焊盘1101与控制器1200通信。i/o焊盘1101可以通过从第一结构1100f延伸到第二结构1100s的i/o连接布线1135与逻辑电路1130电连接。
108.控制器1200可以包括处理器1210、nand控制器1220和主机接口(i/f)1230。在一些实施例中，电子系统1000可以包括多个半导体存储器器件1100，并且在这种情况下，控制器1200可以控制多个半导体存储器器件1100。
109.处理器1210可以控制包括控制器1200的电子系统1000的整体操作。处理器1210可以根据预定固件操作，并且可以控制nand控制器1220访问半导体存储器器件1100。nand控制器1220可以包括处理与半导体存储器器件1100的通信的nand接口1221。用于控制半导体存储器器件1100的控制命令、要被记录在半导体存储器器件1100的存储器单元晶体管mct中的数据、要从半导体存储器器件1100的存储器单元晶体管mct读取的数据等可以通过nand接口1221传输。主机接口1230可以提供电子系统1000和外部主机之间的通信功能。当通过主机接口1230从外部主机接收控制命令时，处理器1210可以响应于控制命令来控制半导体存储器器件1100。
110.参考图17，根据一些实施例的电子系统2000可以包括主板2001、安装在主板2001上的主控制器2002、一个或多个半导体封装2003和动态随机存取存储器(dram)2004。半导体封装2003和dram 2004可以通过形成在主板2001上的布线图案2005连接到主控制器2002。
111.主板2001可以包括连接器2006，该连接器2006包括耦接到外部主机的多个引脚。在连接器2006中，多个引脚的数量和放置可以根据电子系统2000和外部主机之间的通信接口而变化。在一些实施例中，电子系统2000可以根据诸如用于usb的m-phy、pci快速(外围组件互连快速)、sata(串行高级技术附件)和ufs(通用闪存)之类的接口中的任何一种与外部主机通信。在一些实施例中，电子系统2000可以通过由连接器2006从外部主机提供的电力来操作。电子系统2000还可以包括将从外部主机供应的电力分配到主控制器2002和半导体封装2003中的pmic(电力管理集成电路)。
112.主控制器2002可以在半导体封装2003中记录数据或从半导体封装2003读取数据，并且可以提高电子系统2000的操作速度。
113.dram 2004可以是用于缓解作为数据存储空间的半导体封装2003与外部主机之间的速度差异的缓冲存储器。电子系统2000中包括的dram 2004也可以用作一种高速缓存存储器，并且还可以在半导体封装2003的控制操作下提供用于临时存储数据的空间。当dram2004被包括在电子系统2000中时，除了用于控制半导体封装2003的nand控制器之外，主控制器2002还可以包括用于控制dram 2004的dram控制器。
114.半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b可以各自是包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b可以各自包括封装衬底2100、封装衬底2100上的半导体芯片2200、位于每个半导体芯片2200的下表面上的粘合层2300、用于将半导体芯片2200和封装衬底2100电连接的连接结构2400、以及覆盖封装衬底2100上的半导体芯片2200和连接结构2400的模塑层2500。
115.封装衬底2100可以是包括封装上焊盘2130的印刷电路板。每个半导体芯片2200可以包括i/o焊盘2210。i/o焊盘2210可以对应于图16的i/o焊盘1101。每个半导体芯片2200可以包括存储器块3210和沟道结构3220。存储器块3210可以对应于图2的存储器块，而沟道结构3220可以对应于图2的沟道结构ch。每个半导体芯片2200可以包括上面使用图1至图5说明的半导体存储器器件。
116.在一些实施例中，连接结构2400可以是与i/o焊盘2210和封装上焊盘2130电连接的接合线。因此，在第一半导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200可以通过接合线类型彼此电连接，并且可以与封装衬底2100的封装上焊盘2130电连接。在一些实施例中，在第一导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200也可以通过包括硅通孔(tsv)的连接结构(而不是通过接合线类型连接结构240)彼此电连接。
117.在一些实施例中，主控制器2002和半导体芯片2200也可以被包括在单个封装中。在一些实施例中，主控制器2002和半导体芯片2200安装在与主板2001不同的单独的中介层板上，并且主控制器2002和半导体芯片2200也可以通过形成在中介层板上的布线彼此连接。
118.参考图18，在半导体封装2003中，封装衬底2100可以是印刷电路板。封装衬底2100可以包括封装衬底主体部分2120、位于封装衬底主体部分2120的顶面上的上封装焊盘(图17的2130)、位于封装衬底主体部分2120的下表面上或通过下表面暴露的下焊盘2125、以及在封装衬底主体部分2120内的将封装上焊盘2130与下焊盘2125电连接的内部布线2135。封装上焊盘2130可以与连接结构2400电连接。如图17和图18所示，下焊盘2125可以通过导电连接2800连接到电子系统2000的主板2001的布线图案2005。
119.每一个半导体芯片2200可以包括半导体衬底3010以及顺序堆叠在半导体衬底3010上的第一结构3100和第二结构3200。半导体衬底3010可以对应于图2的第一衬底100。第一结构3100可以对应于图2的外围电路区域peri，而第二结构3200可以对应于图2的单元区域cell。
120.例如，第二结构3200可以包括第二衬底310、多条字线、沟道结构ch和多个单元接
触插塞340(例如，也在图2中被示出)。每个半导体芯片2200还可以包括与第一结构3100电连接的i/o焊盘(图17的2210)。
121.参考图19，在半导体封装2003a中，每个半导体芯片2200可以包括通过晶片接合类型接合的第一结构3100和第二结构3200。例如，第一结构3100可以对应于图2的外围电路区域peri，而第二结构3200可以对应于图2的单元区域cell。
122.图18和图19的半导体芯片2200可以通过接合线类型连接结构(图17的2400)彼此电连接。然而，在一些实施例中，单个半导体封装中的半导体芯片(例如，图18和图19的半导体芯片2200)可以通过包括硅通孔tsv的连接结构彼此电连接。
123.通过总结和回顾，本公开的各方面提供了一种具有简化制造工艺的半导体存储器器件。本公开的各方面还提供了具有简化制造工艺的电子系统。即，根据实施例，半导体器件包括穿过堆叠字线的虚设导电结构，使得虚设导电结构的上表面相对于衬底的上表面的高度高于板接触插塞的上表面相对于衬底的上表面的高度。
124.本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅用于且应被解释为一般的描述性意义，而不是为了限制的目的。在一些情况下，如提交本技术的本领域普通技术人员应认识到，除非另有明确说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与其他实施例描述的特征、特性和/或元件相结合使用。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本发明的精神和范围的前提下，可以进行形式和细节上的各种改变。