用于射频领域的SiCJFET器件以及射频器件的制作方法

用于射频领域的sic jfet器件以及射频器件
技术领域
1.本技术涉及半导体领域，具体而言，涉及一种用于射频领域的sic jfet器件以及射频器件。


背景技术：

2.现阶段，sic jfet(junction field-effect transistor，结型场效应晶体管)为垂直结构器件，多用于开关电源电路。为了满足开关电源电路高压、大电流的应用需求，芯片采用顶层大面积金属层设计，在芯片上表面形成源极(s)引线区。利用上述源极版图设计方案，器件可有效提升通流能力。随着芯片上表面引线区面积的增加，器件引线具有更高的灵活度，能够扩展引线线径对于器件通流能力的限制边界，使得器件具备大电流工作能力。
3.现有的sic jfet技术主要用于开关电路，对于栅极及源极引线的均流、寄生电感分布考虑不足，不能满足射频应用需求。
4.在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。


技术实现要素：

5.本技术的主要目的在于提供一种用于射频领域的sic jfet器件以及射频器件，以解决现有技术中sic jfet栅极与源极引线的均流效果较差的问题。
6.为了实现所述目的，根据本技术的一个方面，提供了一种用于射频领域的sic jfet器件，包括衬底、栅极线以及源极线，其中，所述衬底包括源区；所述栅极线位于所述衬底的表面上，所述栅极线包括第一总线以及多个间隔设置的第一干线，所述第一干线与所述第一总线直接连接，或者一个所述第一干线通过其他的至少一个所述第一干线与所述第一总线连接；所述源极线位于所述衬底的表面上，且所述源极线与所述源区对应接触，所述源极线包括第二总线以及多个间隔设置的第二干线，所述第二干线与所述第二总线直接连接，或者一个所述第二干线通过其他的至少一个所述第二干线与所述第二总线连接，所述栅极线与所述源极线不连接，所述第一干线与所述第二干线交替设置。
7.可选地，所述第一总线以及所述第二总线沿第一方向延伸，各所述第一干线的一端分别与所述第一总线连接，所述第二总线位于各所述第一干线的远离所述第一总线的一侧，各所述第二干线的一端分别与所述第二总线连接，各所述第一干线以及各所述第二干线沿所述第一方向排列，所述第一方向垂直于所述衬底的厚度方向。
8.可选地，所述第一总线以及所述第二总线沿第一方向延伸，各所述第一干线中，部分为第一子干线，其他的为第二子干线，各所述第一子干线以及各所述第二子干线交叉设置，各所述第二子干线至少分别与一个所述第一子干线连接，各所述第一子干线的一端分别与所述第一总线连接，所述第二总线位于各所述第一子干线的远离所述第一总线的一侧，各所述第二干线的一端分别与所述第二总线连接，各所述第一子干线以及各所述第二
干线沿所述第一方向排列，且所述第一子干线与所述第二干线交替设置，所述第一方向垂直于所述衬底的厚度方向。
9.可选地，所述第一总线以及所述第二总线沿第一方向延伸，各所述第二干线中，部分为第三子干线，其他的为第四子干线，各所述第三子干线以及各所述第四子干线交叉设置，各所述第四子干线至少分别与一个所述第三子干线连接，各所述第三子干线的一端分别与所述第二总线连接，所述第一总线位于各所述第三子干线的远离所述第二总线的一侧，各所述第一干线的一端分别与所述第一总线连接，各所述第三子干线以及各所述第一干线沿所述第一方向排列，且所述第三子干线与所述第一干线交替设置，所述第一方向垂直于所述衬底的厚度方向。
10.可选地，所述第一总线以及所述第二总线沿第一方向延伸，各所述第一干线中，部分为第一子干线，其他的为第二子干线，各所述第一子干线以及各所述第二子干线交叉设置，各所述第二子干线至少分别与一个所述第一子干线连接，各所述第一子干线的一端分别与所述第一总线连接；所述第二总线位于各所述第一子干线的远离所述第一总线的一侧，各所述第二干线中，部分为第三子干线，其他的为第四子干线，各所述第三子干线以及各所述第四子干线交叉设置，各所述第四子干线至少分别与一个所述第三子干线连接，各所述第三子干线的一端分别与所述第二总线连接，各所述第一子干线以及各所述第三子干线沿所述第一方向排列，且所述第一子干线与所述第三子干线交替设置，各所述第二子干线以及各所述第四子干线沿第二方向排列，且所述第二子干线与所述第四子干线交替设置，所述第一方向以及所述第二方向分别垂直于所述衬底的厚度方向，且所述第一方向垂直于所述第二方向。
11.可选地，所述sic jfet器件还包括栅极引线区以及源极引线区，其中，所述栅极引线区位于所述第一总线的远离所述衬底的部分表面上；所述源极引线区位于所述第二总线的远离所述衬底的部分表面上。
12.可选地，所述栅极线的材料以及所述源极线的材料分别包括金属。
13.根据本技术的另一方面，提供了一种射频器件，包括所述的sic jfet器件。
14.应用本技术的技术方案，所述的用于射频领域的sic jfet器件，包括衬底、栅极线以及源极线，所述栅极线以及所述源极线均位于所述衬底的表面上，所述栅极线与所述源极线不连接，其中，所述源极线与所述衬底中的源区对应接触；所述栅极线包括第一总线以及多个间隔设置的第一干线，所述第一干线与所述第一总线直接连接，或者一个所述第一干线通过至少一个其他的所述第一干线与所述第一总线连接；所述源极线与所述源区对应接触，所述源极线包括第二总线以及多个间隔设置的第二干线，所述第二干线与所述第二总线直接连接，或者一个所述第二干线通过至少一个其他的所述第二干线与所述第二总线连接，且所述第一干线与所述第二干线交替设置。相比现有技术中sic jfet栅极与源极引线的均流效果较差的问题，所述sic jfet器件中，栅极线包括多个间隔设置的第一干线，源极线包括多个间隔设置的第二干线，且第一干线与第二干线交替设置，保证了所述器件的所述栅极线以及所述源极线的一致性以及对称性较好，进而保证了均流效果较好以及寄生电感一致性效果较好。
附图说明
15.构成本技术的一部分的说明书附图用来提供对本技术的进一步理解，本技术的示意性实施例及其说明用于解释本技术，并不构成对本技术的不当限定。在附图中：
16.图1示出了一种根据本技术的实施例的sic jfet器件的俯视示意图；
17.图2示出了一种根据本技术的实施例的sic jfet器件的结构示意图；
18.图3示出了另一种根据本技术的实施例的sic jfet器件的俯视示意图；
19.图4示出了再一种根据本技术的实施例的sic jfet器件的俯视示意图；
20.图5示出了又一种根据本技术的实施例的sic jfet器件的俯视示意图。
21.其中，上述附图包括以下附图标记：
22.10、衬底；20、栅极线；30、源极线；40、栅极引线区；50、源极引线区；101、源区；201、第一总线；202、第一干线；203、第一子干线；204、第二子干线；301、第二总线；302、第二干线；303、第三子干线；304、第四子干线。
具体实施方式
23.应该指出，以下详细说明都是例示性的，旨在对本技术提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本技术所属技术领域的普通技术人员通常理解的相同含义。
24.需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本技术的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
25.应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
26.正如背景技术所介绍的，现有技术中sic jfet栅极与源极引线的均流效果较差的问题，为了解决如上问题，本技术提出了一种用于射频领域的sic jfet器件以及射频器件。
27.根据本技术的一种典型的实施例，提供了一种用于射频领域的sic jfet器件，如图1以及图2所示，上述sic jfet器件包括衬底10、栅极线20以及源极线30，其中，上述衬底10包括源区101；上述栅极线20位于上述衬底10的表面上，上述栅极线20包括第一总线201以及多个间隔设置的第一干线202，上述第一干线202与上述第一总线201直接连接，或者一个上述第一干线202通过其他的至少一个上述第一干线202与上述第一总线201连接；上述源极线30位于上述衬底10的表面上，且上述源极线30与上述源区101对应接触，上述源极线30包括第二总线301以及多个间隔设置的第二干线302，上述第二干线302与上述第二总线301直接连接，或者一个上述第二干线302通过其他的至少一个上述第二干线302与上述第二总线301连接，上述栅极线20与上述源极线30不连接，上述第一干线202与上述第二干线302交替设置。
28.上述的用于射频领域的sic jfet器件，包括衬底、栅极线以及源极线，上述栅极线以及上述源极线均位于上述衬底的表面上，上述栅极线与上述源极线不连接，其中，上述源
极线与上述衬底中的源区对应接触；上述栅极线包括第一总线以及多个间隔设置的第一干线，上述第一干线与上述第一总线直接连接，或者一个上述第一干线通过至少一个其他的上述第一干线与上述第一总线连接；上述源极线与上述源区对应接触，上述源极线包括第二总线以及多个间隔设置的第二干线，上述第二干线与上述第二总线直接连接，或者一个上述第二干线通过至少一个其他的上述第二干线与上述第二总线连接，且上述第一干线与上述第二干线交替设置。相比现有技术中sic jfet栅极与源极引线的均流效果较差的问题，上述sic jfet器件中，栅极线包括多个间隔设置的第一干线，源极线包括多个间隔设置的第二干线，且第一干线与第二干线交替设置，保证了上述器件的上述栅极线以及上述源极线的一致性以及对称性较好，进而保证了均流效果较好以及寄生电感一致性效果较好。
29.根据本技术的一种具体实施例，如图1所示，上述第一总线201以及上述第二总线301沿第一方向延伸，各上述第一干线202的一端分别与上述第一总线201连接，上述第二总线301位于各上述第一干线202的远离上述第一总线201的一侧，各上述第二干线302的一端分别与上述第二总线301连接，各上述第一干线202以及各上述第二干线302沿上述第一方向排列，上述第一方向垂直于上述衬底的厚度方向。上述第一干线与上述第二干线交替设置，进一步保证了上述器件的上述栅极线以及上述源极线的均流效果较好。
30.一种具体的实施例中，为配合上述器件结构，如图2所示，上述器件的源区101对上述第二干线302一一对应地接触，上述源区101与上述第一干线也呈现交错排布的模式，其中，图1为图2结构的俯视示意图。
31.为了进一步保证上述栅极线的引流效果较好，根据本技术的另一种具体实施例，如图3所示，上述第一总线201以及上述第二总线301沿第一方向延伸，各上述第一干线202中，部分为第一子干线203，其他的为第二子干线204，各上述第一子干线203以及各上述第二子干线204交叉设置，各上述第二子干线204至少分别与一个上述第一子干线203连接，即上述第二子干线204可以与一个上述第一子干线203连接，也可以与多个上述第一子干线203连接，各上述第一子干线203的一端分别与上述第一总线201连接，上述第二总线301位于各上述第一子干线203的远离上述第一总线201的一侧，各上述第二干线302的一端分别与上述第二总线301连接，各上述第一子干线203以及各上述第二干线302沿上述第一方向排列，且上述第一子干线203与上述第二干线302交替设置，上述第一方向垂直于上述衬底的厚度方向。通过交叉设置的第一子干线以及上述第二子干线，保证了上述第一干线分布更加均匀，进一步保证了上述栅极引线的引流效果较好。
32.为了进一步保证上述源极线的引流效果较好，根据本技术的又一种具体实施例，如图4所示，上述第一总线201以及上述第二总线301沿第一方向延伸，各上述第二干线302中，部分为第三子干线303，其他的为第四子干线304，各上述第三子干线303以及各上述第四子干线304交叉设置，各上述第四子干线304至少分别与一个上述第三子干线303连接，即上述第四子干线304可以与一个上述第三子干线303连接，也可以图4所示的与多个上述第三子干线303连接，各上述第三子干线303的一端分别与上述第二总线301连接，上述第一总线201位于各上述第三子干线303的远离上述第二总线的一侧，各上述第一干线的一端分别与上述第一总线201连接，各上述第三子干线303以及各上述第一干线202沿上述第一方向排列，且上述第三子干线303与上述第一干线202交替设置，上述第一方向垂直于上述衬底10的厚度方向。通过交叉设置的第三子干线以及上述第四子干线，保证了上述第二干线分
布更加均匀，进一步保证了上述源极引线的引流效果较好。
33.为了进一步保证上述源极线以及上述栅极线的引流效果均较好，根据本技术的一种具体实施例，如图5所示，上述第一总线201以及上述第二总线301沿第一方向延伸，各上述第一干线202中，部分为第一子干线203，其他的为第二子干线204，各上述第一子干线203以及各上述第二子干线204交叉设置，各上述第二子干线204至少分别与一个上述第一子干线203连接，各上述第一子干线203的一端分别与上述第一总线201连接；上述第二总线301位于各上述第一子干线203的远离上述第一总线201的一侧，各上述第二干线302中，部分为第二子干线204，其他的为第四子干线304，各上述第二子干线204以及各上述第四子干线304交叉设置，各上述第四子干线304至少分别与一个上述第二子干线204连接，各上述第二子干线204的一端分别与上述第二总线301连接，各上述第一子干线203以及各上述第二子干线204沿上述第一方向排列，且上述第一子干线203与上述第二子干线204交替设置，各上述第二子干线204以及各上述第四子干线304沿第二方向排列，且上述第二子干线204与上述第四子干线304交替设置，上述第一方向以及上述第二方向分别垂直于上述衬底10的厚度方向，且上述第一方向垂直于上述第二方向。上述第一干线包括相互垂直的上述第一子干线以及上述第二子干线，上述第二干线包括相互垂直的上述第三子干线以及上述第四子干线，且上述第一子干线与上述第三子干线交替设置，上述第二子干线与上述第四子干线交替设置，保证了上述栅极线以及上述源极线分布更加均匀，进一步保证了上述器件的上述栅极线以及上述源极线的均流效果较好。
34.根据本技术的一种具体实施例，如图1、图3至图5上述sic jfet器件还包括栅极引线区40以及源极引线区50，其中，上述栅极引线区40位于上述第一总线201的远离上述衬底10的部分表面上；上述源极引线区50位于上述第二总线301的远离上述衬底10的部分表面上。上述栅极引线区以及上述源极引线区分布两端，两端的大面积引线区能够有效保证上述器件满足多根、对称型引线方式，为后续芯片封装奠定低电感引线基础，保证了寄生电感的一致性。
35.根据本技术的另一种具体实施例，上述栅极线的材料以及上述源极线的材料分别包括金属。
36.根据本发明实施例的另一方面，还提供了一种射频器件，包括上述的sic jfet器件。
37.上述的射频器件，包括上述的sic jfet器件。相比现有技术中sic jfet栅极与源极引线的均流效果较差的问题，上述sic jfet器件中，栅极线包括多个间隔设置的第一干线，源极线包括多个间隔设置的第二干线，且第一干线与第二干线交替设置，保证了上述器件的上述栅极线以及上述源极线的一致性以及对称性较好，进而保证了均流效果较好以及寄生电感一致性效果较好，进而保证了射频器件能满足射频电路的频率特性要求。
38.在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
39.从以上的描述中，可以看出，本技术上述的实施例实现了如下技术效果：
40.1)、本技术上述的用于射频领域的sic jfet器件，包括衬底、栅极线以及源极线，上述栅极线以及上述源极线均位于上述衬底的表面上，上述栅极线与上述源极线不连接，其中，上述源极线与上述衬底中的源区对应接触；上述栅极线包括第一总线以及多个间隔
设置的第一干线，上述第一干线与上述第一总线直接连接，或者一个上述第一干线通过至少一个其他的上述第一干线与上述第一总线连接；上述源极线与上述源区对应接触，上述源极线包括第二总线以及多个间隔设置的第二干线，上述第二干线与上述第二总线直接连接，或者一个上述第二干线通过至少一个其他的上述第二干线与上述第二总线连接，且上述第一干线与上述第二干线交替设置。相比现有技术中sic jfet栅极与源极引线的均流效果较差的问题，上述sic jfet器件中，栅极线包括多个间隔设置的第一干线，源极线包括多个间隔设置的第二干线，且第一干线与第二干线交替设置，保证了上述器件的上述栅极线以及上述源极线的一致性以及对称性较好，进而保证了均流效果较好以及寄生电感一致性效果较好。
41.2)、本技术上述的射频器件，包括上述的sic jfet器件。相比现有技术中sic jfet栅极与源极引线的均流效果较差的问题，上述sic jfet器件中，栅极线包括多个间隔设置的第一干线，源极线包括多个间隔设置的第二干线，且第一干线与第二干线交替设置，保证了上述器件的上述栅极线以及上述源极线的一致性以及对称性较好，进而保证了均流效果较好以及寄生电感一致性效果较好，进而保证了射频器件能满足射频电路的频率特性要求。
42.以上所述仅为本技术的优选实施例而已，并不用于限制本技术，对于本领域的技术人员来说，本技术可以有各种更改和变化。凡在本技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。