CMOS图像传感器及制造方法与流程

cmos图像传感器及制造方法
技术领域
1.本发明涉及集成电路领域，特别涉及一种cmos图像传感器及制造方法。


背景技术：

2.cmos图像传感器(cis)由于其制造工艺和现有的标准cmos制造工艺兼容，同时其性能上比原有的电荷耦合器件ccd相比有很多优点。cmos图像传感器可以将数模运算、控制电路和像素单元集成在一起，简化了硬件设计，同时也降低了系统的功耗，还能实时处理图像信息，速度比ccd图像传感器快。
3.但与ccd图像传感器相比，cmos图像传感器一直存在较大暗电流(dark current，dc)的问题，暗电流将引起cmos图像传感器的噪音大、灵敏度低等问题，严重影响成像质量。其中，如图1提供的现有cmos图像传感器像素单元的结构示意图所示，由于晶体管区域20’的晶体管(例如nmos晶体管)的第一p型接触区22’(例如nmos晶体管的体端)与第一金属焊盘23’并非完美的欧姆接触，使得第一金属焊盘23’通过第一p型接触区22’向衬底10’发射少子(电子)，少子进而扩散到邻近的光电二极管40’的n区，从而形成光电二极管40’的暗电流。另外，环绕光电二极管40’设置的隔离区域30’中设置的第二p型接触区32’也同样存在类似问题。


技术实现要素：

4.本发明的目的在于提供一种cmos图像传感器及制造方法，以降低cmos图像传感器像素单元的暗电流。
5.为解决上述技术问题，本发明提供了一种cmos图像传感器，包括：衬底，所述衬底具有p型外延层；形成于所述p型外延层中的光电二极管；形成于所述p型外延层中的第一p型接触区、形成于所述第一p型接触区下方的p型外延层中的第一p型掺杂区以及形成于所述第一p型接触区上方的第一金属焊盘，所述第一p型接触区位于所述光电二极管的一侧，通过所述第一p型掺杂区与所述p型外延层在所述第一金属焊盘与所述光电二极管之间形成电子势阱。
6.可选的，所述cmos图像传感器还包括形成于所述p型外延层中的第二p型接触区、形成于所述第二p型接触区下方的p型外延层中的第二p型掺杂区以及形成于所述第二p型接触区上方的第二金属焊盘，所述第二p型接触区位于所述光电二极管的另一侧，通过所述第二p型掺杂区与所述p型外延层在所述第二金属焊盘与所述光电二极管之间形成电子势阱。
7.可选的，所述cmos图像传感器还包括浅沟槽隔离结构和p型隔离层，所述浅沟槽隔离结构环绕所述光电二极管，所述p型隔离层设于所述浅沟槽隔离结构的下方，所述第二p型掺杂区位于环绕所述光电二极管的浅沟槽隔离结构的外侧的p型外延层中。
8.可选的，所述第一p型掺杂区及所述第二p型掺杂区的掺杂浓度为6
×
10
17
/cm3～5
×
10
18
/cm3。
9.可选的，所述cmos图像传感器还包括形成于所述p型外延层中的p型阱区、形成于所述p型阱区中的n型重掺杂区以及所述n型重掺杂区上方的第三金属焊盘，所述n型重掺杂区作为所述cmos图像传感器的重置晶体管的源端或所述cmos图像传感器的传送晶体管的漏端。
10.可选的，所述cmos图像传感器还包括重置晶体管，所述cmos图像传感器还包括重置晶体管，所述第一p型接触区位于所述重置晶体管的漏端的一侧的p型外延层中。
11.可选的，所述第一p型接触区与所述重置晶体管的漏端的距离小于或等于0.5微米。
12.可选的，所述cmos图像传感器为背照式cmos图像传感器。
13.基于本发明的另一方面，本发明还提供一种cmos图像传感器的制造方法，包括：提供一衬底，所述衬底具有p型外延层；在所述p型外延层中形成光电二极管、第一p型接触区以及第一p型掺杂区，在所述第一p型接触区上方形成第一金属焊盘，所述第一p型接触区位于所述光电二极管的一侧，通过所述第一p型掺杂区与所述p型外延层在所述第一金属焊盘与所述光电二极管之间形成电子势阱。
14.可选的，在所述p型外延层中形成第二p型接触区以及第二p型掺杂区，所述第二p型接触区位于所述第二p型掺杂区的上方，并在所述第二p型接触区的上方形成第二金属焊盘；其中，所述第一p型接触区和所述第二p型接触区同时形成，所述第一p型掺杂区和所述第二p型掺杂区同时形成，通过所述第二p型掺杂区与所述p型外延层在所述第二金属焊盘与所述光电二极管之间形成电子势阱。
15.综上所述，本发明提供的cmos图像传感器及制造方法具有以下有益效果：通过在第一p型接触区下的p型外延层中形成第一p型掺杂区，使第一p型掺杂区作为第一p型接触区与光电二极管之间的势垒，阻止第一金属焊盘发射的电子流向光电二极管，并且还利用第一p型掺杂区与p型外延层在第一金属焊盘与光电二极管之间形成电子势阱，利用电子势阱储存从第一金属焊盘发射的电子，从而以降低cmos图像传感器像素单元的暗电流，提高成像质量。
附图说明
16.本领域的普通技术人员应当理解，提供的附图用于更好地理解本发明，而不对本发明的范围构成任何限定。其中：
17.图1是现有的cmos图像传感器的示意图；
18.图2是本技术实施例提供的cmos图像传感器的示意图；
19.图3是本技术实施例提供的cmos图像传感器的等效电路图；
20.图4是本技术实施例提供的cmos图像传感器的俯视示意图；
21.图5是本技术实施例提供的cmos图像传感器的制造方法的流程图；
22.图6a～图6g为本实施提供的cmos图像传感器的制造方法的相应步骤对应的结构示意图。
23.图1中：
24.10
’‑
衬底；20
’‑
晶体管区域；11
’‑
浅沟槽隔离；22
’‑
第一p型接触区；23
’‑
第一金属焊盘；30
’‑
隔离区域；32
’‑
第二p型接触区；33
’‑
第二金属焊盘；40
’‑
光电二极管。
25.图2至图6g中：
26.10-衬底；11-p型外延层；12-浅沟槽隔离结构；13-n型轻掺杂区；14-p型钳位层；aa-光电二极管区域；bb-隔离区域；cc-晶体管区域；
27.21-第一p型接触区；22-第一p型掺杂区；23-第一金属焊盘；
28.31-第二p型接触区；32-第二p型掺杂区；33-第二金属焊盘；
29.41-n型重掺杂区；42-p型阱区；43-第三金属焊盘；
30.51-p型注入层；52-p型隔离层；53-栅极结构；
31.61-背面介质层；61a-第一介质层；61b-第二介质层；62-正面介质层；
具体实施方式
32.为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
33.如在本发明中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，除非内容另外明确指出外。
34.图2是本技术实施例提供的cmos图像传感器的示意图。
35.如图2所示，本技术实施例提供的cmos图像传感器，包括衬底，衬底具有p型外延层11；形成于p型外延层11中的光电二极管；形成于p型外延层中的第一p型接触区21、形成于第一p型接触区21下方的p型外延层11中的第一p型掺杂区22以及形成于第一p型接触区21上方的第一金属焊盘23，第一p型接触区21位于光电二极管的一侧，通过第一p型掺杂区22与p型外延层11在第一金属焊盘23与光电二极管之间形成电子势阱。
36.其中，衬底可例如为p型衬底，p型外延层11位于p型衬底10的正面，cmos图像传感器的像素单元形成于p型外延层11中及p型外延层11的正面。
37.请继续参照图2，作为一优选实施例，cmos图像传感器可为背照式cmos图像传感器，利用光线从背面入射以提高降低暗电流，即p型外延层11的背面的衬底被去除，并覆盖有背面介质层61，以背面介质层61作为cmos图像传感器的光线入射窗口。背面介质层61包括覆盖p型外延层11的第一介质层61a以及覆盖第一介质层61a的第二介质层61b。其中，第一介质层61a的材质可为氧化硅，第二介质层61b的材质可为高介电常数介质，以利用高介电常数介质自带的负电荷在第一介质层61a及p型外延层11的界面积累空穴，利用空穴填充界面态能级，以减小该界面的暗电流。优选的，第二介质层61b可例如为氧化铪，第一介质层61a可为通过低温工艺(lto)形成的氧化硅层，以进一步减少在上述界面引入的暗电流，低温工艺可例如pecvd工艺。
38.请继续参照图2，cmos图像传感器的像素单元(亦简称像元)包括光电二极管区域aa、晶体管区域cc及隔离区域bb，隔离区域bb环绕光电二极管区域aa用以隔离及屏蔽，晶体
管区域cc位于隔离区域bb相对于光电二极管区域aa的另一侧(跨过隔离区域bb)与光电二极管区域aa电性连接用于驱动及读取光电信号。
39.其中，光电二极管区域aa包括至少一个光电二极管，光电二极管以n型轻掺杂区13为n区，以包围n型轻掺杂区13的p型外延层11为p区。优选的，光电二极管还可包括部分覆盖n型轻掺杂区13的正面的p型钳位层14，且p型钳位层14的掺杂浓度大于n型轻掺杂区13的掺杂浓度，以空穴填充n型轻掺杂区4113表面的界面能级，从而降低暗电流。在一具体实施例中，p型钳位层14的掺杂浓度例如为大于或等于1
×
10
18
/cm3。
40.晶体管区域cc可例如为4t结构(4个晶体管)，包括传送晶体管tg、浮空节点fd、重置晶体管rs、源跟随器晶体管sf及选择晶体管sel。具体的，以晶体管区域cc均为nmos晶体管为例，其连接关系可例如图3所示，传送晶体管tg的源端连接光电二极管的n端(n型轻掺杂区13)，传送晶体管tg的漏端连接浮空节点fd，重置晶体管rs的源端及源跟随器晶体管sf的栅极均连接浮空节点fd，重置晶体管rs的漏端及源跟随器晶体管sf的漏端均连接vdd，选择晶体管sel的漏端连接源跟随器晶体管sf的源端，选择晶体管sel的源端作为晶体管区域cc的输出端及像素单元的输出端。当然，在实际中，晶体管区域cc的晶体管数量及类型并不仅限于此，晶体管区域cc还可为包括更多或更少的晶体管，例如3t结构或5t结构等，而且晶体管区域cc还可包括其他元件用以去耦降噪，例如电容或电阻等。其中，3t结构包括3个晶体管，可例如为重置晶体管rs、源跟随器晶体管sf及选择晶体管sel；5t结构包括5个晶体管，可例如为2个传送晶体管tg、重置晶体管rs、源跟随器晶体管sf及选择晶体管sel。本实施例中并不以晶体管区域cc的具体结构为限制，本领域技术人员在理解本实施例的原理后即可应用于具体的晶体管区域cc(像素单元的驱动电路)。
41.其中，请继续参照图2，晶体管区域cc至少包括一个第一p型接触区21，用于将晶体管区域cc的p型外延层11接地，以实现晶体管的电性隔离，并且还可防止浮空节点fd(悬浮漏极)的输出漂移。第一p型接触区21位于p型外延层11的表面，p型外延层11的正面覆盖有正面介质层62，在正面介质层62中形成有暴露第一p型接触区21的接触孔，并在接触孔中形成第一金属焊盘23，利用第一p型接触区21与第一金属焊23形成的欧姆接触将第一p型接触区21电性引出。
42.特别的，在第一p型接触区21下方的p型外延层11中还形成有第一p型掺杂区22，通过第一p型掺杂区22与p型外延层11在第一金属焊盘23与光电二极管之间形成电子势阱，利用电子势阱储存从第一金属焊盘23发射的电子，防止第一金属焊盘23发射的电子扩散到光电二极管区域aa，形成暗电流，影响成像质量。应理解，在实际中，第一金属焊盘23与第一p型接触区21的接触难以形成完美的欧姆接触，从而导致第一金属焊盘23向第一p型接触区21发射有电子，以致于该些电子扩散到光电二极管区域aa形成暗电流，影响成像质量。
43.进一步的，第一p型掺杂区22的掺杂浓度大于p型外延层11的掺杂浓度，且使第一p型掺杂区22的势垒高度在0.15电子伏特以上，以便有效阻止第一金属焊盘23发射的电子越过该势垒。在一优选实施例中，第一p型掺杂区22的掺杂浓度为6
×
10
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/cm3～小于5
×
10
18
/cm3，第一p型掺杂区22的掺杂浓度的厚度大于0.3微米，且第一p型掺杂区22与第一p型接触区21的间距大于0.1微米，以便位于第一p型掺杂区22与第一p型接触21之间的p型外延层11所形成的电子势阱储存电子。而且，第一p型掺杂区22还可尽量沿宽度方向(横向)延伸至晶体管区域cc两侧的浅沟槽隔离结构12，以提高第二p型掺杂区3222的阻挡效果。其中，浅沟
槽隔离结构12用于定义像素单元的各区域，以浅沟槽隔离结构12的深度为0.3微米为例，第二p型接触区3121的厚度可例如为0.1微米，第一p型掺杂区22的厚度可例如为0.3微米，第一p型掺杂区22可位于浅沟槽隔离结构12的底部。
44.更进一步的，第一p型掺杂区22，即第一p型接触区21或第一金属焊盘23，设置于重置晶体管rs的漏端(vdd)附近，例如第一p型接触21位于重置晶体管rs的漏端的一侧的p型外延层11中，以便于在重置晶体管rs重置时将储存于电子势阱中的电子抽走。优选的，第一p型掺杂区22与重置晶体管rs位于同一有源区，且第一金属焊盘23与重置晶体管rs的漏端的金属焊盘的距离小于或等于0.5微米，以提高重置晶体管rs重置时抽取电子势阱中电子的效果。
45.请继续参照图2，隔离区域bb环绕光电二极管区域aa以实现光电二极管区域aa的隔离及屏蔽，当然，隔离区域bb在晶体管区域cc与光电二极管区域aa的连接处(传送晶体管tg)设有开口以便于电性连接，由于上述开口的存在，在图2中仅示出光电二极管区域aa右侧的隔离区域bb。隔离区域bb可例如包括浅沟槽隔离结构12以及位于浅沟槽隔离结构12下的p型隔离层52，其中，浅沟槽隔离结构12环绕光电二极管区域aa的形状可根据具体需求而设置。实际中，若至少两个像素单元的光电二极管区域aa相邻设置，则隔离区域bb可环绕上述至少两个像素单元的外围，并且在上述至少两个像素单元之间的光电二极管区域aa之间利用p型隔离层52进行隔离。
46.其中，环绕光电二极管区域aa的浅沟槽隔离结构12外侧的p型外延层11中设置有第二p型接触区31，第二p型接触区31用于将光电二极管区域aa的p型外延层11接地并保持零电位，在实现光电二极管区域aa的隔离的同时，还可防止光电二极管的输出漂移及满阱电荷的减少。实际中，第二p型接触区31还可形成于由浅沟槽隔离结构12环绕而成的p型外延层11(有源区)的表面，并在正面介质层62中形成有第二金属焊盘33，利用第二p型接触区31与第二金属焊盘33形成的欧姆接触将第二p型接触区31电性引出。
47.特别的，第二p型接触区31下的p型外延层11中设有第二p型掺杂区32，通过第二p型掺杂区32与p型外延层11在第二金属焊盘33与光电二极管之间形成电子势阱，防止第二金属焊盘33发射的电子扩散到光电二极管区域aa，形成暗电流，影响成像质量。具体的，第二p型掺杂区32可与第一p型掺杂区22同步形成，其具体设置可参考第一p型掺杂区22，在此不做赘述。优选的，隔离区域bb还设置有p型隔离层，p型隔离层从下方包围浅沟槽隔离结构并环绕光电二极管区域aa，以进一步提高隔离效果。其中，浅沟槽隔离结构12的周围还设置有p型注入层51，p型注入层51沿浅沟槽隔离结构12的外壁包围浅沟槽隔离结构12，以使浅沟槽隔离结构12与硅之间的界面态能级被空穴尽量填充，从而降低(抑制)暗电流。较佳的，p型注入层51的掺杂浓度可大于2
×
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/cm3。p型隔离层52位于浅沟槽隔离结构12的下方，并与p型注入层51相接触，以从光电二极管区域aa的侧面进行隔离。应理解，浅沟槽隔离结构12的深度浅于光电二极管区域aa的深度，利用p型隔离层52则可补齐上述深度差异，以实现对光电二极管区域aa较佳的隔离效果。
48.请继续参照图2，晶体管区域cc还包括n型重掺杂区41，以n型重掺杂区41作为传送晶体管的漏端或重置晶体管的源端，即作为浮空节点(悬浮漏极)用于存储收集的光生电子。其中，n型重掺杂区41位于p型外延层11的表面，在正面介质层62中形成有第三金属焊盘43，利用n型重掺杂区41与第三金属焊盘43形成的欧姆接触将传送晶体管的漏端或重置晶
体管的源端引出。n型重掺杂区41之下形成有包围n型重掺杂区41的p型阱区42，p型阱区42的掺杂浓度大于p型外延层11的掺杂浓度。需要特别说明的是，p型阱区42不可延伸至第一p型接触区21及第二p型接触区31之下，以防止降低第一p型掺杂区22或第二p型掺杂区32的势垒高度，从而增加电子势阱中电子逸出的概率。
49.在一个优选实施例中，如图4所示，利用剖面线xx可得到如图2所示的剖视示意图。其中，两个像素单元相邻且对称设置，两个像素单元的光电二极管区域aa共用部分隔离区域bb，第二金属焊盘33设置于上述共用部分的隔离区域bb外，且位于相对远离传送晶体管tg的一端，以便于同时为两个像素单元的光电二极管的p端提供隔离接地，并利用与传送晶体管tg较远的距离降低电子扩散到传送晶体管tg的概率，从而降低暗电流。两个像素单元的两个晶体管区域cc对称设置于两个光电二极管区域aa的两侧，并紧邻隔离区域bb设置以提高像素密度。其中，第一金属焊盘23位于晶体管区域cc的重置晶体管rs的漏端(vdd)附近，以便于重置晶体管rs重置时抽取第一金属焊盘23下的电子势阱中储存的电子，从而降低暗电流。而且，第一金属焊盘23还可位于晶体管区域cc的靠近中间的区域，以利于晶体管区域cc的接地。当然，在晶体管区域cc还可设有其他若干晶体管，例如源跟随器晶体管sf及选择晶体管sel，在图4中未全部示出。
50.图5是本技术实施例提供的cmos图像传感器的制造方法的流程图。
51.如图5所示，本技术实施例还提供的cmos图像传感器的制造方法，包括：
52.s01：提供一衬底10，所述衬底10具有p型外延层11；
53.s02：在所述p型外延层11中形成光电二极管、第一p型接触区21以及第一p型掺杂区22，在所述第一p型接触区21上方形成第一金属焊盘23，所述第一p型接触区21位于所述光电二极管的一侧，通过所述一p型重掺杂区22与所述p型外延层11在所述第一金属焊盘23与所述光电二极管之间形成电子势阱。
54.图6a～图6g为本实施提供的cmos图像传感器的制造方法的相应步骤对应的结构示意图。接下来，将结合图6a～图6g对所述cmos图像传感器的制造方法进行详细说明。
55.首先，请参照图6a，提供一衬底10，衬底10具有p型外延层11，在p型外延层11中形成浅沟槽隔离结构12，并利用浅沟槽隔离结构12定义出光电二极管区域aa、隔离区域bb以及晶体管区域cc。其中，衬底10可为p型衬底。
56.接着，请参照图6b，在光电二极管区域aa形成n型轻掺杂区13作为光电二极管的n区，以及在n型轻掺杂区4113上形成p型钳位层14，并以p型钳位层及p型外延层作为光电二极管的p区，p型钳位层14尽量覆盖n型轻掺杂区13的表面。
57.接着，请参照图6c，在隔离区域bb依次形成p型隔离层52及p型注入层51。p型注入层51沿浅沟槽隔离结构12的外壁包围浅沟槽隔离结构12，p型隔离层52位于浅沟槽隔离结构12下，并与p型注入层51相接触。
58.接着，请参照图6d，在晶体管区域cc形成p型阱区42，并在p型阱区42中形成n型重掺杂区41，以n型重掺杂区41作为传送晶体管的漏端或重置晶体管的源端(悬浮漏端)。
59.接着，请参照图6e，在晶体管区域cc依次形成第一p型掺杂区22和第一p型接触区21，以及在隔离区域bb形成第二p型接触区31。优选的，还可同步在隔离区域bb中形成第二型重掺杂区32。
60.接着，请参照图6f，执行退火工艺及金属化工艺。具体的，金属化工艺包括在p型外
延层11的正面形成第一金属焊盘23、第二金属焊盘33及第三金属焊盘43。
61.接着，请参照图6g，对衬底10执行背面减薄工艺，并于p型外延层11的背面形成背面介质层61。背面介质层61包括第一介质层61a及第二介质层61b。
62.当然，本实施例所举例的cmos图像传感器的制造方法还包括其他相应的工艺步骤，例如晶体管的栅极结构的形成及正面介质层的形成等，但上述步骤的形成采用本领域常用的方法形成，在此不再赘述。
63.综上所述，本发明提供的cmos图像传感器及制造方法具有以下有益效果：通过在第一p型接触区下的p型外延层中形成第一p型掺杂区，使第一p型掺杂区作为第一p型接触区与光电二极管之间的势垒，阻止第一金属焊盘发射的电子流向光电二极管，并且还利用第一p型掺杂区与p型外延层在第一金属焊盘与光电二极管之间形成电子势阱，利用电子势阱储存从第一金属焊盘发射的电子，从而以降低cmos图像传感器像素单元的暗电流，提高成像质量。
64.上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。