一种封装的集成电路芯片的制作方法

1.本技术涉及封装芯片技术领域，特别涉及一种封装的集成电路芯片。


背景技术：

2.bcd是一种可以将双极、cmos和dmos器件同时集成到单芯片上的技术，工艺的特点是将硅平面工艺用到功率集成上。芯片生产工艺可达到的最小导线宽度,实际物理意义有“半节距”、“物理栅长”、“制程线宽”等，线宽越小,芯片中集成的元件就越多，在同一面积上就可以集成更多电路单元，同时功耗也越低。
3.随着芯片种类逐渐增加，芯片内部集成的电路模块种类也会增加，同一芯片内部可能会同时存在低压数字类和高压模拟类等多种电路模块。因为高压模拟类的电路模块需使用制程线宽较大的工艺生产，所以当芯片同时包含有高压模拟类电路模块和低压数字类电路模块时，使用制程线宽较大的工艺生产的低压数字类的电路模块会占据晶圆较大面积，使得同一面积上集成的电路单元变少，导致芯片的生产成本增加。


技术实现要素：

4.本技术实施例提供一种封装的集成电路芯片，解决了现有封装的芯片的生产成本高的问题。
5.本实用新型是这样实现的，一种封装的集成电路芯片，包括：
6.至少两种晶圆，所述至少两种晶圆的每一种晶圆的工艺制程线宽均不同；
7.不同种的晶圆之间通过打线电连接；
8.同一个晶圆中，所述晶圆包括的电路模块与所述晶圆的工艺制程线宽相匹配。
9.根据本技术实施例提供的封装的集成电路芯片，将不同种的晶圆之间通过打线电连接，可以实现不同晶圆包括的电路模块之间电连接的效果；每一种晶圆的工艺制程线宽均不同，且每一个晶圆包括的电路模块与该晶圆的工艺制程线宽相匹配，这样就使得采用同一种工艺制程制作的电路模块被封装在一起用同一种工艺制程制作，避免了不同种类的电路模块采用同一种工艺制程制作而导致占据晶圆较大面积造成浪费的情况发生，有效的降低了制作成本；本技术在实现了与现有技术中采用一种工艺线程制作不同种类的电路模块相同的效果的基础上，还降低了电路模块占据晶圆的面积，有效的降低了制作成本。
10.在其中一个实施例中，每一种晶圆的数量均为至少一个。
11.在其中一个实施例中，每一个所述晶圆均包括至少一个电路模块。
12.在其中一个实施例中，所述电路模块包括至少两组具有输入输出端口的电路；
13.分别位于不同种晶圆中的两个所述电路之间通过打线连接，且每一个所述电路与一根线连接。
14.在其中一个实施例中，每一根线的线径均相同，每一根线的线长均相同。
15.在其中一个实施例中，所述晶圆的制作工艺至少包括高压工艺和低压工艺。
16.在其中一个实施例中，所述晶圆有两种，且每一种晶圆的数量为一个，分别为第一
晶圆和第二晶圆；
17.所述第一晶圆包括至少一个数字电路模块，所述数字电路模块由低压工艺制程制作；
18.所述第二晶圆包括至少一个模拟电路模块；所述模拟电路模块由高压工艺制程制作。
19.在其中一个实施例中，所述第一晶圆还包括至少一个信号接收端口以及信号处理单元；
20.所述信号接收端口用于接收外部控制信号，且所述信号接收端口与所述信号处理单元电连接。
21.在其中一个实施例中，所述数字电路模块包括电流控制单元，所述电流控制单元与所述信号处理单元电连接；
22.所述电流控制单元的数量与所述数字电路模块包含的电路的组数相同。
23.在其中一个实施例中，任意一种所述晶圆中的至少一个所述晶圆包括供电模块，所述供电模块用于向其他所述晶圆供电。
24.本技术提供的封装的集成电路芯片的有益效果在于：本技术将不同种类的电路模块分别制作成晶圆，再通过打线连接起来，不仅实现了与现有技术中采用一种工艺线程制作不同种类的电路模块相同的效果，而且避免了不同种类的电路模块采用同一种工艺制程制作而导致占据晶圆较大面积造成浪费的情况发生，有效的降低了制作成本。
附图说明
25.图1是现有技术的芯片内部晶圆结构示意图。
26.图2是现有技术的芯片的结构示意图。
27.图3是本技术实施例提供的封装的集成电路芯片的结构示意图。
28.图4是本技术实施例提供的封装的集成电路芯片内部的晶圆结构示意图。
29.图5是本技术实施例提供的封装的集成电路芯片的内部电路图。
30.附图标记：10、晶圆；11、第一晶圆；12、第二晶圆；
31.20、电路模块；201、输入输出端口；21、数字电路模块；22、模拟电路模块；210、电流控制单元；
32.30、信号接收端口；
33.40、信号处理单元；
34.50、供电模块。
具体实施方式
35.为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。
36.需要说明的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本技术的描述中，“至少一个”的含义是一
个或一个以上，“至少两组”的含义是两组或两组以上，除非另有明确具体的限定。
37.在目前的技术中，如图1所示，图1是使用同一种工艺制程的多个电路模块的连接框图。同一颗晶圆中包含有多个数字电路模块和多个模拟电路模块，设计好的电路功能进行版图布局layout后生成对应的生产文件，因为模拟电路模块需使用制程较大的工艺制作，所以数字电路模块也在此制程较大的工艺上面同时制作，最终生产出单颗晶元并封装在物理框架内，如图3所示。
38.本技术实施例提供一种封装的集成电路芯片，解决了现有封装的芯片的生产成本高的问题。
39.参考图3，本技术实施例提供的封装的集成电路芯片包括至少两种晶圆10，至少两种晶圆10的每一种晶圆10的工艺制程线宽均不同；不同种的晶圆10之间通过打线电连接；同一个晶圆10中，晶圆10包括的电路模块20与晶圆10的工艺制程线宽相匹配。
40.根据本技术实施例提供的封装的集成电路芯片，将不同种的晶圆10之间通过打线电连接，可以实现不同晶圆10包括的电路模块20之间电连接的效果；每一种晶圆10的工艺制程线宽均不同，且每一个晶圆10包括的电路模块20与该晶圆10的工艺制程线宽相匹配，这样就使得采用同一种工艺制程制作的电路模块20被封装在一起用同一种工艺制程制作，避免了不同种类的电路模块20采用同一种工艺制程制作而导致占据晶圆10较大面积造成浪费的情况发生，有效的降低了制作成本；本技术在实现了与现有技术中采用一种工艺线程制作不同种类的电路模块20相同的效果的基础上，还降低了电路模块20占据晶圆10的面积，有效的降低了制作成本。
41.可选的，晶圆10的制作工艺至少包括高压工艺和低压工艺。由于高压工艺和低压工艺是常见的工艺，因此本技术实施例中晶圆10的制作工艺至少应包括高压工艺和低压工艺，如果芯片中的电路模块20有需要采用其他工艺制程制作，那么晶圆10的制作工艺也可以包括其他制程的制作工艺，晶圆10的制作工艺主要与晶圆10包含的电路模块20相关，只要保证晶圆10的制作工艺与其包含的电路模块20相匹配就能够确保晶圆10的面积不被浪费，利用率达到最大，有效的降低晶圆10的制作成本。
42.需要说明的是，本实施例中的打线也叫wire bonding(压焊，也称为绑定，键合，丝焊)，是指使用金属丝(金线、铝线等)，利用热压或超声能源，完成微电子器件中固态电路内部互连接线的连接，即芯片与电路或引线框架之间的连接。常见于表面封装工艺，如cob工艺。
43.在其中一个实施例中，可选的，每一种晶圆10的数量均为至少一个。本实施例中，可以将同一种电路模块20集合在一起制作成一个晶圆10，也可以将同一种电路模块20分开制作成多个晶圆10，本实施例不做限定，将同一种电路模块20集合在一起制作成一个晶圆10可以减少晶圆10的个数，缩小制作晶圆10的时长，有利于提高芯片的封装效率；将同一种电路模块20分开制作成多个晶圆10，可以将多个同一种电路模块20按功能划分，将同一种功能的电路模块20集合在一起制作成一个晶圆10，这样多个晶圆10的功能都不同，有利于芯片的运用。
44.通过以上设置，可以对每一种晶圆10设置不同的数量，灵活搭配使用，适应不同的应用需求。
45.在其中一个实施例中，参考图4，每一个晶圆10均包括至少一个电路模块20。本实
施例中可以将一个电路模块20制作成一个晶圆10，也可以将多个电路模块20集合在一起制作为一个晶圆10，这样可以减少晶圆10的个数，同时多个同种电路模块20采用同一种工艺制程制作可以有效的利用晶圆10的面积，提高晶圆10面积的利用率，进而有利于控制晶圆10的制作成本。
46.在其中一个实施例中，参考图5，电路模块20包括至少两组具有输入输出端口201的电路；分别位于不同种晶圆10中的两个电路之间通过打线连接，且每一个电路与一根线连接。
47.通过以上设置，将分别位于不同种晶圆10中的两个电路之间通过打线连接，可以将芯片中的多个电路模块20连接在一起，不会影响芯片中电路的正常运行。需要说明的是，每一个电路模块20具有的输入输出端口201可以相同，也可以不同，比如，当两个不同种的晶圆10包括的电路模块20都具有三个输入输出端口201时，将分别位于两个不同种晶圆10中的电路模块20的三个输入输出端口201一一对应通过打线连接；当两个不同种的晶圆10的其中一个晶圆10包括的电路模块20具有三个输入输出端口201，而另一个晶圆10包括的电路模块20包括六个输入输出端口201时，将其中一个晶圆10包括的电路模块20的三个输入输出端口201与另一个晶圆10包括的电路模块20的其中三个输入输出端口201一一对应通过打线连接，另一个晶圆10包括的电路模块20的剩余三个输入输出端口201再重新与新的晶圆10包括的电路模块20的三个输入输出端口201一一对应通过打线连接；可以理解的是，一根线只会连接分别位于两个不同晶圆10中的两个输入输出端口201，不会出现两个位于同一晶圆10中的两个输入输出端口201连接同一根线的情况。
48.在其中一个实施例中，可选的，每一根线的线径均相同，每一根线的线长均相同。可以保证每一根线连接的两个电路形成的控制电路的电气性能能保持一致。
49.示例性的，参考图3
‑
图5，晶圆10有两种，且每一种晶圆10的数量为一个，分别为第一晶圆11和第二晶圆12；第一晶圆11包括至少一个数字电路模块21，数字电路模块21由低压工艺制程制作；第二晶圆12包括至少一个模拟电路模块22；模拟电路模块22由高压工艺制程制作。
50.本技术实施例中的不同种电路模块20采用不同的工艺制程制作，如图4所示，多个数字电路模块21、多个模拟电路模块22在设计时进行物理分离并预留焊接区域，设计好的电路功能进行版图布局layout后生成对应的生产文件，数字电路模块21需要使用使用制程较小的的低压工艺制作，生产出第一晶圆11；模拟电路模块22需使用制程较大的高压工艺制作，生产出第二晶圆12；最终生产出两颗独立的晶圆10并封装在物理框架内，如图3所示。第一晶圆11和第二晶圆12通过焊接区域打线后进行电性连接，两颗晶圆10组合产生的效果等同图1所示的单颗晶圆所具有的功能，而且相比图1种的单颗晶圆来说，两颗晶圆10的面积之和小于单颗晶圆的面积。
51.参考图5，第一晶圆11由一种线程较小的工艺制程制作而成，其主要由数字电路模块21构成，包含有5组具有输入输出端口201的恒流控制电路，其中每组电路具有低压工艺制程制作的n
‑
mos器件，第一晶圆11具有至少一个信号接收端口30接收外部控制信号，信号接收端口30连接信号处理单元40，信号处理单元40的控制协议可由设计人员进行电路设计，如iic、spi等。第二晶圆12由一种线程较大的工艺制程制作而成，其主要由模拟电路模块22构成，包含有5组具有输入输出端口201的电路，其中每组电路具有高压工艺制程制作
的n
‑
mos器件。
52.第一晶圆11的5个drain端口和第二晶圆12的5个source输出端口分别通过物理形式一一对应进行打线连接，每根线的线径和线长均为固定值，以保证5路控制电路的电气性能能保持一致。
53.第一晶圆11包含的5组具有输入输出端口201的恒流控制电路中，每组电路均具有电流控制单元210，电流控制单元210与信号处理单元40电连接，以被信号处理单元40控制着。
54.在其中一个实施例中，可选的，任意一种晶圆10中的至少一个晶圆10包括供电模块50，供电模块50用于向其他晶圆10供电。
55.参考图5，将供电模块50设置在第二晶圆12中，供电模块50提供vdd1输出端口，能提供一个稳定的电源电压，此时每个n
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mos的栅极都连接在一起连接第一晶圆11内部的供电模块50，第一晶圆11中具有电源模块，第一晶圆11中的电源模块提供一个vdd2输入端口，vdd2输入端口连接第二晶圆12的vdd1输出端口，从而第二晶圆12中的供电模块50就可以向第一晶圆11供电了。
56.以上所述，仅为本技术的具体实施方式，但本技术的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本技术揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本技术的保护范围之内。因此，本技术的保护范围应以所述权利要求的保护范围为准。