肖特基二极管的制作方法

1.本实用新型涉及半导体技术领域，特别涉及一种肖特基二极管。


背景技术：

2.肖特基二极管以发明人肖特基博士(schottky)命名，是利用金属与半导体接触形成的金属-半导体势垒原理制作的。传统平面肖特基二极管的vbr (反向击穿电压)、ir(漏电流)和vf(压降)与选用肖特基金属的势垒大小有关，阻断能力差；沟槽式肖特基二极管利用mos效应和沟槽结构，在同等条件下，实现了更低的ir和vf，更强的抗浪涌电流能力和更高的可靠性。
3.肖特基器件的特性主要受肖特基接触势垒的影响，采用钛金属势垒结构，其接触电势约0.45v，这种势垒对于常规100v器件来说，漏电在10微安左右，器件导通压降0.6v左右，在这种系统应用中器件具有较好的能效。但对于高压150～300v器件来说，器件需要更厚的外延层以及更高的电阻率，体硅电阻较大，器件工作时，相比于低压器件接触电势占主导，高压器件体硅电势压降占比较大，如何使得肖特基二极管获得较低的正向压降，降低系统能耗是目前亟需解决的问题。
4.为了使得沟槽肖特基二极管获得较低的正向压降，一种方法是采用离子注入的方法调制沟槽肖特平台区域中的n型电阻率，这种方法可以一定程度上降低器件导通压降，这种效果由于离子注入深度的限制，只能对一定深度的外延层的电阻有降低作用，主要应用在45v～100v器件中，对于高压器件，特别是外延层较厚的器件，导通压降降低效果一般；另外一种方法是采用超结工艺，外延层采用pn交错柱体结构来降低n型区域电阻，目前主要沟槽超结工艺和外延离子注入退火超结工艺两种方法制造，这种结构常应用于高压vdmos(高密度等离子体)器件中，肖特基器件也可以采用这种结构降低导通压降，这种工艺制造成本较高，另外肖特基是单载流子器件，超结中存在p型区域在大电流下也会注入空穴，降低器件工作频率。


技术实现要素：

5.本实用新型的主要目的是提出一种肖特基二极管，旨在降低肖特基二极管的导通压降。
6.为实现上述目的，本实用新型提出一种肖特基二极管，包括：
7.衬底；
8.中间层，设于所述衬底的上侧，所述中间层包括自下向上依次层叠设置的外延层和氧化层，所述中间层上开设有上下延伸的沟槽，所述沟槽延伸至所述外延层内部；
9.栅氧化层，设于所述沟槽的内侧壁，并在所述沟槽内限定出通道；
10.多晶硅层，设于所述通道内，包括自下向上依次叠设的第一多晶硅层和第二多晶硅层，所述第一多晶硅层和所述第二多晶硅层其中之一为高阻多晶硅层，其中另一为低阻多晶硅层，所述高阻多晶硅层的电阻大于所述低阻多晶硅层的电阻；以及，
11.势垒金属层，设于所述氧化层的上侧，且覆盖所述沟槽的槽口设置。
12.可选地，所述多晶硅层设置有多个，多个所述多晶硅层沿上下向依次层叠设置。
13.可选地，所述氧化层的厚度为
14.可选地，所述高阻多晶硅层的电阻大于106ω。
15.可选地，所述低阻多晶硅层的电阻为0.001～9ω。
16.可选地，所述多晶硅层的上表面与所述中间层的上表面平齐设置。
17.可选地，所述第一多晶硅层为高阻多晶硅层，所述第二多晶硅层为低阻多晶硅层。
18.本实用新型提供的技术方案中，提出一种肖特基二极管，沟槽内形成叠设的高阻多晶硅层和低阻多晶硅层，如此，在肖特基二极管反向阻断状态下，高阻多晶硅层的存在降低阴阳极漏电流，明显低于肖特基漏电流，对整体漏电无明显影响，并且高阻多晶层的电阻分压起到沟槽深多晶硅层分压均匀一致；夹在高阻多晶层间的低阻多晶硅层电势等位，这一部分可以影响到晶体硅中电场分布，产生横向电场，类似超结结构，将本该降低的三角形纵向电场分布调整为梯形电场分布，可以提高器件的整体耐压能力。本实用新型提出的肖特基二极管，通过叠设的高阻多晶硅层和低阻多晶硅层，形成类似超结结构，能够明显降低导通压降。
附图说明
19.为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅为本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
20.图1为本实用新型提供的肖特基二极管的一实施例的结构示意图；
21.图2为本实用新型提出的肖特基二极管的制备方法的一实施例的制备过程示意图；
22.图3为本实用新型实施例的肖特基二极管的多晶硅层测定纵向电场分布图。
23.附图标号说明：
24.标号名称标号名称1氧化层6低阻多晶硅层2外延层7势垒金属层3衬底8多晶硅层4栅氧化层9沟槽5高阻多晶硅层
ꢀꢀ
25.本实用新型目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
26.为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将对本实用新型实施例中的技术方案进行清楚、完整地描述。实施例中未注明具体条件者，按照常规条件或制造商建议的条件进行。所用试剂或仪器未注明生产厂商者，均为可以通过市售购买获得
的常规产品。
27.另外，全文中出现的“和/或”的含义，包括三个并列的方案，以“a和/或b”为例，包括a方案、或b方案、或a和b同时满足的方案。此外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本实用新型要求的保护范围之内。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
28.为了使得沟槽肖特基二极管获得较低的正向压降，一种方法是采用离子注入的方法调制沟槽肖特平台区域中的n型电阻率，这种方法可以一定程度上降低器件导通压降，这种效果由于离子注入深度的限制，只能对一定深度的外延层的电阻有降低作用，主要应用在45v～100v器件中，对于高压器件，特别是外延层较厚的器件，导通压降降低效果一般；另外一种方法是采用超结工艺，外延层采用pn交错柱体结构来降低n型区域电阻，目前主要沟槽超结工艺和外延离子注入退火超结工艺两种方法制造，这种结构常应用于高压vdmos(高密度等离子体)器件中，肖特基器件也可以采用这种结构降低导通压降，这种工艺制造成本较高，另外肖特基是单载流子器件，超结中存在p型区域在大电流下也会注入空穴，降低器件工作频率。
29.鉴于此，本实用新型提出一种肖特基二极管，旨在降低肖特基二极管的导通压降。本法明附图中，图1为本实用新型提供的肖特基二极管的一实施例的结构示意图；图2为本实用新型提出的肖特基二极管的制备方法的一实施例的制备过程示意图；图3为本实用新型实施例的肖特基二极管的多晶硅层测定纵向电场分布图。
30.请参阅图1，本实用新型提出一种肖特基二极管包括：衬底3、中间层、栅氧化层4、多晶硅层8和势垒金属层7，其中，中间层设于所述衬底3的上侧，所述中间层包括自下向上依次层叠设置的外延层2和氧化层1，所述中间层上开设有上下延伸的沟槽9，所述沟槽9延伸至所述外延层2内部；栅氧化层4设于所述沟槽9的内侧壁，并在所述沟槽9内限定出通道；多晶硅层8 设于所述通道内，包括自下向上依次叠设的第一多晶硅层和第二多晶硅层，所述第一多晶硅层和所述第二多晶硅层其中之一为高阻多晶硅层5，其中另一为低阻多晶硅层6，所述高阻多晶硅层5的电阻大于所述低阻多晶硅层6的电阻；势垒金属层7设于所述氧化层1的上侧，且覆盖所述沟槽9的槽口设置。
31.本实用新型提出的肖特基二极管，沟槽9内形成叠设的高阻多晶硅层5 和低阻多晶硅层6，如此，在肖特基二极管反向阻断状态下，高阻多晶硅层5 的存在降低阴阳极漏电流，明显低于肖特基漏电流，对整体漏电无明显影响，并且高阻多晶层的电阻分压起到沟槽9深多晶硅层8分压均匀一致；夹在高阻多晶层间的低阻多晶硅层6电势等位，这一部分可以影响到晶体硅中电场分布，产生横向电场，类似超结结构，将本该降低的三角形纵向电场分布调整为梯形电场分布，可以提高器件的整体耐压能力。本实用新型提出的肖特基二极管，通过叠设的高阻多晶硅层5和低阻多晶硅层6，形成类似超结结构，能够明显降低导通压降。
32.本实用新型提出的肖特基二极管，沟槽9内的多晶硅层8可以作为芯片终端结构，明显降低芯片终端面积，进一步降低芯片导通压降。
33.本实用新型对于高阻多晶硅层5和低阻多晶硅层6的数量及位置关系不做限制，两者可以均只设一个，也可以均设有多个，只要自下向上依次叠设均可，此外，与沟槽9的槽低
接触的一层，可以是高阻多晶硅层5，也可以是低阻多晶硅层6，此外，两者的数量可以相等，也可以不相等，不相等时，高阻多晶硅层5的数量比低阻多晶硅层6的数量大1，或者低阻多晶硅层6的数量比高阻多晶硅层5的数量大1，在本实用新型实施例中，优选地，两者的数量相等，具体地，所述多晶硅层8设置有多个，多个所述多晶硅层8沿上下向依次层叠设置，如此，便于制备。
34.更优选地，所述第一多晶硅层为高阻多晶硅层5，所述第二多晶硅层为低阻多晶硅层6。如此，制备时，可以将高阻多晶硅层5和低阻多晶硅层6同时采用高密度等离子体淀积技术制备，之后再对多晶硅表面处理形成低阻多晶硅，制备方法更加简单。
35.氧化层1的作用，主要是作为光刻阻挡层，保护外延层2，氧化层1的厚度，本实用新型不做限制，优选地，所述氧化层1的厚度为其中，单位为埃，上述厚度下，保护效果好。
36.优选地，所述高阻多晶硅层5的电阻大于106ω；所述低阻多晶硅层6的电阻为0.001～9ω，两者电阻相差较大，如此，能够进一步降低肖特基二极管的导通压降。
37.此外，优选地，所述多晶硅层8的上表面与所述中间层的上表面平齐设置，如此，肖特基二极管的导通压降降低更加明显。
38.进一步地，在本实用新型实施例中，所述低阻多晶硅层6的材质包括p 型多晶硅或n型多晶硅，所述p型多晶硅中掺杂有硼和铝的至少一种，所述 n型多晶硅中掺杂有磷和砷的至少一种。研究表明，采用上述掺杂元素，能够明显降低肖特基二极管的导通压降。
39.本实用新型实施例提出的肖特基二极管，导通压降降低明显，以100v沟槽9栅肖特基二极管为例，通过器件仿真软件仿真常规器件，常规钛肖特基金属器件115v的击穿电压，采用本实用新型的肖特基二极管的结构后，器件耐压达到180v。通过调整外延层2厚度以及电阻率，常规器件15a下导通压降1.01v，而本实用新型的肖特基二极管的击穿电压为118v，正向电流导通 15a下，导通压降0.71v，压降改善30％。通过仿真模拟可以看出本实用新型提出的一种新型超结结构，可以明显改善器件的导通压降。
40.本实用新型提出的肖特基二极管的制备方法，请参阅图2，本实用新型的肖特基二极管的制备方法包括以下步骤：
41.s10、提供衬底，并在衬底的上侧制备外延层。
42.s20、在所述外延层的上侧制备氧化层，以形成中间层(参照图2中的制备流程(21))。
43.外延层和氧化层的制备方法，本实用新型不做限制，可以采用本领域常用的方法制备。
44.s30、在所述中间层上刻蚀形成沟槽。
45.具体地，参照图2中的制备流程(22)，步骤s30包括：
46.s31、在所述氧化层的上侧旋涂光刻胶后，曝光以暴露出沟槽刻蚀窗口，刻蚀氧化层，在所述氧化层上形成第一槽；
47.s32、将所述光刻胶去除，在所述外延层上刻蚀第二槽，所述第一槽和所述第二槽共同构成沟槽。
48.光刻胶的刻蚀方法可以采用干法刻蚀，使得刻蚀效果好，采用上述沟槽的制备方
法，沟槽平整，肖特基二极管的导通压降降低明显。
49.s40、在所述沟槽的内侧壁制备栅氧化层，以使所述栅氧化层在所述沟槽内限定出通道(参照图2中的制备流程(23))。
50.栅氧化层的厚度，决定多晶硅层的电阻调制效果，决定器件的耐压，具体制备时，可以采用本领域常用的方法在沟槽的侧壁和底壁上生长栅氧化层，制备结束后，参照图2中的制备流程(24)，再采用干法刻蚀，将沟槽底壁的栅氧化层去除，干法刻蚀时，部分氧化层也被去除。
51.s50、采用高密度等离子体淀积技术，在所述通道内和所述氧化层的上侧制备多晶硅层。
52.多晶硅层包括至少一个高阻多晶硅层和至少一个低阻多晶硅层，高阻多晶硅层的材质是多晶硅，低阻多晶硅层的材质是掺杂多晶硅，可以是p型多晶硅或n型多晶硅，所述p型多晶硅中掺杂有硼和铝的至少一种，所述n型多晶硅中掺杂有磷和砷的至少一种。
53.具体制备时，高阻多晶硅层可以采用高密度等离子体淀积技术(hdp) 直接制备，低阻多晶硅层可以先用hdp制备纯的多晶硅，之后采用离子注入法，向纯的多晶硅中注入掺杂离子，hdp具有卓越的沟槽填充性能。
54.优选地，在本实用新型实施例中，参照图2中的制备流程(25)，步骤 s50包括：
55.s51、采用高密度等离子体淀积技术，在所述沟槽内和所述氧化层的上侧制备多晶硅；
56.s52、在所述多晶硅的上侧进行离子注入，使离子至少部分穿通所述多晶硅，以将所述多晶硅分为注入离子的低阻多晶硅层和未注入离子的高阻多晶硅层；
57.s53、重复步骤s51和s52，完成多晶硅层的制备。
58.采用上述方法制得的多晶硅层，高阻多晶硅层和低阻多晶硅层均设有多个，且个数相等，自下向上依次层叠设置，本实施例的方法无需分别制备高阻多晶硅层和低阻多晶硅层，制备工艺更加简单，且高阻多晶硅层和低阻多晶硅层个数相等，有利于沟槽内形成梯形电场分布，明显降低肖特基二极管的导通压降。
59.本步骤中，参照图2中的制备流程(26)，制备的多晶硅层为低阻多晶硅层和高阻多晶硅层的堆叠结构。
60.步骤s51和s52的重复次数，本实用新型不做限制，优选地，当多晶硅层的上表面与所述中间层的上表面平齐时，可以停止。
61.此外，离子注入杂质与第一次注入杂质元素相同，注入能量以及剂量可调，控制高阻多晶硅层与低阻多晶硅层的厚度比例，多晶硅淀积次数跟沟槽深度以及淀积的多晶硅厚度有关。
62.对于步骤s51中制备的多晶硅的厚度，本实用新型不做限制，优选地，所述多晶硅的厚度为0.5～2μm。上述厚度下，得到的肖特基二极管的导通压降较低。
63.对于步骤s52中离子注入的剂量和能量，本实用新型也不做限制，优选地，所述离子注入的剂量为10
13
～10
16
cm-2
；所述离子注入的能量为30～120kev。上述条件下，能够保证高阻多晶硅层的电阻明显高于低阻多晶硅层的电阻，明显降低肖特基二极管的导通压降。
64.可以理解，上述离子注入的剂量和能量，可以同时满足，也可以只满足其中一个，而作为本实用新型的优选实施例，上述两者同时满足，能够保证高阻多晶硅层的电阻明显
高于低阻多晶硅层的电阻，进一步降低肖特基二极管的导通压降。
65.s60、采用表面平坦化技术，将所述氧化层上侧的多晶硅层去除(参照图 2中的制备流程(27))。
66.表面平坦化技术cmp，借助微粒研磨材料或料浆，有助于减轻多层结构造成的严重不平的表面形态。
67.s70、在所述氧化层和所述沟槽的上侧制备势垒金属层(参照图2中的制备流程(28))。
68.优选地，在本实用新型实施例中，在进行步骤s70之前，先将前面制备好的部件快速退火，以激活低阻多晶硅层中的杂质。
69.此外，退火后，还可以在所述氧化层和所述沟槽的上侧先制备一层截止层teos(四乙氧基硅烷)，之后再将其去除后，再进行s70。
70.本实用新型的肖特基二极管的制备方法，采用hdp高密度等离子淀积技术和cmp表面平坦化技术，在不增加光刻层次的基础上，形成复合多晶硅电阻结构，降低生产成本。且制得的肖特基二极管具备了上述肖特基二极管的全部有益效果，在此不再一一赘述。
71.请参阅图2，为肖特基二极管的制备过程示意图，以下给出本实用新型所述的肖特基二极管制备方法的一实施例：
72.(1)提供衬底，并在衬底的上侧制备外延层；
73.(2)在所述外延层的上侧制备氧化层，以使所述栅氧化层在所述沟槽内限定出通道，所述氧化层的厚度为
74.(3)在所述氧化层的上侧旋涂光刻胶后，曝光以暴露出沟槽刻蚀窗口，刻蚀氧化层，在所述氧化层上形成第一槽；将所述光刻胶去除，在所述外延层上刻蚀第二槽，所述第一槽和所述第二槽共同构成沟槽；
75.(4)在沟槽的侧壁和底壁上生长栅氧化层，以使所述栅氧化层在所述沟槽内限定出通道，制备结束后，再采用干法刻蚀，将通道底壁的栅氧化层去除；
76.(5)采用高密度等离子体淀积技术，在所述通道内和所述氧化层的上侧制备厚度为0.5μm的多晶硅；在所述多晶硅的上侧进行离子注入，使离子至少部分穿通所述多晶硅，以将所述多晶硅分为注入离子的低阻多晶硅层和未注入离子的高阻多晶硅层，所述低阻多晶硅层的材质包括p型多晶硅，所述p 型多晶硅中掺杂有硼和铝，所述离子注入的剂量为10
13
cm-2
；所述离子注入的能量为30kev；
77.(6)重复步骤(5)，直至所述多晶硅层的上表面与所述中间层的上表面平齐，高阻多晶硅层的电阻为107ω；所述低阻多晶硅层的电阻为0.001ω；
78.(7)采用表面平坦化技术，将所述氧化层上侧的多晶硅层去除；
79.(8)将前面制备好的部件快速退火，以激活低阻多晶硅层中的杂质，在所述氧化层和所述沟槽的上侧先制备一层截止层teos(四乙氧基硅烷)，之后再将其去除后，在所述氧化层和所述沟槽的上侧制备势垒金属层。
80.以本实用新型上述实施例得到的肖特基二极管为例，说明本实用新型提出的肖特基二极管的性能的优越性。
81.对肖特基二极管的多晶硅层测定纵向电场，得图3，可以明显看出，其纵向电场为梯形电场分布，说明肖特基二极管的整体耐压性能明显提高。
82.通过器件仿真软件仿真常规器件，常规钛肖特基金属器件115v的击穿电压，采用本实用新型的肖特基二极管的结构后，器件耐压达到180v。通过调整外延层厚度以及电阻率，常规器件15a下导通压降1.01v，而本实用新型的肖特基二极管的击穿电压为118v，正向电流导通15a下，导通压降0.71v，压降改善30％。通过仿真模拟可以看出本实用新型提出的一种新型超结结构，可以明显改善器件的导通压降。
83.综上，本实用新型提出的肖特基二极管，通过叠设的高阻多晶硅层和低阻多晶硅层，形成类似超结结构，能够明显降低导通压降。制备方法采用hdp 高密度等离子淀积技术和cmp表面平坦化技术，在不增加光刻层次的基础上，形成复合多晶硅电阻结构，降低生产成本。
84.以上仅为本实用新型的优选实施例，并非因此限制本实用新型的专利范围，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包括在本实用新型的专利保护范围内。