堆叠封装体的制作方法

1.本实用新型属于半导体封装技术领域，特别关于一种堆叠封装体。


背景技术：

2.随着电子器件的不断飞速增长，半导体封装的趋势朝向封装体积更小、封装厚度更薄而变化。其中，先进封装技术中3d堆叠封装通常能够获得封装体积更小的封装体。3d堆叠封装中，芯片(包括裸芯片或者芯片的封装结构)面对面(face to face)可以实现芯片间信号最短路径传输，此结构一般使用铜导电柱实现封装体内部的信号输出。
3.在现有3d堆叠封装方案中，需要制作高度较大的铜导电柱，该铜导电柱的高度高于堆叠芯片的上表面。其中，铜导电柱如果采用电镀的方式，厚胶光刻技术，不仅技术难度高，而且制作高厚度导电铜柱效率低。而堆叠芯片的过程中，尺寸较小的芯片通常需要减薄至特定厚度，而薄芯片在转移及堆叠过程中极易出现破片等损伤。另外，薄芯片顶部存在塑封层，导致制程过程中重构晶圆翘曲大，最终封装体也会存在翘曲和散热问题。
4.因此，需要提出一种新的堆叠封装体能够改善现有3d堆叠封装方案中的问题。


技术实现要素：

5.本实用新型提供一种堆叠封装体，克服现有3d堆叠封装方案中需要制备较高厚度的铜柱、大翘曲、封装体积大等问题。
6.为解决上述问题，本实用新型技术方案提供了一种堆叠封装体，所述堆叠封装体包括：第一芯片和第二芯片，所述第一芯片的有源层和所述第二芯片的有源层相对；第一互连结构，所述第一互连结构设置于所述第一芯片和所述第二芯片之间，且电性连接所述第一芯片的有源层和所述第二芯片的有源层；至少一个导体柱，每一导体柱的一端电性连接所述第一芯片的有源层；以及塑封层，所述塑封层包覆所述第一芯片的至少一个表面、所述第二芯片的周边和所述至少一个导体柱；其中，所述塑封层为半固化片塑封层；且所述第二芯片背离所述第一芯片的背面、所述塑封层背离所述第一芯片的顶面和每一导体柱背离所述第一芯片的端面齐平。
7.作为可选的技术方案，还包括重布线堆叠层，所述重布线堆叠层设置于所述塑封层和所述第二芯片背离所述第一芯片的一侧，所述重布线堆叠层和每一导体柱背离所述第一芯片的端面电性连接。
8.作为可选的技术方案，包括所述第一芯片、所述第一互连结构、所述第二芯片、所述塑封层和所述重布线堆叠层，所述堆叠封装体的厚度为100-200μm。
9.作为可选的技术方案，还包括第二互连结构，所述第二互连结构设置于所述重布线堆叠层的一侧，与所述重布线堆叠层电性连接。
10.作为可选的技术方案，所述第二互连结构包括多个金属凸点，所述金属凸点包括铜柱和形成于所述铜柱顶端的锡帽。
11.作为可选的技术方案，任意相邻所述金属凸点的中心之间的间距为40μm至100μm。
12.作为可选的技术方案，每一金属凸点的高度为20μm至30μm。
13.作为可选的技术方案，还包括第一基板和第三互连结构，其中，所述第一基板设置于所述第二互连结构和所述第三互连结构之间；且所述第二互连结构和所述第三互连结构分别电性连接所述第一基板。
14.作为可选的技术方案，还包括：转接板、第四互连结构和包封层，其中，所述转接板设置所述第二互连结构和所述第一基板之间，所述第二互连结构电性连接所述转接板；所述第四互连结构设置于所述转接板和所述第一基板之间，所述第四互连结构电性连接所述转接板和所述第一基板；所述包封层包覆所述第一芯片、所述塑封层的周边和所述转接板的至少一个表面。
15.作为可选的技术方案，还包括第二基板，所述第三互连结构电性连接所述第二基板。
16.作为可选的技术方案，所述第三互连结构包括多个第一焊球，任意相邻第一焊球的中心之间的间距为0.4mm-0.5mm；所述第四互连结构包括多个第二焊球，其中，任意相邻第二焊球的中心之间的间距为40μm至200μm。
17.作为可选的技术方案，所述第二互连结构包括多个第三焊球，所述多个第三焊球与印刷电路板电性连接。
18.与现有技术相比，本实用新型中提供一种堆叠封装体，包括面对面倒装键合的第一芯片和第二芯片，半固化片塑封层包覆第一芯片的至少一个表面、第二芯片的周边和至少一个导体柱，其中，第二芯片背离第一芯片的背面、每个导体柱背离第一芯片的端面和塑封层背离第一芯片的顶面齐平。上述堆叠封装体具有如下有益效果：1)半固化片塑封层先塑封导体柱和第二芯片，再经减薄塑封层和第二芯片露出导体柱的端面，对导体柱本身的高度不限制，特别是省略制作高度较高的导体柱的步骤，降低了制作工艺的难度；2)第二芯片塑封后再减薄，避免芯片破片等损伤；3)封装过程中重构晶圆翘曲小，而且可以实现最终封装体小翘曲；4)减薄制程移除了第二芯片背面的塑封层和导体柱背离第一芯片一侧的塑封层，使得封装体积显著减小；5)第二芯片背面直接于重布线堆叠层接触，芯片散热能力改善显著。
19.以下结合附图和具体实施例对本实用新型进行详细描述，但不作为对本实用新型的限定。
附图说明
20.为了更清楚地说明本实用新型具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本实用新型的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
21.图1为本实用新型一实施例中提供的堆叠封装体的剖面示意图。
22.图2为图1中堆叠封装体的两个芯片堆叠的制作过程的剖面示意图。
23.图3为在图2中堆叠后的两个芯片上制作塑封层的剖面示意图。
24.图4为在塑封层和第二芯片的背面制作重布线堆叠层的剖面示意图。
25.图5为图1中堆叠封装体和基板倒装键合的剖面示意图。
26.图6为图1中堆叠封装体和转接板、基板倒装键合的剖面示意图。
27.图7为本实用新型另一实施例中提供的堆叠封装体的剖面示意图。
28.图8为图7中堆叠封装体和基板表面贴装的剖面示意图。
具体实施方式
29.为了使本实用新型的目的、技术方案及优点更加清楚明白，下面结合实施例及附图，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。
30.在本实用新型的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。
31.如图1所示，本实用新型一实施例中提供一种堆叠封装体100，其包括：第一芯片10和第二芯片20，第一芯片10的有源层101和第二芯片20的有源层201相对；第一互连结构21,其设置于第一芯片10和第二芯片20之间，且电性连接第一芯片10的有源层101和第二芯片20的有源层201；至少一个导体柱11，每一导体柱11的一端电性连接第一芯片10的有源层101；以及，塑封层30，其包覆第一芯片10的至少一个表面、第二芯片20的周边和至少一个导体柱11；其中，塑封层30为半固化片塑封层，塑封层30背离第一芯片10的顶面30a、第二芯片20背离第一芯片10的背面20a和每一导体柱11背离第一芯片10的端面齐平。
32.本技术实施例中，半固化片形成的塑封层30包覆第一芯片10的至少一个表面、第二芯片20和至少一个导体柱11，其中，塑封层30对至少一个导体柱11和第二芯片20的包覆使得封装过程中重构晶圆翘曲小，而且可以实现最终堆叠封装体100翘曲小。较佳的，半固化片中的树脂材料可以选自可以环氧树脂(epoxy molding compound，emc)、聚乙烯、聚丙烯、聚烯烃、聚酰胺、聚亚氨酯等中的一种或多种的组合。
33.在本技术的其他实施例中，塑封层30也可以选自液态塑封料或者粉末环氧树脂(epoxy molding compound，emc)等材料。
34.本技术实施例中，第一芯片10、第二芯片20可以是裸芯片，也可以是裸芯片与其他芯片或部件(有源器件或无源器件等)形成的通过简单封装后形成的芯片，还可以是经过封装之后形成的芯片封装结构，此处不作限定。其中，第一芯片10的有源层101和第二芯片20的有源层201通过面对面的连接，缩短了第一芯片10与第二芯片20之间信号传输距离，实现了第二芯片20的部分i/o端与第一芯片10的部分i/o端的近距离连接，使得第一芯片10和第二芯片20能够快速传输信号。
35.继续参照图1，堆叠封装体100还包括重布线堆叠层40，其设置于塑封层30的顶面30a以及第二芯片20的背面20a，重布线堆叠层40和每一导体柱11背离第一芯片10的端面电性连接。
36.本技术实施例中，导体柱11的一端与第一芯片10的有源层101内部的电路连接，导体柱11背离第一芯片10的一端穿过塑封层30并自塑封层30的顶面30a露出并与重布线堆叠层40内的重布线层电性连接。
37.另外，由于第二芯片20的背面20a、塑封层30的顶面30a和每一导体柱11背离第一
芯片10的端面齐平，使得在此平整表面上制备得到的重布线堆叠层40较为平坦，可提高堆叠封装体100的电学性能。
38.在本技术的其他实施例中，重布线堆叠层40也可以替换成印制电路板(printed circuit board，pcb)、电路板、芯片或芯片封装结构等。
39.继续参照图1，重布线堆叠层40背离第一芯片10的一侧还设置有第二互连结构50，其与重布线堆叠层40内的重布线层电性连接，用于实现堆叠封装体100的信号传输。
40.在本技术实施例中，第二互连结构50可选地，是包括多个焊球或多个金属凸点等；其中，金属凸点例如是包括铜柱和形成所述铜柱顶端的锡帽的结构。
41.以下结合图2至图4，详细说明图1中所示堆叠封装体100的制作过程。
42.如图2所示，首先，提供第一芯片10和第二芯片20，其中，第一芯片10和第二芯片20分别是指，未封装的晶圆上的芯片；其次，于第一芯片10的表面上形成图案化的第一介质层12，于第二芯片20的表面上形成图案化的第二介质层22；接着，于图案化的第一介质层12上制作至少一个导体柱11，每个导体柱11的一端穿过第一介质层12上的过孔与第一芯片10内部的电路电性连接；于图案化的第二介质层22上制作第一互连结构21，第一互连结构21穿过第二介质层22上的过孔与第二芯片20内部的电路电性连接；然后，倒装键合第二芯片20至第一芯片10上，第一互连结构21位于第一芯片10和第二芯片20之间，且电性连接第一芯片10的有源层101和第二芯片20的有源层201；再然后，填充底填材料层60至第一芯片10和第二芯片20之间。
43.在本技术实施例中，第一介质层12和第二介质层22分别用于保护第一芯片10和第二芯片20的半导体材料被污染，提高芯片的电学性能。
44.第一介质层12和第二介质层22的材料包括但不限于是聚酰亚胺(polyimide，pi)、聚苯并唑(ploybenzoxazole，pbo)、苯并环丁烯(bcb)、环氧树脂、聚乙烯等有机绝缘材料，或者氮化硅、氧化硅、碳化硅等无机绝缘材料。第一介质层12和第二介质层22的制备工艺包括但不限于物理气相沉积法、化学气相沉积法等薄膜制备工艺。
45.第一介质层12和第二介质层22的图案化工艺可以包括但不限于光刻工艺、3d打印技术、丝印等，其中，光刻工艺包括形成光刻胶层，通过光罩部分曝光光刻胶层、利用显影液显影得待图案化的光刻胶层，以图案化的光刻胶层为掩膜设于光刻胶层下的材料进行刻蚀等步骤。而，刻蚀工艺包括干刻工艺、湿刻工艺、反应刻蚀工艺等。
46.第一互连结构21包括多个焊球、多个金属凸点或多个金属柱等，对此，本技术实施例不作限定。第一互连结构21和第一芯片10的互连的方法包括但不限于热压键合(thermal compression bonding)、共晶键合(eutectic bonding)、埋入型凸点互连(embedded bump bonding)、金属-金属直接键合(metal-metal direct bonding)、混合键合(hybrid bonding)等。
47.至少一个导体柱11可以是金属材料形成的金属柱，比如铜柱(copper pillar)、铝柱、银柱、钯柱等，也可以是其他导电材料形成的柱状体，本技术实施例不作限定。
48.如图2所示，导体柱11背离第一芯片10的端面低于未减薄处理的第二芯片20的背面，或者，未减薄处理的第二芯片20的背面高于导体柱11背离第一芯片10的端面。
49.如图3所示，首先，提供半固化片30’；其次，预压合半固化片30’至第一芯片10键合第二芯片20的表面上，半固化片30’覆盖导体柱11和第二芯片20的背面；接着，本压合半固
化片30’，半固化片30’中树脂渗出并固化，形成包覆第一芯片10的至少一个表面、至少一个导体柱11和第二芯片20的塑封层30；然后，减薄塑封层30直至，塑封层30的顶面30a、导体柱11背离第一芯片10的端面和第二芯片20的背面20a齐平，此时，导体柱11背离第一芯片10的端面自塑封层30的顶面30a露出。
50.本技术实施例中，采用半固化片30’包覆经压合工艺后，直接形成塑封层30，相较于，传统的模塑工艺，半固化片30’在常温下为不流动的材料，因此省略了涂布操作，仅需将半固化片30’以覆膜的形式与堆叠芯片贴合即可，具有操作更方便，且固化后的塑封层可控性更佳。
51.如图4所示，制作重布线堆叠层40至减薄后的塑封层30的顶面30a和减薄后的第二芯片20的背面20a上。
52.如图4和图1所示，在重布线堆叠层40上制作第二互连层50，获得堆叠封装体100。
53.其中，第二互连结构50包括多个金属凸点，金属凸点例如是带有锡帽的铜柱，其中，任意相邻金属凸点的中心之间的间距p为40μm至100μm，优选为40μm至50μm，第二互连结构50作为输出端(output)，其中，相邻金属凸点的中心之间的间距p控制在40μm至50μm，堆叠封装体100能够实现小间距的输出端制作。另外，每一金属凸点的高度h为20μm至30μm。
54.本技术实施例中，堆叠封装体100中包括第一芯片10、第一互连结构21、第二芯片20、塑封层30和重布线堆叠层40的封装厚度t为100-200μm。由于堆叠封装体的封装厚度显著减小，因此，形成在第一芯片10上的至少一个导体柱11的高度可以显著缩减，即，无需制作高度较高的导体柱，有效降低堆叠封装体100的制作工艺难度。
55.进一步，减薄第二芯片20和塑封层30的制程中，覆盖在第二芯片20背面的塑封层30得以去除，减薄后的第二芯片20的背面20a裸露，因此，后制备的重布线堆叠层40和第二芯片20的背面20a直接接触，可显著改善第二芯片20的散热。
56.应当理解的是，可以通过研磨和/或抛光工艺减薄的塑封层30和第二芯片20。
57.需要说明的是，本技术其他实施例中，第二芯片20还包括预减薄步骤，第二芯片20预减薄至适当的厚度后与第一芯片10倒装键合；以半固化片30’包覆，在第一芯片10的至少一个表面上塑封导体柱11和第二芯片20的塑封层30；再经研磨对塑封层30的进行减薄，同时对第二芯片20进行二次减薄，直至导体柱11背离第一芯片10的端面、塑封层30的顶面30a和第二芯片20的背面20a齐平；最后，在第二芯片20的背面20a和塑封层30的顶面30a上制备得到重布线堆叠层40。
58.如图1和图5所示，堆叠封装体100还包括通过第二互连结构50电性连接于第一基板200一侧表面上的多个焊盘结构210；第一基板200相对的另一侧表面设置第三互连结构220，第三互连结构220倒装键合于第二基板300的一侧表面上的多个焊盘结构310。
59.换言之，本技术实施例中，第一基板200位于第二互连结构50和第三互连结构220之间，且第二互联结构50和第三互连结构220分别电性连接第一基板200。
60.第三互连结构220例如包括多个焊球，多个焊球和第二基板300表面上的多个焊盘结构310倒装键合。
61.本技术实施例中，第一基板200、第二基板300可以是电路板、重布线堆叠层、芯片或芯片封装结构等。
62.如图1、图5和图6所示，堆叠封装体100还包括通过第二互连结构50电性连接于转
接板400，较佳的，第二互联结构50和转接板400内的硅通孔或者介电通孔电性连接；第四互连结构410设置于转接板400和第一基板200之间，第四互连结构410包括多个焊球、焊盘、金属凸点、金属柱等，通过第四互连结构410实现封装体的输出端高密度扇出至第一基板200的上。
63.其中，还包括：包封层70，其包覆第一芯片10、塑封层30的周边和转接板400的至少一个表面，以形成电性性能更稳定的封装体。
64.本技术实施例中，硅通孔(through silicon via，tsv)是指：在芯片制造工艺或者芯片封装工艺中形成的穿过硅层的通孔，该通孔内填充导电材料；介质通孔(through-dielectric-via，tdv)是指：在芯片封装工艺或者芯片封装工艺中形成的穿过包括介电材料的通孔，该通孔内填充导电材料。
65.继续参照图6，经转接板400和第四互连结构410高密度扇出后，第四互连结构410与第一基板200一侧表面上的焊盘结构210电性连接，经第一基板200另一侧表面上的第三互连结构220倒装键合至第二基板300表面上的焊盘结构310。
66.其中，第三互连结构220中例如包括多个第一焊球，任意相邻第一焊球的中心之间的间距p1为0.4mm-0.5mm；第四互连结构410中例如包括多个第二焊球，任意相邻第二焊球的中心之间的间距p2为40μm至200μm。其中，“第一焊球”、“第二焊球”仅是为区别第三互联结构220和第四互联结构410中的焊球名称，并不做其他限定。
67.本技术实施例中，图1、图5、图6中相同的标号代表相同的元件具有相似的功能，不另赘述。
68.如图7所示，本技术另一实施例中还提供另一堆叠封装体100’，其与图1中绘示的堆叠封装体100的区别仅在于，堆叠封装体100’中，第二互联结构80为多个第三焊球。
69.如图8所示，堆叠封装体100’还包括，通过多个焊球表面贴装于印刷电路板500表面的焊盘结构510上。
70.综上，本实用新型中提供一种堆叠封装体，包括面对面倒装键合的第一芯片和第二芯片，半固化片塑封层包覆第一芯片的至少一个表面、第二芯片的周边和至少一个导体柱，其中，第二芯片背离第一芯片的背面、每个导体柱背离第一芯片的端面和塑封层背离第一芯片的顶面齐平。上述堆叠封装体具有如下有益效果：1)半固化片塑封层先塑封导体柱和第二芯片，再经减薄塑封层和第二芯片露出导体柱的端面，对导体柱本身的高度不限制，特别是省略制作高度较高的导体柱的步骤，降低了制作工艺的难度；2)第二芯片塑封后再减薄，避免芯片破片等损伤；3)封装过程中重构晶圆翘曲小，而且可以实现最终封装体小翘曲；4)减薄制程移除了第二芯片背面的塑封层和导体柱背离第一芯片一侧的塑封层，使得封装体积显著减小；5)第二芯片背面直接于重布线堆叠层接触，芯片散热能力改善显著。
71.本实用新型已由上述相关实施例加以描述，然而上述实施例仅为实施本实用新型的范例。此外，上面所描述的本实用新型不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。必需指出的是，本实用新型还可有其他多种实施例，在不背离本实用新型精神及其实质的情况下，熟悉本领域的技术人员可根据本实用新型作出各种相应的改变和变形，但这些相应的改变和变形都应属于本实用新型所附的权利要求的保护范围。