半导体器件及其制造方法与流程

1.本发明一般涉及氮基半导体器件。更具体地说，本发明涉及一种p沟道增强模式(p-channel enhancement mode)半导体器件，其具有用于引致二维空穴气(two-dimensional hole gas,2dhg)区域的应力调制层。


背景技术：

2.近年来，对高空穴迁移率晶体管(high-hole-mobility transistors,hhmt)的深入研究非常普遍，特别是在大功率开关和高频应用方面。iii族氮基高空穴迁移率晶体管利用具有不同带隙的两种材料之间的异质结界面形成量子阱状结构，此结构容纳二维空穴气(2dhg)区域，以满足高功率/频率器件的要求。根据实际需求，高空穴迁移率晶体管需要设计为常关型器件。然而，由于制程工艺因素，常关型高空穴迁移率晶体管的开发遇到了制程上的挑战。目前，需要提高常关型高空穴迁移率晶体管的良率，从而使其适合大规模生产。


技术实现要素：

3.根据本发明的一个方面，提供了一种半导体器件。一种半导体器件，包括第一氮基半导体层、第二氮基半导体层、源极电极、漏极电极、栅极电极、第一应力调制层和第二应力调制层。第一氮基半导体层具有第一厚度。第二氮基半导体层设置在第一氮基半导体层上，并且其具有的带隙小于第一氮基半导体层的带隙，以于其间形成异质结。第二氮基半导体层具有第二厚度，并且第一厚度与第二厚度的比例在0.5到5的范围内。源极电极和漏极电极分别设置在第二氮基半导体层的源极部分和漏极部分之上。栅极电极设置在第二氮基半导体层的栅极部分上方以及在源极电极和漏极电极之间，以便界定在源极部分和栅极部分之间的第一漂移区域以及在栅极部分和漏极部分之间的第二漂移区域。第一应力调制层设置在第二氮基半导体层上以及在源极电极和栅极电极之间，并对第一漂移区域提供应力，从而在第一漂移区域内引致出第一二维空穴气(2dhg)区域。第二应力调制层设置于第二氮基半导体层上以及在栅极电极和漏极电极之间，并向第二漂移区域提供应力，从而在第二漂移区域内引致出第二2dhg区域。第一厚度与第二厚度的比例被选择，以使第一和第二2dhg区域的空穴浓度大于第二氮基半导体层的源极部分、栅极部分、漏极部分下方的异质结的空穴浓度。
4.根据本发明的一个方面，提供了一种半导体器件。一种半导体器件，包括第一氮基半导体层、第二氮基半导体层、源极电极、漏极电极、栅极电极、应力调制层和第二应力调制层。第二氮基半导体层设置在第一氮基半导体层上，并且其具有的带隙小于第一氮基半导体层的带隙以于其间形成异质结。源极电极和漏极电极设置于第二氮基半导体层。栅极电极设置于第二氮基半导体层上并与其接触，以与第二氮基半导体层的形成界面。第一应力调制层和第二应力调制层设置于第二氮基半导体层上，并对第二氮基半导体层提供至少一个应力，从而引致出第一二维空穴气(2dhg)区域和第二2dhg区域。当施加到栅极电极的电压小于栅极电极的阈值电压时，第一2dhg区域和第二2dhg区域通过栅极电极下方的异质结
的一部分彼此分离。
5.根据本发明的一个方面，提供了一种制造半导体器件的方法。此方法包括以下步骤。形成第一氮基半导体层。在第一氮基半导体层上形成第二氮基半导体层以其间形成异质结。第二氮基半导体层足够薄，使得在异质结处的空穴被禁止自由地平行于异质结移动。栅极电极、源极电极和漏极电极形成在第二氮基半导体层上方。第一应力调制层形成在第二氮基半导体层上以及源极电极和栅极电极之间，以便对在源极电极和栅极电极之间的第一漂移区域提供应力的第，从而在第一漂移区域内引致出第一二维空穴气(2dhg)区域。第二应力调制层形成在第二氮基半导体层上以及在栅极电极和漏极电极之间，以便在栅极电极和漏极电极之间的第二漂移区域提供应力的第二漂移区域，从而在第二漂移区域内引致出第二2dhg区域。
6.通过上述配置，将第一和第二氮基半导体层的厚度比例有意地控制在0.5到5的范围内，因此在第二氮基半导体层内很难固有地引致/产生2dhg区域。第一和第二应力调制层可以对第二氮基半导体层的分离区域提供应力，以便在其中引致出分离的第一和第二2dhg区域。由于在第一和第二2dhg区域之间的第二氮基半导体层的一区域未被应力调制层所覆盖，因此于此处并未诱导出2dhg区域。由于第一和第二2dhg区域之间不存在2dhg区域，故第一和第二2dhg区域自然地中断。p沟道增强模式半导体器件因而被实现。半导体器件的制造工艺简单且避免使用额外的蚀刻步骤来蚀刻氮基半导体层以干扰2dhg区域的连续性。因此，本发明的半导体器件可以具有良好的可靠度、良好的电性能和良好的良率。
附图说明
7.当结合附图阅读时，从以下具体实施方式能容易地理解本揭露内容的各方面。应注意的是，各个特征可以不按比例绘制。实际上，为了便于论述，可任意增大或减小各种特征的尺寸。本发明的实施例在下文中可对照附图以进行更详细的描述，其中：
8.图1是根据本发明的一些实施例的半导体器件的垂直截面图；
9.图2a、图2b、图2c和图2d显示了根据本发明一些实施例的用于制造氮基半导体器件的方法的不同阶段图；
10.图3是根据本发明一些实施例的半导体器件的垂直截面图；
11.图4是根据本发明一些实施例的半导体器件的垂直截面图；
12.图5是根据本发明一些实施例的半导体器件的垂直截面图；
13.图6是根据本发明一些实施例的半导体器件的垂直截面图；和
14.图7是根据本发明一些实施例的半导体器件的垂直截面图。
具体实施方式
15.于全部的附图和详细说明中，将使用相同的参考符号来表示相同或相似的部件。借由以下结合附图的详细描述，将可容易理解本揭露内容的实施方式。
16.于空间描述中，像是“上”、“下”、“上方”、“左侧”、“右侧”、“下方”、“顶部”、“底部”、“纵向”、“横向”、“一侧”、“较高”、“较低”、“较上”、“之上”、“之下”等的用语，是针对某个组件或是由组件所构成的群组的某个平面定义的，对于组件的定向可如其对应图所示。应当理解，这里使用的空间描述仅用于说明目的，并且在此所描述的结构于实务上的体现可以
是以任何方向或方式设置于空间中，对此的前提为，本发明内容的实施方式的优点不因如此设置而偏离。
17.此外，需注意的是，对于描绘为近似矩形的各种结构的实际形状，在实际器件中，其可能是弯曲的、具有圆形的边缘、或是具有一些不均匀的厚度等，这是由于设备的制造条件造成的。本发明内容中，使用直线和直角绘示仅用于方便表示层体和技术特征。
18.于下面的描述中，半导体器件/芯片/封装以及其制造方法等被列为优选实例。本领域技术人员将能理解到，可以在不脱离本发明的范围以及精神的情况下进行修改，包括添加以及/或替换。特定细节可以省略，目的为避免使本发明模糊不清；然而，本发明内容是为了使本领域技术人员能够在不进行过度实验的情况下，实现本发明内容中的教示。
19.图1是根据本发明的一些实施例的半导体器件100a的垂直截面图。半导体器件100a包括衬底102、缓冲层104、氮基半导体层106和108、隔离结构110、源极电极120、漏极电极122、栅极电极124、应力调制层130和132、钝化层140、接触通孔150和图案化导电层160。
20.衬底102可以是半导体衬底。衬底102的示例性材料可包括，例如但不限于，硅(si)、硅锗(sige)、碳化硅(sic)、砷化镓、p型掺杂的硅、n型掺杂的硅、蓝宝石、绝缘体上半导体(例如绝缘体上硅(silicon on insulator,soi))或其他合适的衬底材料。在一些实施例中，衬底102可包括，例如但不限于，iii族元素、iv族元素、v族元素或其组合(例如，iii-v族化合物)。在其他实施例中，衬底102可包括，例如但不限于，一个或多个其他特征，例如掺杂区域(doped region)、埋层(buried layer)、外延层(epitaxial(epi)layer)或其组合。
21.缓冲层104可设置在衬底102上/上方/之上。缓冲层104可以设置在衬底102和氮基半导体层106之间。缓冲层104可以被配置为减少衬底102和氮基半导体层106之间的晶格和热失配，从而修复由于失配(mismatches)/差异(difference)引起的缺陷。缓冲层104可包括iii-v族化合物。iii-v族化合物可包括，例如但不限于，铝、镓、铟、氮或其组合。因此，缓冲层104的示例性材料还可以包括，例如但不限于，氮化镓(gan)、氮化铝(aln)、氮化铝镓(algan)、氮化铝铟镓(inalgan)或其组合。在一些实施例中，半导体器件100a可进一步包括成核层(nucleation layer,未示出)。成核层可以形成于衬底102和缓冲层104之间。成核层可被配置为提供过渡层(transition)以适应衬底102和缓冲层的iii族氮化物层之间的失配/差异。成核层的示例性材料可包括，例如但不限于，氮化铝(aln)或其任何合金。
22.氮基半导体层106设置在缓冲层104上/上方/之上。氮基半导体层108设置在氮基半导体层104上/上方/之上。掺杂的氮基半导体层106的示例性材料可包括但不限于氮化物或iii-v族化合物，例如氮化镓(gan)、氮化铝(aln)、氮化铟(inn)、inxalyga(1
–
x
–
y)n，其中x+y≤1，alaga(1
–
a)n其中a≤1。氮基半导体层108的示例性材料可包括，例如但不限于，p型掺杂的iii-v族氮化物半导体材料，例如p型氮化镓(gan)、p型氮化铝镓(algan)、p型氮化铟(inn)、p型氮化铝铟(alinn)、p型氮化铟镓(ingan)、p型氮化铝铟镓(alingan)或其组合。
23.可选择氮基半导体层106和108的示例性材料，使得氮基半导体层108的带隙(即，禁带宽度(forbidden band width))小于氮基半导体层106的带隙，这使得它们的电子亲和力彼此不同，并其间形成异质结(heterojunction)。例如，当氮基半导体层106是具有约4.0ev的带隙的氮化铝镓(algan)层时，氮基半导体层108可以被选择为具有约3.4ev的带隙的p型掺杂的氮化镓(gan)层。
24.源极电极120和漏极电极122设置在氮基半导体层108上/上方/之上。源极电极120
和漏极电极122分别与氮基半导体层108的不同部分接触。具体地，源极电极120设置在氮基半导体层108的源极部分sp上/上方/之上。源极电极120与源极部分sp接触。漏极电极122设置在氮基半导体层108的漏极部分dp上/上方/之上。漏极电极122与漏极部分dp接触。
25.在一些实施例中，源极电极120和漏极电极122可包括，例如但不限于，金属、合金、掺杂的半导体材料(例如掺杂的晶体硅)、化合物(例如硅化物和氮化物)、其他导体材料或其组合。源极电极120和漏极电极122的示例性材料可包括，例如但不限于，钛(ti)、铝硅(alsi)、氮化钛(tin)或其组合。源极电极120和漏极电极122中的每一个可以是单层，也可以是相同或不同组成的多层。在一些实施例中，源极电极120和漏极电极122与氮基半导体层108形成欧姆接触；因此，源极电极120和漏极电极122可以作为接触电极。可通过向源极电极120和漏极电极122施加钛(ti)、铝(al)或其他合适材料来实现欧姆接触。在一些实施例中，每一个源极电极120和漏极电极122由至少一个共形层和导电填料形成。共形层可以包裹导电填料。共形层的示例性材料，例如但不限于，钛(ti)、钽(ta)、氮化钛(tin)、铝(al)、金(au)、铝硅(alsi)、镍(ni)、铂(pt)或其组合。导电填料的示例性材料可包括，例如但不限于，铝硅(alsi)、铝铜(alcu)或其组合。
26.栅极电极124设置在氮基半导体层108上/上方/之上。栅极电极124与氮基半导体层108接触。具体地，栅极电极124设置在氮基半导体层108的栅极部分gp上/上方/之上，以便在源极部分sp和栅极部分gp之间界定出漂移区域r1，并且在栅极部分gp和漏极部分dp之间界定漂移区域r2。栅极电极124与栅极部分gp接触。栅极电极124与氮基半导体层108的栅极部分gp形成界面。
27.栅极电极124的示例性材料可包括金属或金属化合物。栅极电极124可以形成为具有相同或不同组成的单层或多层。金属或金属化合物的示例性材料可包括，例如但不限于，钨(w)、金(au)、钯(pd)、钛(ti)、钽(ta)、钴(co)、镍(ni)、铂(pt)、钼(mo)、氮化钛(tin)、氮化钽(tan)、金属合金或其化合物或其他金属化合物。
28.源极电极120、漏极电极122和栅极电极124可以构成半导体器件100a中晶体管的一部分。在一些实施例中，这些组件可以构成p沟道晶体管的一部分。
29.考虑到具有氮化镓沟道层(带隙约为3.4ev)与氮化铝镓势垒层(带隙约为4.0ev)的p沟道半导体器件，由于沟道层和势垒层之间的极化效应(polarization effect)的因素，在沟道层和势垒层之间的连接界面处可产生三角阱位势(triangular well potential)，因此，空穴(hole)在三角形井中累积，从而在异质结附近生成二维空穴气(2dhg)区域。应注意的是，2dhg区域的形成与沟道层和势垒层之间的极化效应的程度呈正相关。一般来说，由于连续2dhg区域的自然生成，p沟道半导体器件通常为常开(normally-on)器件。
30.在本发明中，氮基半导体层106和108的厚度被适当地选择，一旦外部因素被引入后，2dhg区域即可工作。换句话说，在没有任何外部因素的情况下，氮基半导体层106和108之间的异质结的空穴浓度将会是零或接近于零，因此不会产生2dhg区域。
31.更具体地说，氮基半导体层106具有厚度t1，并且氮基半导体层108具有厚度t2。由于2dhg区域的形成源自于氮基半导体层106和108的极化效应，氮基半导体层106和108的厚度比例决定了极化效应的程度。在一些实施例中，厚度t1与厚度t2之比例有意地控制/选择在约0.5到约5的范围内，使得在氮基半导体层106和108之间不具有明显的极化效应(用于
引致2dhg区域)。通过将厚度比例有意地设计在上述的特定范围内，在氮基半导体层108中几乎不会自动地/固有地生成2dhg区域。
32.在一些实施例中，氮基半导体层106的厚度t1范围为约35nm至约50nm。在一些实施例中，氮基半导体层108的厚度t2范围为约10nm至约69nm。在图1的示例性图示中，厚度t1被选为大于厚度t2。厚度t1与厚度t2的比例有意地被控制/选择在约1到约5的范围内。在一些实施例中，氮基半导体层106的材料可以是alaga
(1
–
a)
n，其中0.2≤a≤0.54。
33.就此而言，通过上述厚度t1的设计和氮基半导体层106(例如，alaga
(1
–
a)
n)中铝(al)的含量，可以进一步抑制氮基半导体层106和108的极化效应。这样的设计会使2dhg区域难以自然地引致/产生。此外，通过上述厚度t2的设计，氮基半导体层108足够薄(例如，在约10nm到约69nm的范围内)，使得在氮基半导体层106和108之间的异质结处难以自然地产生空穴。
34.在本发明中，通过将外部因素引入半导体器件100a，可在氮基半导体层106和108之间的异质结处生成2dhg区域。在一些实施例中，外部因素包括向氮基半导体层108施加应力。
35.为了从外部引致/产生至少一个2dhg区域，需要增强氮基半导体层106和108的极化效应。应力调制层130和132可被应用到半导体器件100a中以改变/调整/控制氮基半导体层106和108的应力分布，从而增强其中的极化效应。
36.具体而言，应力调制层130和132设置在氮基半导体层108上/上方/之上。应力调制层130与氮基半导体层108的漂移区域r1接触。应力调制层130位于源极电极120和栅极电极124之间。应力调制层132与氮基半导体层108的漂移区域r2接触。应力调制层132位于漏极电极122和栅极电极124之间。应力调制层130和132通过栅极电极124彼此分开。
37.应力调制层130和132可分别对漂移区域r1和r2提供/施加应力，以控制/调整其中的应力分布。在一些实施例中，应力调制层130和132的晶格常数可以大于氮基半导体层108的晶格常数，使得应力调制层130和132可以分别对漂移部分r1和r2提供膨胀应变或拉伸应力。拉伸应力可有助于氮基半导体层106和108的极化效应，从而导致在漂移区域r1内引致出2dhg区域112和在漂移区域r2内引致出2dhg区域114。
38.氮基半导体层108的栅极部分gp未被应力调制层130和132所覆盖，因此在2dhg区域112和114之间的栅极部分gp中不存在被引致的2dhg区域。氮基半导体层108的源极部分sp和漏极部分dp未被应力调制层130和132所覆盖。由于在源极部分sp、漏极部分dp和栅极部分gp下方不会自然地产生2dhg区域，因此2dhg区域112和114的空穴浓度大于氮基半导体层108的源极部分sp、栅极部分gp和漏极部分dp下方异质结的空穴浓度。在一些实施例中，源极部分sp、漏极部分dp和栅极部分gp下方异质结的空穴浓度为零或接近零。
39.具体而言，源极电极120具有两个相对的边缘e1、e2。漏极电极122具有两个相对的边缘e3、e4。栅极电极124具有两个相对的边缘e5、e6。2dhg区域112在源极电极120朝向栅极电极124的边缘e1的下方位置被截止，且2dhg区域112在栅极电极124朝向源极电极120的边缘e6的下方位置被截止。在源极电极120朝向栅极电极124的边缘e1下的部分的异质结的空穴浓度可以大于在源极电极120的边缘e2下的部分的异质结的空穴浓度。在源极电极120的边缘e2下方的部分的异质结的空穴浓度可以为零。此原因是由应力调制层130提供的应力可以少部分地传递至源极电极120的边缘e1下方的位置。这样的配置有利于通过源极电极
120传输载子。
40.2dhg区域114在栅极电极124朝向漏极电极122的边缘e5的下方位置被截止，且2dhg区域114在漏极电极122的边缘朝向栅极电极124的下方位置被截止。在漏极电极120朝向栅极电极124的边缘e4下朝向栅极电极124的部分的异质结的空穴浓度可以大于漏极电极122的边缘e3下的部分的异质结的空穴浓度。在漏极电极122的边缘e3下方的部分的异质结的空穴浓度可以为零。此原因是由应力调制层132提供的应力可以少部分地传递至漏极电极122的边缘e4下方的位置。这样的配置有利于通过漏极电极122传输载子。
41.因此，2dhg区域112和114的边界可被明确界定。2dhg区域112和114两者可以被视为一个不连续的2dhg区域。因此，至少通过控制上述厚度比例以及应力调制层130、132的分布，半导体器件100a可包括至少一个具有增强模式的氮化镓基(gan-based)的p沟道高空穴迁移率晶体管(hhmt)。
42.在图1的示例性图示中，半导体器件100a是增强模式器件，当栅极电极124大约处于零偏置(zero bias)时，其处于常关状态(normally-off state)。具体地说，由于将厚度t1与厚度t2的比例有意地控制/选择在约0.5到约5的范围内，因此在栅极部分gp内不会引致2dhg区域。即，栅极部分gp下方的异质结的空穴浓度为零，以便将2dhg区域112与2dhg区域114分离。因此，2dhg区域112和114被栅极部分gp中断。由于此机制，半导体器件100a具有常关特性。换句话说，当未向栅极电极124施加电压，或，施加到栅极电极124的电压小于阈值电压(即，在栅极电极124下方形成反转层所需的最小电压)时，位于栅极电极124下方的栅极部分gp(例如，栅极电极124下方的异质结的一部分)持续被阻断，因此没有电流流过此处。
43.此外，每一个应力调制层130和132的上表面低于源极电极120、漏极电极122和栅极电极124的位置，以避免半导体器件100a变得太厚。应力调制层130和132的示例性材料可以包括，例如但不限于，氮化铝、氮化镓或其组合。在一些实施例中，应力调制层130的材料可以与应力调制层132的材料相同，因此应力调制层130和132可以一起制造，从而简化制造过程并降低制造成本。例如，形成应力调制覆盖层以覆盖源极电极120、漏极电极122和栅极电极124。然后，在应力调制覆盖层上执行图案化工艺以去除其多余部分，从而形成应力调制层130和132。
44.为了实现常关状态，实际上，在p沟道半导体器件中，可以使用其他方式中断源极电极和漏极电极之间的2dhg区域的连续性。例如，实现常闭p沟道半导体器件的一种方法是在氮化铝镓(algan)阻挡层中形成凹槽结构并将栅极电极填充于其中，借此消除栅极电极正下方的2dhg区域的区块。因此，需要对algan层执行破坏性步骤，例如蚀刻步骤。然而，蚀刻步骤可能对侧壁/表面导致非预期地损伤，并且algan层的凹陷/凹凸表面可能导致载子散射，从而降低载流迁移率并增加半导体器件的导通电阻。此外，蚀刻步骤需要被精确地控制，因此很难提高良率。
45.与具有凹陷结构的常闭p沟道半导体器件相比，半导体器件100a通过以建设性方式将应力调制层130和132分别设置在氮基半导体层108上以创造不连续的2dhg区域。因为栅极部分gp下方的异质结的空穴浓度为零，故2dhg区域112和114自然地被栅极部分gp中断。此结构不需要利用破坏性步骤(例如蚀刻步骤)来消除2dhg区域的一部分以创建不连续的2deg区域。因此，可以实现p沟道增强模式半导体器件。由于避免使用蚀刻工艺，可大幅度
地降低产生因使用蚀刻工艺产生的非预期表面损伤的机率，从而氮基半导体层108的上表面可保持平坦。因此，源极电极120、漏极电极122和栅极电极124可以设置在氮基半导体层108的平坦的上表面上，并且它们可以相对于氮基半导体层108处于相同高度水平的位置。这样的配置不会干扰2dhg区域112和114中的空穴的传输，因此可以改进半导体器件100a的空穴迁移率。总的来说，半导体器件100a可以具有良好的电性能、良好的可靠度和良好的良率。
46.多个隔离结构110可设置在缓冲层104上/上方/之上。这些隔离结构110可分别设置在氮基半导体层106和108的相对两侧。隔离结构110和氮基半导体层106共同覆盖缓冲层104的顶表面。在本发明的实施例中，这些隔离结构110可以实现电隔离的功能；因此，隔离结构110可用作间隙结构(spacer)。例如，可以在衬底102和缓冲层104上生长另一电子器件，并且形成隔离结构110以用于与此电子器件电隔离。在一些实施例中，隔离结构110可以是沟槽(trench)、植入区域(implant region)或井(well)。在一些实施例中，隔离结构110的示例性材料可以是介电材料。例如，隔离结构110可包括氮化硅(sinx)层、氧化硅(siox)层、氮氧化硅(sion)、碳化硅(sic)、氮化硅硼(sibn)、氮化碳硅硼(sicbn)、氧化物、氮化物、等离子体增强氧化物(plasma enhanced oxide,peox)或其组合。
47.钝化层140覆盖源极电极120、漏极电极122和栅极电极124、应力调制层130和132以及隔离结构110。在一些实施例中，钝化层140可以作为平坦化层(planarization layer)，其具有水平顶表面以支撑其他层/元件。在一些实施例中，钝化层140可以形成为较厚的层，并且在钝化层140上执行平坦化工艺，例如化学机械抛光(chemical mechanical polish,cmp)工艺，以去除多余部分，从而形成水平顶表面。钝化层140的材料可包括，例如但不限于，介电材料。例如，钝化层140可包括氮化硅(sin
x
)层、氧化硅(sio
x
)层、氮氧化硅(sion)、碳化硅(sic)、氮化硅硼(sibn)、氮化碳硅硼(sicbn)、氧化物、氮化物、等离子体增强氧化物(plasma enhanced oxide,peox)或其组合。
48.接触通孔150设置在钝化层140内。接触通孔150可穿透钝化层140。接触通孔150可纵向地延伸以连接到源极电极120、漏极电极122和栅极电极124。接触通孔150的上表面未被钝化层140所覆盖。接触通孔150的示例性材料可包括，例如但不限于，导电材料，如金属或合金。
49.图案化导电层160设置在钝化层140和接触通孔150上/上方/之上。图案化导电层160与接触通孔150接触。图案化导电层160可以具有金属线(metal line)、焊垫(pads)、迹线(traces)或其组合，使得图案化导电层160可以形成有至少一个电路。因此，图案化导电层160可以作为图案化电路层。图案化导电层160可通过接触通孔150与源极电极120、漏极电极122和栅极电极124连接。外部电子器件可通过图案化导电层160向半导体器件100a发送至少一个电子信号，反之亦然。图案化导电层160的示例性材料可包括，例如但不限于，导电材料。图案化导电层160可包括具有金(ag)、铝(al)、铜(cu)、钼(mo)、镍(ni)、钛(ti)、或其合金、其氧化物、其氮化物或其组合的单层膜或多层膜。
50.图2a、图2b、图2c和图2d中示出了用于制造半导体器件100a的方法的不同阶段图，如下所述。在下文中，沉积技术例如可包括但不限于原子层沉积(atomic layer deposition,ald)、物理气相沉积(physical vapor deposition,pvd)、化学气相沉积(chemical vapor deposition,cvd)、金属有机cvd(metal organic cvd,mocvd)、等离子体
cvd(plasma enhanced cvd,pecvd)、低压cvd(low-pressure cvd,lpcvd)、等离子体辅助气相沉积(plasma-assisted vapor deposition)、外延生长(epitaxial growth)或其他合适工艺。
51.参考图2a，通过使用沉积技术在衬底102上形成缓冲层104。通过使用沉积技术在缓冲层104上形成氮基半导体层106。可通过使用沉积技术在氮基半导体层106上形成氮基半导体层108，以便在其间形成异质结。
52.氮基半导体层106的厚度范围为约35nm至约50nm。氮基半导体层108的厚度范围为约10nm至约69nm。应注意的是，氮基半导体层108足够薄，使得异质结处的空穴被禁止自由地平行于异质结移动。多个隔离结构110形成在氮基半导体层106和108的两相对两侧。在一些实施例中，这些隔离结构110可以在其他阶段形成。
53.参考图2b，源极电极120、漏极电极122和栅极电极124形成于氮基半导体层108上/上方/之上。源极电极120、漏极电极122和栅极电极124的形成包括沉积技术和图案化工艺。在一些实施例中，可以执行沉积技术以形成覆盖层，并且可以执行图案化工艺以去除其多余部分。在一些实施例中，图案化工艺可包括光刻(photolithography)、曝光(exposure)和显影(development)、蚀刻(etching)、其他合适工艺或其组合。
54.参考图2c，形成应力调制覆盖层162以覆盖源极电极120、漏极电极122、栅极电极124和氮基半导体层108。应力调制覆盖层162的晶格常数大于氮基半导体层108的晶格常数，使得应力调制覆盖层162可以对氮基半导体层108的漂移部分r1和r2提供拉伸应力。因此，2dhg区域112和114可分别在漂移部分r1和r2内引致出。
55.参考图2d，在应力调制覆盖层162上执行蚀刻工艺以移除其多余部分，从而暴露出源极电极120、漏极电极122和栅极电极124。因此，应力调制层130可以形成于源极电极120和栅极电极124之间。应力调制层132可以形成于栅极电极124和漏极电极122之间。接着，可以形成钝化层140、接触通孔150和图案化导电层160，从而获得如图1所示的半导体器件100a的配置。
56.为了实现不同的电性能以满足不同的要求，由应力调制层130和132提供的拉伸应力的强度可以不同，从而2dhg区域112和114可以具有不同的空穴浓度。各种不同的实施例将会于下方段落详细地描述。
57.图3是根据本发明的一些实施例的半导体器件100b的垂直截面图。在图3的示例性图示中，应力调制层132的材料可以不同于应力调制层130的材料。通过材料的差异，应力调制层130和氮基半导体层108之间的晶格常数差异小于应力调制层132和氮基半导体层108之间的晶格常数差异。例如，应力调制层130的材料可以包括氮化铝(aln)，应力调制层132的材料可以包括氮化镓(gan)，氮基半导体层108的材料可以包括p型掺杂的氮化镓(p-doped gan)。因此，由应力调制层130提供并施予漂移区域r1的拉伸应力小于由应力调制层132提供并施予漂移区域r2的拉伸应力。因此，2dhg区域112的空穴浓度小于2dhg区域114的空穴浓度。
58.图4是根据本发明的一些实施例的半导体器件100c的垂直截面图。在图4的示例性图示中，应力调制层132的材料可以不同于应力调制层130的材料。通过材料的差异，应力调制层130和氮基半导体层108之间的晶格常数差异大于应力调制层132和氮基半导体层108之间的晶格常数差异。例如，应力调制层130的材料可以包括氮化镓(gan)，应力调制层132
的材料可以包括氮化铝镓(algan)，并且氮基半导体层108的材料可以包括p型掺杂的氮化镓(p-doped gan)。因此，由应力调制层130提供并施予漂移区域r1的拉伸应力大于由应力调制层132提供并施予漂移区域r2的拉伸应力，使得2dhg区域112的空穴浓度大于2dhg区域114的空穴浓度。
59.在半导体器件100b和100c的制造过程中，应力调制层130和132可以依序分两个阶段形成，以便分别在源极电极120和栅极电极124之间的区域和漏极电极122和栅极电极124之间的区域中沉积不同的材料。
60.在一些实施例中，应力调制层130可包括至少两种不同的材料，使得单一漂移区域r12具有多个不同部分，且这些部分分别与相应的应力调制层的不同材料接触。在一些实施例中，应力调制层132可包括至少两种不同的材料，使得单一漂移区域r2具有多个不同部分，且这些部分分别与相应的应力调制层的不同材料接触。通过这种配置，可以更精确地控制氮基半导体层106和108的应力分布，以便在2dhg区域112或114中实现更好的空穴浓度分布。
61.图5是根据本发明的一些实施例的半导体器件100d的垂直截面图。在图5的示例性图示中，应力调制层130的厚度可以小于应力调制层132的厚度。因此，由应力调制层130提供并施予漂移区域r1的拉伸应力小于由应力调制层132提供并施予漂移区域r2的拉伸应力，使得2dhg区域112的空穴浓度小于2dhg区域114的空穴浓度。在一些实施例中，应力调制层130的材料可以与应力调制层132的材料相同。
62.图6是根据本公开的一些实施例的半导体器件100e的垂直截面图。在图6的示例性图示中，应力调制层130的厚度大于应力调制层132的厚度。因此，由应力调制层130提供并施予漂移区域r1的拉伸应力大于由应力调制层132提供并施予漂移区域r2的拉伸应力，使得2dhg区域112的空穴浓度大于2dhg区域114的空穴浓度。在一些实施例中，应力调制层130的材料可以与应力调制层132的材料相同。且
63.在半导体器件100d和100e的制造过程中，应力调制层130和132可以由具有不同沉积速率的两个制造阶段依序地被形成，使得应力调制层130和132的厚度可以彼此不同。
64.在一些实施例中，应力调制层130和132中的任一个的厚度可以是变化的，以便更精确地控制氮基半导体层106和108的应力分布。因此，可以在2dhg区域112或114中实现更好的空穴浓度分布。
65.在半导体器件100b、100c、100d和100e中，应力调制层130和132的材料/厚度可以改变，使得由应力调制层130施予到漂移区域r1的拉伸应力可以不同于由应力调制层132施予到漂移区域r2的拉伸应力。因此，漂移区域r1内的空穴浓度可以不同于漂移区域r2的空穴浓度。这些因素可用于使半导体器件100b、100c、100d和100e的饱和电流和导通电阻更可控制的。因此，本发明的设计是灵活的，而可满足不同的器件要求。
66.图7是根据本发明的一些实施例的半导体器件100f的垂直截面图。在图7的示例性图示中，氮基半导体层108可以比氮基半导体层106厚。厚度t1与厚度t2的比例在约0.5到约1的范围内。也就是说，氮基半导体层106和108之间的厚度关系可以根据不同的器件要求进行调整/改变。
67.基于上述描述，在本发明的实施例中，通过將氮基半导体层的厚度比例有意地设计在约0.5到约5的范围内，具有较小带隙的氮基半导体层(例如，通道层)中难以固有地引
致/生成2dhg区域。此外，分离的应力调制层的配置可对氮基半导体层的不同部分提供应力，故可增强这些部分的极化效应的程度，从而导致在其中引致出分离的2dhg区域。因此，当施加到栅极电极的电压小于栅极电极的阈值电压时，在异质结处的空穴被禁止自由地平行于异质结移动。用另一种方式解释，通过设计這些氮基半导体层的厚度比例和這些分离的应力调制层的配置，从而在沟道层中产生不连续的2dhg区域。因此，可以实现p沟道增强型半导体器件。半导体器件的制造工艺简单，避免使用额外的蚀刻步骤来蚀刻氮基半导体层。因此，本发明的半导体器件具有良好的可靠度、良好的电特性和良好的良率。
68.本发明的以上描述是为了达到说明以及描述目的而提供。本发明并非意图全面性地或是将本发明限制成上所公开的精确形式。意图详尽无遗或仅限于所公开的精确形式。对于本领域技术人员来说，显着地，可存在许多修改以及变化。
69.如本文所用且未另行定义的术语，像是“实质上地”、“实质的”、“近似地”以及“约”，其为用于描述以及解释小的变化。当与事件或状况一起使用时，术语可以包括事件或状况有精确发生的示例，以及事件或状况近似发生的示例。例如，当与数值一起使用时，术语可以包含小于或等于所述数值的
±
10％的变化范围，例如小于或等于
±
5％、小于或等于
±
4％、小于或等于
±
3％、小于或等于
±
2％、小于或等于
±
1％、小于或等于
±
0.5％，小于或等于
±
0.1％，或小于或等于
±
0.05％。对于术语“实质共面”，其可指在数微米(μm)内沿同一平面定位的两个表面，例如在40微米(μm)内、在30μm内、在20μm内、在10μm内，或1μm内沿着同一平面定位。
70.如本文所使用的，除非上下文另有明确规定，否则单数术语“单个”、“一个”和“所述单个”可包括复数参考词。在一些实施方式的描述中，所提供的在另一组件“上方”或“上面”的组件可以包括的状况有，前一组件直接在后一组件上(例如，与后一组件有物理接触)的状况，以及一个或多个中介组件位于前一组件和后一组件之间的状况。
71.虽然已经参考本发明内容的具体实施方式来描述和说明本揭露内容，但是这些描述和说明并不受到限制。本领域技术人员应当理解，在不脱离所附权利要求所定义的本发明内容的真实精神和范围的情况下，可以进行各种修改和替换为等效物。附图并非一定是按比例绘制而成的。由于制造工艺和公差的因素，本发明内容中所呈现的工艺与实际装置之间可能存在区域别。本发明内容的其他实施方式可能没有具体说明。说明书和附图应当视为是说明性的，而不是限制性的。可作出修改以使特定情况、材料、物质组成、方法或过程能够适应本发明内容的目的、精神和范围。所有这些修改都会落在本文所附权利要求的范围内。虽然本文所揭露的方法是通过参照特定顺序执行特定操作来描述的，但是应当理解，可以进行组合、子划分或重新排序这些操作，以形成等效的方法，并且此并不会脱离本发明的教示。因此，除非在此有特别指出，否则，此些操作的顺序和分组是不受限制的。