半导体装置的制作方法

1.本技术与2020年6月26日向日本国专利局提出的日本特愿2020－110900号对应，在此引用并录入本技术的全部公开内容。本发明涉及半导体装置。


背景技术：

2.专利文献1公开了一种具备半导体基板、n型的漂移区域、p型的主体区域、多个沟槽栅极构造、多个沟槽源极构造、n型的多个源极区域、以及p型的多个主体接触区域的半导体装置。漂移区域形成于半导体基板的表层部。主体区域形成于漂移区域的表层部。多个沟槽栅极构造以到达漂移区域的方式空出间隔地形成于半导体基板，以向一方方向延伸的条纹状排列。
3.多个沟槽源极构造分别形成于半导体基板中接近的两个沟槽栅极构造之间的区域，以沿沟槽栅极构造延伸的条纹状排列。各源极区域在主体区域的表层部沿各沟槽栅极构造形成。各主体接触区域在主体区域的表层部沿各沟槽源极构造形成，且与各源极区域连接。
4.现有技术文献
5.专利文献
6.专利文献1：美国专利申请公开第2017/0040423号说明书


技术实现要素：

7.发明所要解决的课题
8.本发明的一个实施方式提供一种能够有助于细化的半导体装置。
9.用于解决课题的方案
10.本发明的一个实施方式提供一种半导体装置，包括：半导体芯片，其具有主面；第一导电型的漂移区域，其形成于上述主面的表层部；第二导电型的主体区域，其形成于上述漂移区域的表层部；第一导电型的源极区域，其形成于上述主体区域的表层部；多个沟槽源极构造，其以横穿上述源极区域以及上述主体区域而到达上述漂移区域的方式形成于上述主面，在第一方向上空出间隔地排列；第二导电型的主体连接区域，其以与上述主体区域电连接的方式在上述主体区域的表层部中形成于接近的两个上述沟槽源极构造之间的区域；以及第一导电型的源极连接区域，其以与上述源极区域电连接的方式在上述主体区域的表层部中且在与上述主体连接区域不同的区域形成于接近的两个上述沟槽源极构造之间的区域。
11.本发明中的上述的、或者其它的目的、特征以及效果通过参照附图如下叙述的实施方式的说明会更加清楚。
附图说明
12.图1是表示本发明的第一实施方式的sic半导体装置的俯视图。
13.图2是表示图1所示的电极的布局的俯视图。
14.图3是表示图1所示的sic芯片的第一主面的布局的俯视图。
15.图4是放大了图3所示的构造的一个主要部分后的俯视图。
16.图5是放大了图3所示的构造的其它主要部分后的俯视图。
17.图6是沿图4所示的vi-vi线的剖视图。
18.图7是沿图4所示的vii-vii线的剖视图。
19.图8是沿图4所示的viii-viii线的剖视图。
20.图9是沿图4所示的ix-ix线的剖视图。
21.图10是沿图5所示的x-x线的剖视图。
22.图11与图4对应，是用于说明本发明的第二实施方式的sic半导体装置的构造的俯视图。
23.图12与图4对应，是用于说明本发明的第三实施方式的sic半导体装置的构造的俯视图。
24.图13与图4对应，是用于说明本发明的第四实施方式的sic半导体装置的构造的俯视图。
25.图14与图4对应，是用于说明本发明的第五实施方式的sic半导体装置的构造的俯视图。
26.图15与图4对应，是用于说明本发明的第六实施方式的sic半导体装置的构造的俯视图。
27.图16是沿图15所示的xvi-xvi线的剖视图。
28.图17与图6对应，是用于说明本发明的第七实施方式的sic半导体装置的构造的剖视图。
29.图18与图6对应，是用于说明本发明的第八实施方式的sic半导体装置的构造的剖视图。
具体实施方式
30.图1是表示本发明的第一实施方式的sic半导体装置1的俯视图。图2是表示图1所示的电极的布局的俯视图。图3是表示图1所示的sic芯片2的第一主面3的布局的俯视图。图4是放大了图3所示的构造的一个主要部分后的俯视图。图5是放大了图3所示的构造的其它主要部分后的俯视图。图6是沿图4所示的vi-vi线的剖视图。图7是沿图4所示的vii-vii线的剖视图。图8是沿图4所示的viii-viii线的剖视图。图9是沿图4所示的ix-ix线的剖视图。图10是沿图5所示的x-x线的剖视图。
31.参照图1～图10，sic半导体装置1在该方式(this embodiment)中是包含由六方晶的sic单晶构成的sic芯片2的电子部件。另外，在本方式中，sic半导体装置1是包含sic－misfet(metal insulator semiconductor field effect transistor，金属绝缘体半导体场效应转换)的半导体开关器件。六方晶的sic单晶具有包含2h(hexagonal)－sic单晶、4h－sic单晶、6h－sic单晶等的多种多晶类型。在本方式中，虽然示出了sic芯片2由4h－sic单晶构成的例子，但也可以是其它的除多晶类型以外的结构。
32.sic芯片2形成为长方体形状。sic芯片2具有一方侧的第一主面3、另一方侧的第二
主面4、以及将第一主面3以及第二主面4连接的第一～第四侧面5a～5d。第一主面3是形成有功能器件的器件面。第二主面4是未形成功能器件的非器件面。第一主面3以及第二主面4在从它们的法线方向z观察的俯视时(以下简称为“俯视”。)形成为四边形状(具体而言为长方形状)。
33.第一主面3以及第二主面4面向sic单晶的c面。c面包含sic单晶的硅面((0001)面)以及碳面((000－1)面)。优选为第一主面3面向硅面，第二主面4面向碳面。第一主面3以及第二主面4也可以具有相对于c面以预定的角度向偏离方向倾斜的偏离角。偏离方向优选为sic单晶的a轴方向([11－20]方向)。偏离角也可以为超过0
°
且10
°
以下。偏离角优选为5
°
以下。偏离角特别优选为2
°
以上且4.5
°
以下。
[0034]
第二主面4也可以由粗糙面构成，该粗糙面具有研磨痕以及退火痕(具体而言为激光照射痕)的任一方或双方。退火痕也可以包含非晶化的sic、以及/或者金属和硅化物化(合金化)的sic(具体而言为si)。第二主面4优选由至少具有退火痕的欧姆面构成。
[0035]
第一侧面5a以及第二侧面5b在沿第一主面3的第一方向x上延伸，在与第一方向x交叉(具体而言为正交)的第二方向y上对置。第一侧面5a以及第二侧面5b形成sic芯片2的短边。第三侧面5c以及第四侧面5d在第二方向y上延伸，在第一方向x上对置。第一侧面5a以及第二侧面5b形成sic芯片2的长边。
[0036]
在本方式中，第一方向x是sic单晶的m轴方向([1－100]方向)，第二方向y是sic单晶的a轴方向。也就是，第一侧面5a以及第二侧面5b由sic单晶的a面形成、第三侧面5c以及第四侧面5d由sic单晶的m面形成。
[0037]
第一～第四侧面5a～5d也可以由研磨面构成，该研磨面具有通过切割刀片进行的切削而形成的研磨痕，也可以由劈开面构成，该劈开面具有由激光照射形成的改性层。具体而言，改性层由sic芯片2的晶体构造的一部改变成其它性质的区域构成。也就是，改性层由密度、折射率或机械的强度(晶体强度)、或者其它物理的特性改变成与sic芯片2不同的性质的区域构成。改性层也可以包含非晶质层(非晶层)、熔融再固化层、缺陷层、绝缘破坏层或折射率变化层中的至少一个层。
[0038]
在第一～第四侧面5a～5d由劈开面构成的情况下，第一侧面5a以及第二侧面5b也可以形成倾斜面，该倾斜面具有偏离角所引起的倾斜角。在将法线方向z设为0
°
时，偏离角所引起的倾斜角是相对于该法线方向z的角度。第一侧面5a以及第二侧面5b也可以形成相对于法线方向z沿sic单晶的c轴方向([0001]方向)延伸的倾斜面。
[0039]
偏离角所引起的倾斜角与偏离角大致相等。偏离角所引起的倾斜角也可以为超过0
°
且10
°
以下(优选为2
°
以上且4.5
°
以下)。第三侧面5c以及第四侧面5d在偏离方向(a轴方向)上延伸，因此没有偏离角所引起的倾斜角。第三侧面5c以及第四侧面5d在第二方向y(a轴方向)以及法线方向z上呈平面地延伸。具体而言，第三侧面5c以及第四侧面5d相对于第一主面3以及第二主面4大致垂直地形成。
[0040]
sic半导体装置1包含形成于sic芯片2的第二主面4的表层部的n型(第一导电型)的漏极区域6(第一半导体区域)。漏极区域6形成misfet的漏极。漏极区域6形成于第二主面4的表层部的全域，且从第二主面4以及第一～第四侧面5a～5d露出。也就是，漏极区域6具有第二主面4以及第一～第四侧面5a～5d的一部分。
[0041]
漏极区域6在厚度方向上具有大致恒定的n型杂质浓度。漏极区域6的n型杂质浓度
也可以为1
×
10
18
cm-3
以上且1
×
10
21
cm-3
以下。漏极区域6的厚度也可以为5μm以上且300μm以下。典型地，漏极区域6的厚度为50μm以上且250μm以下。漏极区域6的厚度通过第二主面4的研磨来调整。在本方式中，漏极区域6由n型的半导体基板(sic基板)形成。
[0042]
sic半导体装置1包含形成于sic芯片2的第一主面3的表层部的n型的漂移区域7(第二半导体区域)。漂移区域7形成于第一主面3的表层部的全域，且从第一主面3以及第一～第四侧面5a～5d露出。也就是，漂移区域7具有第一主面3以及第一～第四侧面5a～5d的一部分。漂移区域7与漏极区域6电连接，且与漏极区域6一起形成misfet的漏极。
[0043]
漂移区域7具有小于漏极区域6的n型杂质浓度的n型杂质浓度。漂移区域7的n型杂质浓度也可以为1
×
10
15
cm-3
以上且1
×
10
18
cm-3
以下。漂移区域7的厚度也可以为5μm以上且20μm以下。在本方式中，漂移区域7由n型的外延层(sic外延层)形成。
[0044]
漂移区域7优选具有从第二主面4(漏极区域6)侧朝向第一主面3而n型杂质浓度增加(具体而言为渐増)的浓度梯度。也就是，漂移区域7优选具有位于第二主面4侧的低浓度区域8、以及位于第一主面3侧且浓度比低浓度区域8高的高浓度区域9。高浓度区域9从第一主面3露出。低浓度区域8的n型杂质浓度也可以为1.0
×
10
15
cm-3
以上且1.0
×
10
17
cm-3
以下。高浓度区域9的n型杂质浓度也可以为1.0
×
10
16
cm-3
以上且1.0
×
10
18
cm-3
以下。
[0045]
sic半导体装置1包含在sic芯片2中介于漏极区域6以及漂移区域7之间的n型的缓冲区域10(第三半导体区域)。缓冲区域10具有从漏极区域6的n型杂质浓度朝向漂移区域7的n型杂质浓度而n型杂质浓度下降的(具体而言为渐减)的浓度梯度。缓冲区域10介于漏极区域6以及漂移区域7之间的全域，且从第一～第四侧面5a～5d露出。也就是，缓冲区域10具有第一～第四侧面5a～5d的一部分。
[0046]
缓冲区域10与漏极区域6以及漂移区域7电连接，且与漏极区域6以及漂移区域7一起形成misfet的漏极。缓冲区域10的厚度也可以为1μm以上且10μm以下。在本方式中，缓冲区域10由n型的外延层(sic外延层)形成。
[0047]
sic半导体装置1包含设定于第一主面3的有源区域11。有源区域11是形成有作为功能器件的misfet的区域。在本方式中，有源区域11在第一主面3仅设定有一个。也就是，在本方式中，sic半导体装置1由包含单一的有源区域11的分立器件构成。
[0048]
有源区域11从第一～第四侧面5a～5d向内方空出间隔地设定于第一主面3的中央部。有源区域11设定为具有与第一～第四侧面5a～5d平行的四边的多边形状。在本方式中，有源区域11在俯视时沿第一侧面5a的边的中央部，具有朝向第一主面3的内方部凹陷的凹部11a。
[0049]
sic半导体装置1包含设定于第一主面3的外侧区域12。外侧区域12是未形成功能器件的区域，设定于有源区域11的外侧。外侧区域12包含环状区域12a以及焊盘区域12b。环状区域12a在俯视时沿第一～第四侧面5a～5d以带状延伸，且设定为包围有源区域11的环状(具体而言为四边环状)。焊盘区域12b以与有源区域11的凹部11a一致的方式，在环状区域12a中从沿第一侧面5a的部分朝向有源区域11以凸状突出。
[0050]
sic半导体装置1包含在有源区域11中形成于第一主面3的表层部的p型(第二导电型)的主体区域21。主体区域21形成misfet的主体二极管的一部分。主体区域21的p型杂质浓度也可以为1.0
×
10
16
cm-3
以上且1.0
×
10
18
cm-3
以下。
[0051]
具体而言，主体区域21在有源区域11的全域中形成于漂移区域7的表层部。更具体
而言，主体区域21形成于高浓度区域9的表层部，隔着漂移区域7的一部分而与漏极区域6(缓冲区域10)对置。主体区域21也可以在外侧区域12的焊盘区域12b中还形成于第一主面3的表层部。
[0052]
sic半导体装置1包含形成于主体区域21的表层部的n型的源极区域22。源极区域22形成misfet的源极。源极区域22具有超过漂移区域7(高浓度区域9)的n型杂质浓度的n型杂质浓度。源极区域22的n型杂质浓度也可以为1.0
×
10
18
cm-3
以上且1.0
×
10
21
cm-3
以下。
[0053]
源极区域22在俯视时与主体区域21的周缘空出间隔地形成于内方。源极区域22与主体区域21的底部空出间隔地形成于第一主面3侧。源极区域22在主体区域21内形成漂移区域7(高浓度区域9)与misfet的通道。
[0054]
sic半导体装置1包含在有源区域11中形成于第一主面3的沟槽绝缘栅极型的misfet。具体而言，sic半导体装置1包含形成于第一主面3的多个沟槽栅极构造23。多个沟槽栅极构造23形成misfet的栅极。多个沟槽栅极构造23在俯视时分别形成为沿第一方向x延伸的带状(长方形状)，且在第二方向y上空出间隔地形成。
[0055]
由此，多个沟槽栅极构造23在俯视时形成为在第一方向x上延伸的条纹状。多个沟槽栅极构造23在第一主面3划分在有源区域11中分别在第一方向x上延伸的台地状的多个台面型晶体管部24。也就是，多个沟槽栅极构造23以隔着一个台面型晶体管部24的形态，在第二方向y上与多个台面型晶体管部24交替地形成。
[0056]
多个沟槽栅极构造23优选在俯视时以横穿在第二方向y上通过第一主面3的中央部的线的方式在第一方向x上延伸。多个沟槽栅极构造23的第一方向x的两端部优选在俯视时位于主体区域21的周缘以及源极区域22的周缘之间。
[0057]
多个沟槽栅极构造23分别具有第一宽度w1。第一宽度w1是与各沟槽栅极构造23延伸的方向正交的方向(也就是第二方向y)的宽度。第一宽度w1也可以为0.1μm以上且3μm以下。第一宽度w1优选为0.5μm以上且1.5μm以下。
[0058]
多个沟槽栅极构造23在第二方向y上空出第一间隔p1地形成。第一间隔p1是在第二方向y上接近的两个沟槽栅极构造23之间的距离。第一间隔p1优选为超过第一宽度w1(w1＜p1)。第一间隔p1也可以为0.4μm以上且5μm以下。第一间隔p1优选为0.8μm以上且3μm以下。
[0059]
各沟槽栅极构造23具有第一深度d1。第一深度d1也可以为0.1μm以上且3μm以下。第一深度d1优选为0.5μm以上且2μm以下。各沟槽栅极构造23的纵横比d1/w1优选为1以上且5以下。纵横比d1/w1是第一深度d1相对于第一宽度w1的比。纵横比d1/w1特别优选为1.5以上。
[0060]
各沟槽栅极构造23包含侧壁以及底壁。各沟槽栅极构造23的侧壁中形成长边的部分由sic单晶的a面形成。各沟槽栅极构造23的侧壁中形成短边的部分由sic单晶的m面形成。各沟槽栅极构造23的底壁由sic单晶的c面形成。
[0061]
各沟槽栅极构造23也可以形成为具有大致恒定的开口宽度的垂直形状。各沟槽栅极构造23也可以形成为具有朝向底壁变窄的开口宽度的尖细形状。各沟槽栅极构造23的底壁优选形成为朝向第二主面4的弯曲形状。当然，各沟槽栅极构造23的底壁也可以具有与第一主面3平行的平坦面。
[0062]
各沟槽栅极构造23以横穿主体区域21以及源极区域22而到达漂移区域7的方式形
成于第一主面3。具体而言，各沟槽栅极构造23与漂移区域7的底部空出间隔地形成于第一主面3侧，隔着漂移区域7的一部分而与漏极区域6(缓冲区域10)对置。在本方式中，各沟槽栅极构造23形成于高浓度区域9，隔着高浓度区域9的一部分而与低浓度区域8对置。各沟槽栅极构造23的侧壁与漂移区域7、主体区域21以及源极区域22相接。各沟槽栅极构造23的底壁与漂移区域7相接。
[0063]
多个沟槽栅极构造23分别包含栅极沟槽25、栅极绝缘膜26以及栅极电极27。以下，对一个沟槽栅极构造23进行说明。栅极沟槽25形成沟槽栅极构造23的侧壁以及底壁。以下，有时将栅极沟槽25的侧壁以及底壁总称为“壁面(内壁以及外壁)”。
[0064]
栅极沟槽25的开口边缘部从第一主面3朝向栅极沟槽25向斜下倾斜。开口边缘部是第一主面3以及栅极沟槽25的侧壁的连接部。在本方式中，开口边缘部形成为朝向sic芯片2凹陷的弯曲状。开口边缘部也可以形成为朝向栅极沟槽25的内方的弯曲状。
[0065]
栅极绝缘膜26以膜状形成于栅极沟槽25的内壁，在栅极沟槽25内划分出凹部空间。栅极绝缘膜26在栅极沟槽25的内壁包覆漂移区域7、主体区域21以及源极区域22。栅极绝缘膜26包含氧化硅膜、氮化硅膜以及氮氧化硅膜中的至少一个。在本方式中，栅极绝缘膜26具有由氧化硅膜构成的单层构造。
[0066]
栅极绝缘膜26包含第一部分28、第二部分29以及第三部分30。第一部分28包覆栅极沟槽25的侧壁。第二部分29包覆栅极沟槽25的底壁。第三部分30包覆开口边缘部。在本方式中，第三部分30在开口边缘部朝向栅极沟槽25的内方以弯曲状鼓出。
[0067]
第一部分28的厚度也可以为10nm以上且100nm以下。第二部分29也可以具有超过第一部分28的厚度的厚度。第二部分29的厚度也可以为50nm以上且200nm以下。第三部分30具有超过第一部分28的厚度的厚度。第三部分30的厚度也可以为50nm以上且200nm以下。当然，也可以形成具有均匀的厚度的栅极绝缘膜26。
[0068]
栅极电极27隔着栅极绝缘膜26埋设于栅极沟槽25。在栅极电极27施加有栅极电位。栅极电极27对形成于主体区域21的通道的接通断开进行控制。栅极电极27优选由导电性多晶硅构成。在本方式中，栅极电极27包含添加了n型杂质的n型多晶硅。
[0069]
栅极电极27隔着栅极绝缘膜26而与漂移区域7、主体区域21以及源极区域22对置。栅极电极27具有从栅极沟槽25露出的电极面。栅极电极27的电极面形成为朝向栅极沟槽25的底壁凹陷的弯曲状，通过栅极绝缘膜26的第三部分30而变窄。
[0070]
sic半导体装置1包含在有源区域11形成于第一主面3的多个沟槽源极构造33。多个沟槽源极构造33在第一主面3中与各沟槽栅极构造23空出间隔地分别形成于接近的两个沟槽栅极构造23之间的区域(也就是台面型晶体管部24)。优选在各台面型晶体管部24形成有三个以上的沟槽源极构造33。
[0071]
具体而言，多个沟槽源极构造33在各台面型晶体管部24中分别形成为在第一方向x上延伸的带状，且在第一方向x上空出间隔地形成。也就是，多个沟槽源极构造33在与接近的两个沟槽栅极构造23的对置方向交叉(具体而言为正交)的方向上相互对置。换言之，接近的两个沟槽栅极构造23在第二方向y上相互对置，另一方面，接近的两个沟槽源极构造33在第一方向x上相互对置。
[0072]
形成于各台面型晶体管部24的多个沟槽源极构造33以与形成于隔着一个沟槽栅极构造23而相邻的台面型晶体管部24的多个沟槽源极构造33一一对应的关系对置。也就
是，多个沟槽源极构造33在俯视时作为整体在第一方向x以及第二方向y上空出间隔地排列成行列状。各沟槽源极构造33在俯视时形成为四边形状。具体而言，各沟槽源极构造33在俯视时形成为在第一方向x上延伸的长方形状(带状)。
[0073]
多个沟槽源极构造33分别具有第二宽度w2。第二宽度w2是与各沟槽源极构造33延伸的方向正交的方向(也就是第二方向y)的宽度。第一宽度w1也可以为0.1μm以上且3μm以下。第一宽度w1优选为0.5μm以上且1.5μm以下。第二宽度w2既可以超过第一宽度w1(w1＜w2)、也可以为第一宽度w1以下(w1≥w2)。在本方式中，第二宽度w2与第一宽度w1大致相等。第二宽度w2优选具有第一宽度w1的值的
±
10％以内的范围的值。
[0074]
多个沟槽源极构造33分别具有沟槽长度l。沟槽长度l是各沟槽源极构造33延伸的方向(也就是第一方向x)的长度。沟槽长度l是任意的，可根据各台面型晶体管部24的长度、形成于各台面型晶体管部24的沟槽源极构造33的个数来调整。
[0075]
沟槽长度l也可以为第二宽度w2以上、而且第二宽度w2的10倍以下(w2≤l≤10
×
w2)。沟槽长度l优选为第二宽度w2的5倍以下(l≤5
×
w2)。沟槽长度l既可以为第一间隔p1以上(p1≤l)、也可以小于第一间隔p1(p1＞l)。在本方式中，沟槽长度l为超过第一间隔p1且第一间隔p1的2倍以下(p1＜l≤2
×
p1)。
[0076]
各沟槽源极构造33具有第二深度d2。第二深度d2优选为沟槽栅极构造23的第一深度d1的1.5倍以上且3倍以下。第二深度d2也可以为0.5μm以上且10μm以下。第二深度d2优选为5μm以下。各沟槽源极构造33的纵横比d2/w2优选为1以上且5以下。纵横比d2/w2特别优选为2以上。纵横比d2/w2是第二深度d2相对于第二宽度w2的比。当然，第二深度d2也可以与沟槽栅极构造23的第一深度d1大致相等。
[0077]
多个沟槽源极构造33在第一方向x上空出第二间隔p2地形成在各台面型晶体管部24。第二间隔p2是在第一方向x上接近的两个沟槽源极构造33之间的距离。第二间隔p2也可以为第一间隔p1以下(p2≤p1)。第二间隔p2优选为小于第一间隔p1(p2＜p1)。第二间隔p2特别优选为第一间隔p1的四分之一以上(1/4
×
p1≤p2)。
[0078]
第二间隔p2既可以为各沟槽栅极构造23的第一宽度w1以上(w1≤p2)、也可以小于第一宽度w1(w1＞p2)。第二间隔p2既可以为各沟槽源极构造33的第二宽度w2以上(w2≤p2)、也可以小于第二宽度w2(w1＞p2)。第二间隔p2也可以为沟槽长度l以下(p2≤l)。第二间隔p2优选为小于沟槽长度l(p2＜l)。第二间隔p2也可以为0.4μm以上且5μm以下。第二间隔p2优选为0.8μm以上且3μm以下。
[0079]
多个沟槽源极构造33在第二方向y上空出第三间隔p3地形成。第三间隔p3是在第二方向y上接近的两个沟槽源极构造33之间的距离。第三间隔p3也可以为0.4μm以上且5μm以下。第三间隔p3优选为0.8μm以上且3μm以下。第三间隔p3也可以超过第一间隔p1(p1＜p3)且第一间隔p1以下(p1≥p3)。
[0080]
多个沟槽源极构造33在各台面型晶体管部24中划分由各台面型晶体管部24的一部分分别构成的多个区段部34。在本方式中，多个区段部34包含在各台面型晶体管部24中沿第一方向x交替地排列的多个第一区段部34a以及多个第二区段部34b。多个第一区段部34a是形成有半导体区域的区域，多个第二区段部34b是形成有与多个第一区段部34a不同的半导体区域的区域。
[0081]
被各台面型晶体管部24划分出的多个第一区段部34a以与被隔着一个沟槽栅极构
造23而相邻的台面型晶体管部24划分的多个第一区段部34a一一对应关系在第二方向y上对置。被各台面型晶体管部24划分出的多个第二区段部34b以与被隔着一个沟槽栅极构造23而相邻的台面型晶体管部24划分出的多个第二区段部34b一一对应的关系在第二方向y上对置。
[0082]
各沟槽源极构造33包含侧壁以及底壁。各沟槽源极构造33的侧壁中在第一方向x上延伸的部分(形成长边的部分)由sic单晶的a面形成。各沟槽源极构造33的侧壁中在第二方向y上延伸的部分(形成短边的部分)由sic单晶的m面形成。各沟槽源极构造33的底壁由sic单晶的c面形成。
[0083]
各沟槽源极构造33也可以形成为具有大致恒定的开口宽度的垂直形状。各沟槽源极构造33也可以形成为具有朝向底壁变窄的开口宽度的尖细形状。各沟槽源极构造33的底壁优选形成为朝向第二主面4的弯曲形状。当然，各沟槽源极构造33的底壁也可以具有与第一主面3平行的平坦面。
[0084]
各沟槽源极构造33以横穿主体区域21以及源极区域22而到达漂移区域7的方式形成于第一主面3。具体而言，各沟槽源极构造33与漂移区域7的底部空出间隔地形成于第一主面3侧，隔着漂移区域7的一部分而与漏极区域6(缓冲区域10)对置。在本方式中，各沟槽源极构造33形成于高浓度区域9，隔着高浓度区域9的一部分而与低浓度区域8对置。
[0085]
各沟槽源极构造33的侧壁与漂移区域7、主体区域21以及源极区域22相接。各沟槽源极构造33的底壁与漂移区域7相接。在本方式中，各沟槽源极构造33形成为比各沟槽栅极构造23深。也就是，各沟槽源极构造33的底壁相对于各沟槽栅极构造23的底壁位于漂移区域7(高浓度区域9)的底部侧。
[0086]
多个沟槽源极构造33分别包括源极沟槽35、源极绝缘膜36以及源极电极37。以下，对一个沟槽源极构造33进行说明。源极沟槽35形成沟槽源极构造33的侧壁以及底壁。以下，有时将源极沟槽35的侧壁以及底壁总称为“壁面(内壁以及外壁)”。
[0087]
源极沟槽35的开口边缘部从第一主面3朝向源极沟槽35向斜下倾斜。开口边缘部是第一主面3以及源极沟槽35的侧壁的连接部。在本方式中，开口边缘部形成为朝向sic芯片2凹陷的弯曲状。开口边缘部也可以形成为朝向源极沟槽35的内方的弯曲状。
[0088]
源极绝缘膜36以膜状形成于源极沟槽35的内壁，在源极沟槽35内划分出凹部空间。源极绝缘膜36在源极沟槽35的内壁包覆漂移区域7、主体区域21以及源极区域22。源极绝缘膜36包含氧化硅膜、氮化硅膜以及氮氧化硅膜中的至少一个。在本方式中，源极绝缘膜36具有由氧化硅膜构成的单层构造。
[0089]
源极绝缘膜36包含第一部分38、第二部分39以及第三部分40。第一部分38包覆源极沟槽35的侧壁。第二部分39包覆源极沟槽35的底壁。第三部分40包覆开口边缘部。在本方式中，第三部分40在开口边缘部朝向源极沟槽35的内方以弯曲状鼓出。
[0090]
第一部分38的厚度也可以为10nm以上且100nm以下。第二部分39也可以具有超过第一部分38的厚度的厚度。第二部分39的厚度也可以为50nm以上且200nm以下。第三部分40具有超过第一部分38的厚度的厚度。第三部分40的厚度也可以为50nm以上且200nm以下。当然，也可以形成具有均匀的厚度的源极绝缘膜36。
[0091]
源极电极37隔着源极绝缘膜36埋设于源极沟槽35。在源极电极37施加有源极电位(例如基准电位)。源极电极37优选由与栅极电极27相同的材料构成。也就是，源极电极37优
选由导电性多晶硅构成。在本方式中，源极电极37包含添加了n型杂质的n型多晶硅。
[0092]
源极电极37隔着源极绝缘膜36而与漂移区域7、主体区域21以及源极区域22对置。在源极电极37施加有源极电位。源极电极37具有从源极沟槽35露出的电极面。源极电极37的电极面形成为朝向源极沟槽35的底壁凹陷的弯曲状，通过源极绝缘膜36的第三部分30而变窄。
[0093]
sic半导体装置1包含p型的多个主体连接区域51，该p型的多个主体连接区域51在主体区域21的表层部形成于由接近的两个沟槽源极构造33划分出的区域。各主体连接区域51具有超过主体区域21的p型杂质浓度的p型杂质浓度。各主体连接区域51的p型杂质浓度也可以为1.0
×
10
18
cm-3
以上且1.0
×
10
21
cm-3
以下。
[0094]
多个主体连接区域51分别与主体区域21电连接。具体而言，多个主体连接区域51在多个第一区段部34a分别形成于主体区域21的表层部。各主体连接区域51以由p型杂质抵消源极区域22的n型杂质的形态形成于第一区段部34a，且与主体区域21电连接。
[0095]
各主体连接区域51优选与在第一方向x上接近的至少一方的沟槽源极构造33相接。在本方式中，各主体连接区域51与在第一方向x上接近的两个沟槽源极构造33的侧壁相接。也就是，各主体连接区域51在各第一区段部34a中隔着一方侧的沟槽源极构造33的源极绝缘膜36而与源极电极37对置，隔着另一方侧的沟槽源极构造33的源极绝缘膜36而与源极电极37对置。各主体连接区域51与在第一方向x上接近的两个沟槽源极构造33的底壁空出间隔地形成于第一主面3侧。具体而言，各主体连接区域51与各沟槽源极构造33的深度方向的中间部空出间隔地形成于第一主面3侧。
[0096]
各主体连接区域51形成为在俯视时宽度比沟槽源极构造33大，朝向位于两侧的沟槽栅极构造23的任一方或双方伸出。在本方式中，各主体连接区域51在俯视时形成于各第一区段部34a的全域，朝向一方侧的沟槽栅极构造23以及另一方侧的沟槽栅极构造23伸出。
[0097]
各主体连接区域51以在俯视时使源极区域22的一部分从第一主面3露出的方式，与在第二方向y上接近的两个沟槽栅极构造23空出间隔地形成于内方。在本方式中，各主体连接区域51与相邻的多个第二区段部34b空出间隔地形成于第一区段部34a侧。因此，各主体连接区域51使多个第二区段部34b的全域露出。
[0098]
各主体连接区域51在第二方向y上具有第三宽度w3。第三宽度w3小于多个沟槽栅极构造23的第一间隔p1(w3＜p1)。第三宽度w3优选为各沟槽源极构造33的第二宽度w2以上(w2≤w3)。当然，第三宽度w3也可以小于第二宽度w2(w2＞w3)。
[0099]
sic半导体装置1包含n型的多个源极连接区域52，该n型的多个源极连接区域52在主体区域21的表层部中且在与主体连接区域51不同的区域形成于由接近的两个沟槽源极构造33划分出的区域。各源极连接区域52具有超过漂移区域7(高浓度区域9)的n型杂质浓度的n型杂质浓度。各源极连接区域52的n型杂质浓度也可以为1.0
×
10
18
cm-3
以上且1.0
×
10
21
cm-3
以下。
[0100]
多个源极连接区域52分别与源极区域22电连接。具体而言，多个源极连接区域52形成于第二区段部34b。也就是，多个源极连接区域52形成于与多个主体连接区域51不同的区段部34。另外，多个源极连接区域52隔着多个沟槽源极构造33与多个主体连接区域51交替地形成于各台面型晶体管部24。
[0101]
在本方式中，各源极连接区域52在俯视时形成于各第二区段部34b的全域。各源极
连接区域52在各第二区段部34b隔着一方侧的沟槽源极构造33的源极绝缘膜36而与源极电极37对置，隔着另一方侧的沟槽源极构造33的源极绝缘膜36而与源极电极37对置。另外，各源极连接区域52在第一方向x上隔着沟槽源极构造33而与各主体连接区域51对置。
[0102]
在本方式中，各源极连接区域52利用源极区域22的一部分而形成。因此，各源极连接区域52具有与源极区域22的n型杂质浓度大致相等的n型杂质浓度。当然，各源极连接区域52也可以具有超过源极区域22的n型杂质浓度的n型杂质浓度。各源极连接区域52部分地包含由n型杂质抵消的p型杂质，也可以作为整体具有超过漂移区域7(高浓度区域9)的n型杂质浓度的n型杂质浓度。该情况下，各源极连接区域52的n型杂质浓度也可以小于源极区域22的n型杂质浓度。
[0103]
这样，在第一方向x上横穿各台面型晶体管部24的剖面中，多个沟槽源极构造33、多个主体连接区域51以及多个源极连接区域52在第一方向x上排成一列地形成。另外，在第二方向y上横穿第一区段部34a的剖面中，多个沟槽栅极构造23、多个主体连接区域51以及多个源极区域22在第二方向y上排成一列地形成。
[0104]
另外，在第二方向y上横穿第二区段部34b的剖面中，多个沟槽栅极构造23、多个源极连接区域52以及多个源极区域22在第二方向y上排成一列地形成。也就是，sic半导体装置1在各台面型晶体管部24中不具有在与各沟槽源极构造33交叉的方向(也就是第二方向y)上相邻的主体连接区域51以及源极连接区域52。
[0105]
换言之，多个源极连接区域52通过多个沟槽源极构造33而分别与多个主体连接区域51分离配置，没有与多个主体连接区域51直接连接的部分。多个源极连接区域52经由源极区域22而与多个主体连接区域51电连接。
[0106]
sic半导体装置1包含p型的多个沟槽连接区域53，该p型的多个沟槽连接区域53在漂移区域7中形成于沿多个沟槽源极构造33的壁面的区域。各沟槽连接区域53具有超过主体区域21的p型杂质浓度的p型杂质浓度。各沟槽连接区域53的p型杂质浓度也可以为1.0
×
10
18
cm-3
以上且1.0
×
10
21
cm-3
以下。
[0107]
多个沟槽连接区域53分别与多个主体连接区域51电连接。具体而言，各沟槽连接区域53由从各主体连接区域51向接近的沟槽源极构造33的壁面引出的区域构成。在本方式中，两个沟槽连接区域53从各主体连接区域51朝向一方侧的沟槽源极构造33的壁面以及另一方侧的沟槽源极构造33的壁面引出。也就是，各沟槽连接区域53具有与各主体连接区域51的p型杂质浓度大致相等的p型杂质浓度。另外，多个沟槽连接区域53在俯视时分别以与多个沟槽源极构造33一一对应的关系形成。
[0108]
在本方式中，各沟槽连接区域53以在俯视时横穿沟槽源极构造33的中间部的方式在第一方向x上延伸。各沟槽连接区域53以使沟槽源极构造33的壁面的一部分露出的方式，部分地包覆沟槽源极构造33的壁面。具体而言，各沟槽连接区域53与各第二区段部34b空出间隔地形成于各第一区段部34a侧。
[0109]
因此，各沟槽连接区域53使沟槽源极构造33的第二区段部34b侧的端部(侧壁以及底壁)露出。另外，各沟槽连接区域53使源极连接区域52(第二区段部34b)露出。各沟槽连接区域53以在第二方向y上使源极区域22的一部分从第一主面3露出的方式，与接近的两个沟槽栅极构造23空出间隔地形成于内方。
[0110]
各沟槽连接区域53在漂移区域7包覆各沟槽源极构造33的侧壁以及底壁。各沟槽
连接区域53在各沟槽源极构造33的侧壁中划分第一区段部34a的部分与主体连接区域51连接。
[0111]
各沟槽连接区域53的底部与漂移区域7的底部空出间隔地形成于第一主面3侧，隔着漂移区域7的一部分而与漏极区域6(缓冲区域10)对置。在本方式中，各沟槽连接区域53形成于高浓度区域9，隔着高浓度区域9的一部分而与低浓度区域8对置。各沟槽连接区域53隔着源极绝缘膜36而与源极电极37对置。
[0112]
sic半导体装置1包含p型的多个阱区域54，该p型的多个阱区域54在漂移区域7中分别形成于沿多个沟槽源极构造33的壁面的区域。各阱区域54具有小于各沟槽连接区域53的p型杂质浓度的p型杂质浓度。各阱区域54的p型杂质浓度也可以为1.0
×
10
16
cm-3
以上且1.0
×
10
18
cm-3
以下。
[0113]
多个阱区域54分别以与多个沟槽源极构造33一一对应的关系形成。各阱区域54在俯视时形成为沿各沟槽源极构造33延伸的带状。各阱区域54与沟槽栅极构造23空出间隔地形成于沟槽源极构造33侧，使沟槽栅极构造23露出。
[0114]
各阱区域54包覆各沟槽源极构造33的侧壁以及底壁。各阱区域54与漂移区域7(高浓度区域9)的底部空出间隔地形成于第一主面3侧，隔着漂移区域7的一部分而与漏极区域6(缓冲区域10)对置。在本方式中，各阱区域54形成于高浓度区域9，隔着高浓度区域9的一部分而与低浓度区域8对置。
[0115]
各阱区域54遍及各沟槽源极构造33的整周地包覆各沟槽源极构造33的侧壁。也就是，各阱区域54包含位于第一区段部34a以及第二区段部34b的部分。各阱区域54隔着各沟槽连接区域53包覆各沟槽源极构造33。也就是，各阱区域54包括直接包覆各沟槽源极构造33的部分、以及隔着各沟槽连接区域53包覆各沟槽源极构造33的部分。各阱区域54在包覆各沟槽源极构造33的侧壁的部分与主体区域21连接。
[0116]
各阱区域54中包覆各沟槽源极构造33的底壁的部分的厚度优选超过各阱区域54中包覆各沟槽源极构造33的侧壁的部分的厚度。在各阱区域54中包覆沟槽源极构造33的侧壁的部分的厚度是沟槽源极构造33的侧壁的法线方向的厚度。在各阱区域54中包覆沟槽源极构造33的底壁的部分的厚度是沟槽源极构造33的底壁的法线方向的厚度。
[0117]
在多个阱区域54中包覆多个沟槽源极构造33的底壁的部分以大致恒定的深度形成。多个阱区域54形成漂移区域7(高浓度区域9)和pn接合部，使耗尽层朝向沟槽栅极构造23(栅极沟槽25)扩展。多个阱区域54使沟槽绝缘栅极型的misfet接近pn接合二极管的构造，从而缓和sic芯片2内的电场。
[0118]
多个阱区域54优选形成为在接近的沟槽栅极构造23的底壁重叠耗尽层。另外，多个阱区域54优选形成为在接近的沟槽源极构造33的底壁重叠耗尽层。介于多个阱区域54之间的高浓度区域9削减jfet(junction field effect transistor，结场效应晶体管)电阻。位于多个阱区域54的正下方的高浓度区域9削减电流扩展电阻。在这样的构造中，低浓度区域8提高sic芯片2的耐压。
[0119]
sic半导体装置1包含p型的多个栅极阱区域55，该p型的多个栅极阱区域55在第一方向x上在漂移区域7中分别形成于沿多个沟槽栅极构造23的两端部的壁面的区域。各栅极阱区域55具有小于各沟槽连接区域53的p型杂质浓度的p型杂质浓度。各栅极阱区域55的p型杂质浓度也可以为1.0
×
10
16
cm-3
以上且1.0
×
10
18
cm-3
以下。各栅极阱区域55优选与各阱
区域54的p型杂质浓度大致相等。
[0120]
多个栅极阱区域55分别形成于至少主体区域21的周缘部以及源极区域22的周缘部之间的区域。各栅极阱区域55在俯视时形成为沿各沟槽栅极构造23延伸的带状。各栅极阱区域55与沟槽源极构造33空出间隔地形成于沟槽栅极构造23侧，使沟槽栅极构造23中沿源极区域22的部分露出。
[0121]
各栅极阱区域55包覆各沟槽栅极构造23的侧壁以及底壁。各栅极阱区域55与漂移区域7(高浓度区域9)的底部空出间隔地形成于第一主面3侧，隔着漂移区域7的一部分而与漏极区域6(缓冲区域10)对置。在本方式中，各栅极阱区域55形成于高浓度区域9，隔着高浓度区域9的一部分而与低浓度区域8对置。各栅极阱区域55在包覆各沟槽栅极构造23的侧壁的部分与主体区域21连接。
[0122]
多个栅极阱区域55的底部相对于多个阱区域54的底部位于沟槽栅极构造23的底壁侧。各栅极阱区域55中包覆各沟槽栅极构造23的底壁的部分的厚度优选超过各栅极阱区域55中包覆各沟槽栅极构造23的侧壁的部分的厚度。在各栅极阱区域55包覆沟槽栅极构造23的侧壁的部分的厚度是沟槽栅极构造23的侧壁的法线方向的厚度。在各栅极阱区域55中包覆沟槽栅极构造23的底壁的部分的厚度是沟槽栅极构造23的底壁的法线方向的厚度。
[0123]
在多个栅极阱区域55的底部包覆多个沟槽栅极构造23的底壁的部分以大致恒定的深度形成。多个栅极阱区域55形成漂移区域7(高浓度区域9)和pn接合部，使耗尽层朝向沟槽栅极构造23以及沟槽源极构造33扩展。多个栅极阱区域55使沟槽绝缘栅极型的misfet接近pn接合二极管的构造，缓和sic芯片2内的电场。
[0124]
sic半导体装置1包含包覆第一主面3的层间绝缘膜60。在本方式中，层间绝缘膜60具有层叠构造，该层叠构造包含从第一主面3侧依次层叠的第一绝缘膜61以及第二绝缘膜62。
[0125]
第一绝缘膜61沿第一主面3形成为膜状，且与多个栅极绝缘膜26以及多个源极绝缘膜36相连。第一绝缘膜61使多个栅极电极27以及多个源极电极37露出。第一绝缘膜61包含氧化硅膜、氮化硅膜以及氮氧化硅膜中的至少一个。在本方式中，第一绝缘膜61包含作为氧化硅膜的一例的nsg(nondoped silicate glass，非掺杂硅酸盐玻璃)膜。第一绝缘膜61的厚度也可以为10nm以上且300nm以下。
[0126]
第二绝缘膜62沿第一绝缘膜61形成为膜状，且选择性地包覆多个沟槽栅极构造23以及多个沟槽源极构造33。第二绝缘膜62包含氧化硅膜、氮化硅膜以及氮氧化硅膜中的至少一个。在本方式中，第二绝缘膜62包含作为氧化硅膜的一例的psg(phosphor silicate glass，磷硅酸盐玻璃)膜。第二绝缘膜62的厚度也可以为50nm以上且500nm以下。第二绝缘膜62的厚度优选超过第一绝缘膜61的厚度。
[0127]
层间绝缘膜60包含多个栅极开口63、多个第一源极开口64、多个第二源极开口65以及多个第三源极开口66。栅极开口63是沟槽栅极构造23用的开口。第一源极开口64是沟槽源极构造33用的开口。第二源极开口65是主体连接区域51用的开口。第三源极开口66是源极连接区域52用的开口。
[0128]
多个栅极开口63分别形成于多个沟槽栅极构造23的两端部侧，分别使多个沟槽栅极构造23(具体而言而栅极电极27)以一一对应的关系露出。各栅极开口63的平面形状是任意的，各栅极开口63也可以形成为正方形状、长方形状、圆形状等。
[0129]
多个第一源极开口64分别使多个沟槽源极构造33(具体而言源极电极37)以一一对应的关系露出。各第一源极开口64在俯视时形成于由各沟槽源极构造33的侧壁包围的区域内。具体而言，各第一源极开口64与各沟槽源极构造33的侧壁空出间隔地形成于内方，仅使源极电极37露出。各第一源极开口64的平面形状是任意的，各第一源极开口64也可以形成为正方形状、长方形状、圆形状等。
[0130]
多个第二源极开口65分别使多个主体连接区域51以一一对应的关系露出。若对各台面型晶体管部24进行观察，则多个第二源极开口65在第一方向x上与多个第一源极开口64空出间隔地形成，且在第一方向x上分别与多个第一源极开口64对置。各第二源极开口65的平面形状是任意的，各第二源极开口65也可以形成为正方形状、长方形状、圆形状等。
[0131]
多个第三源极开口66分别使多个源极连接区域52以一一对应的关系露出。若对各台面型晶体管部24进行观察，则多个第三源极开口66在第一方向x上与多个第一源极开口64以及多个第二源极开口65空出间隔地形成，且在第一方向x上分别与多个第一源极开口64以及多个第二源极开口65对置。
[0132]
各第三源极开口66的平面形状是任意的，各第三源极开口66也可以形成为正方形状、长方形状、圆形状等。若对各台面型晶体管部24进行观察，则多个第一源极开口64、多个第二源极开口65以及多个第三源极开口66在俯视时在第一方向x上连结多个沟槽源极构造33的线上空出间隔地排列。
[0133]
sic半导体装置1包含配置在层间绝缘膜60之上的栅极主面电极71。栅极主面电极71是与导线(例如接合引线)外部连接的外部端子，在栅极主面电极71施加有栅极电位。栅极主面电极71与多个沟槽栅极构造23(栅极电极27)电连接，将所输入的栅极电位(栅极信号)传递至多个沟槽栅极构造23(栅极电极27)。
[0134]
栅极电位也可以为10v以上且50v以下(例如30v左右)。栅极主面电极71配置在焊盘区域12b之上。栅极主面电极71隔着层间绝缘膜60而与焊盘区域12b对置。在本方式中，栅极主面电极71在俯视时形成为具有与第一主面3平行的四边的四边形状。
[0135]
sic半导体装置1包含从栅极主面电极71向层间绝缘膜60之上引出的栅极配线电极72。栅极配线电极72将施加于栅极主面电极71的栅极电位传递至其它区域。栅极配线电极72以在俯视时从多个方向划分有源区域11的方式形成为带状。在本方式中，栅极配线电极72以在俯视时从三个方向划分有源区域11的方式，沿第一侧面5a、第三侧面5c以及第四侧面5d以带状延伸。
[0136]
栅极配线电极72在俯视时与多个沟槽栅极构造23的两端部交叉(具体而言为正交)。栅极配线电极72从层间绝缘膜60之上进入多个栅极开口63，与多个栅极电极27电连接。由此，施加于栅极主面电极71的栅极电位经由栅极配线电极72而传递至多个沟槽栅极构造23。
[0137]
sic半导体装置1包含与栅极主面电极71以及栅极配线电极72空出间隔地配置在层间绝缘膜60之上的源极主面电极73。源极主面电极73是与导线(例如接合引线)外部连接的外部端子，在源极主面电极73施加有源极电位。
[0138]
源极主面电极73与多个沟槽源极构造33(源极电极37)、多个主体连接区域51以及多个源极连接区域52电连接，将所输入的源极电位传递至多个沟槽源极构造33(源极电极37)、多个主体连接区域51以及多个源极连接区域52。源极电位也可以为基准电位(例如接
地电位)。
[0139]
具体而言，源极主面电极73配置在层间绝缘膜60中由栅极主面电极71以及栅极配线电极72划分出的区域，且与有源区域11对置。在本方式中，源极主面电极73具有以在俯视时与栅极主面电极71一致的方式，从沿第一侧面5a的边的中央部朝向内方部凹陷的凹部73a。源极主面电极73与所有的多个沟槽栅极构造23以及所有的多个沟槽源极构造33对置。
[0140]
源极主面电极73从层间绝缘膜60之上进入多个第一源极开口64、多个第二源极开口65以及多个第三源极开口66，与多个源极电极37、多个主体连接区域51以及多个源极连接区域52电连接。由此，施加于源极主面电极73的源极电位传递至多个源极电极37、多个主体连接区域51以及多个源极连接区域52。
[0141]
源极电位经由多个主体连接区域51以及多个源极连接区域52而传递至主体区域21、源极区域22、多个沟槽连接区域53、多个阱区域54以及多个栅极阱区域55。若对各台面型晶体管部24进行观察，则源极主面电极73在第一方向x上连结多个沟槽源极构造33的线上，与多个沟槽源极构造33、多个主体连接区域51以及多个源极连接区域52电连接。
[0142]
栅极主面电极71、栅极配线电极72以及源极主面电极73分别具有层叠构造，该层叠构造包含从层间绝缘膜60侧依次层叠的第一电极膜74以及第二电极膜75。
[0143]
第一电极膜74沿层间绝缘膜60形成为膜状。在本方式中，第一电极膜74由ti系金属膜构成。第一电极膜74包含钛膜以及氮化钛膜中的至少一种。第一电极膜74也可以具有由钛膜或者氮化钛膜构成的单层构造。在本方式中，第一电极膜74具有层叠构造，该层叠构造包含从第一主面3侧依次层叠的钛膜以及氮化钛膜。
[0144]
第二电极膜75沿第一电极膜74的主面形成为膜状。第一电极膜74由cu系金属膜或者al系金属膜构成。第一电极膜74也可以包含纯cu膜(纯度为99％以上的cu膜)、纯al膜(纯度为99％以上的al膜)、alcu合金膜、alsi合金膜、以及alsicu合金膜中的至少一种。在本方式中，第一电极膜74具有由alcu合金膜构成的单层构造。
[0145]
sic半导体装置1包含最上绝缘膜80，该最上绝缘膜80在层间绝缘膜60之上选择性地包覆栅极主面电极71、栅极配线电极72以及源极主面电极73。最上绝缘膜80包覆栅极配线电极72的全域，具有使栅极主面电极71露出的第一焊盘开口81、以及使源极主面电极73露出的第二焊盘开口82。
[0146]
第一焊盘开口81的平面形状、以及第二焊盘开口82的平面形状是任意的。最上绝缘膜80与第一～第四侧面5a～5d空出间隔地形成于内方，在第一～第四侧面5a～5d之间划分出使层间绝缘膜60露出的切割道83。切割道83的宽度也可以为1μm以上且50μm以下。切割道83的宽度是与切割道83延伸的方向正交的方向的宽度。
[0147]
在本方式中，最上绝缘膜80具有层叠构造，该层叠构造包含从层间绝缘膜60侧依次层叠的无机绝缘膜84以及有机绝缘膜85。无机绝缘膜84由具有比较高的致密度的无机绝缘体构成，相对于水分(湿气)具有阻隔性(遮蔽性)。无机绝缘膜84遮蔽来自外部的水分(湿气)，保护sic芯片2、栅极主面电极71、栅极配线电极72、源极主面电极73等免受不希望的氧化的影响。无机绝缘膜84也可以称为钝化膜。
[0148]
无机绝缘膜84既可以具有包含多个绝缘膜的层叠构造、也可以具有由单一的绝缘膜构成的单层构造。无机绝缘膜84优选包含氧化硅膜、氮化硅膜以及氮氧化硅膜中的至少一个。无机绝缘膜84也可以具有包含多个氧化硅膜的层叠构造、包含多个氮化硅膜的层叠
构造、或者包含多个氮氧化硅膜的层叠构造。
[0149]
无机绝缘膜84也可以具有使氧化硅膜、氮化硅膜以及氮氧化硅膜中的至少两种以任意的顺序层叠的层叠构造。无机绝缘膜84也可以具有由氧化硅膜、氮化硅膜或者氮氧化硅膜构成的单层构造。在本方式中，无机绝缘膜84具有由氮化硅膜构成的单层构造。也就是，无机绝缘膜84由与层间绝缘膜60不同的绝缘体构成。无机绝缘膜84的厚度也可以为0.1μm以上且5μm以下。无机绝缘膜84的厚度优选为1μm以上且3μm以下。
[0150]
有机绝缘膜85具有比无机绝缘膜84的硬度低的硬度。换言之，有机绝缘膜85具有比无机绝缘膜84的弹性模量小的弹性模量，作为针对外力的缓冲件发挥功能。有机绝缘膜85保护sic芯片2、栅极主面电极71、栅极配线电极72、源极主面电极73等免受外力的影响。
[0151]
有机绝缘膜85优选包含感光性树脂。感光性树脂也可以是负型或者正型。有机绝缘膜85也可以包含聚酰亚胺膜、聚酰胺膜以及聚苯并恶唑膜中的至少一个。在本方式中，有机绝缘膜85包含聚苯并恶唑膜。有机绝缘膜85的厚度也可以为1μm以上且50μm以下。有机绝缘膜85的厚度优选超过无机绝缘膜84的厚度。有机绝缘膜85的厚度优选为5μm以上且20μm以下。
[0152]
sic半导体装置1包含包覆第二主面4的漏极电极91。漏极电极91包覆第二主面4的全域，且与第一～第四侧面5a～5d相连。漏极电极91与漏极区域6(第二主面4)电连接。具体而言，漏极电极91形成为与漏极区域6(第二主面4)欧姆接触。
[0153]
在本方式中，漏极电极91包含从第二主面4侧依次层叠的ti膜92、ni膜93、pd膜94、au膜95以及ag膜96。漏极电极91只要至少包含ti膜92即可，有无ni膜93、pd膜94、au膜95以及ag膜96分别是任意的。作为一例，漏极电极91也可以具有包含ti膜92、ni膜93以及au膜95的层叠构造。
[0154]
以上，sic半导体装置1包含sic芯片2(半导体芯片)、n型的漂移区域7、p型的主体区域21、n型的源极区域22、多个沟槽源极构造33、p型的主体连接区域51、以及n型的源极连接区域52。sic芯片2具有第一主面3。漂移区域7形成于第一主面3的表层部。主体区域21形成于漂移区域7的表层部。源极区域22形成于主体区域21的表层部。
[0155]
多个沟槽源极构造33以横穿源极区域22以及主体区域21而到达漂移区域7的方式形成于第一主面3，在第一方向x上空出间隔地排列在第一主面3。主体连接区域51以与主体区域21电连接的方式，在主体区域21的表层部中形成于接近的两个沟槽源极构造33之间的区域。源极连接区域52以与源极区域22电连接的方式，在主体区域21的表层部中且与主体连接区域51不同的区域形成于接近的两个沟槽源极构造33之间的区域。
[0156]
根据该sic半导体装置1，沟槽源极构造33、主体连接区域51以及源极连接区域52在第一方向x上并排形成。因此，无需以在与第一方向x交叉的第二方向y上相邻的方式形成主体连接区域51以及源极连接区域52。
[0157]
由此，能够抑制沟槽源极构造33、主体连接区域51以及源极连接区域52引起的第二方向y的大型化。另外，由于不需要使主体连接区域51以及源极连接区域52在第二方向y上相邻，因此能够分别缓和主体连接区域51的对准裕量以及源极连接区域52的对准裕量。因而，能够提供有助于细化的sic半导体装置1。
[0158]
源极连接区域52优选在第一方向x上隔着沟槽源极构造33而与主体连接区域51对置。多个沟槽源极构造33优选分别形成为在第一方向x上延伸的带状。
[0159]
主体连接区域51优选具有超过主体区域21的p型杂质浓度的p型杂质浓度。源极区域22优选具有超过漂移区域7的n型杂质浓度的n型杂质浓度。源极连接区域52优选具有超过漂移区域7的n型杂质浓度的n型杂质浓度。源极连接区域52优选利用源极区域22的一部分而形成。
[0160]
优选形成有多个主体连接区域51，且形成有多个源极连接区域52。该情况下，多个源极连接区域52优选沿第一方向x与多个主体连接区域51交替地形成。根据该构造，关于misfet的电的特性，能够抑制多个主体连接区域51以及多个源极连接区域52引起的面内偏差。
[0161]
sic半导体装置1优选包含多个沟槽栅极构造23。多个沟槽栅极构造23优选以横穿源极区域22以及主体区域21而到达漂移区域7的方式形成于第一主面3，分别在第一方向x上延伸，且在与第一方向x交叉的第二方向y空出间隔地排列在第一主面3。该情况下，多个沟槽源极构造33优选在接近的两个沟槽栅极构造23之间在第一方向x上空出间隔地排列在第一主面3。
[0162]
根据该构造，沟槽源极构造33、主体连接区域51以及源极连接区域52在第一方向x上并排地形成在接近的两个沟槽栅极构造23之间。也就是，主体连接区域51以及源极连接区域52在接近的两个沟槽栅极构造23之间在第二方向y上不相邻。由此，能够使接近的两个沟槽栅极构造23之间的距离变窄。因而，能够提供有助于细化的sic半导体装置1。
[0163]
在该构造中，主体连接区域51优选与多个沟槽栅极构造23空出间隔地形成。各沟槽源极构造33优选形成为比各沟槽栅极构造23深。多个沟槽栅极构造23优选在第二方向y上空出第一间隔p1地排列，多个沟槽源极构造33优选在第一方向x上空出小于第一间隔p1的第二间隔p2(p2＜p1)地排列。
[0164]
具体而言，多个沟槽栅极构造23在第一主面3划分分别在第一方向x上延伸的多个台面型晶体管部24。另一方面，多个沟槽源极构造33在台面型晶体管部24中划分由台面型晶体管部24的一部分分别构成的多个区段部34。在该构造中，主体连接区域51形成于区段部34，源极连接区域52形成于与形成有主体连接区域51的区段部34不同的区段部34。根据该构造，能够在区段部34决定主体连接区域51的形成部，在区段部34决定源极连接区域52的形成部。因而，能够适当地分别形成主体连接区域51以及源极连接区域52。
[0165]
该情况下，多个区段部34优选包含沿第一方向x交替地排列的多个第一区段部34a以及多个第二区段部34b。在该构造中，优选多个主体连接区域51形成于多个第一区段部34a，多个源极连接区域52形成于多个第二区段部34b。根据该构造，关于misfet的电的特性，能够抑制多个主体连接区域51以及多个源极连接区域52引起的面内偏差。
[0166]
sic半导体装置1优选包含p型的沟槽连接区域53。沟槽连接区域53优选具有超过主体区域21的p型杂质浓度的p型杂质浓度。沟槽连接区域53优选在漂移区域7的表层部中从主体连接区域51向沿至少一个沟槽源极构造33的壁面的区域引出。
[0167]
根据该构造，能够将施加于主体连接区域51的电位(具体而言为源极电位)经由沟槽连接区域53而传递至沟槽源极构造33侧的区域。沟槽连接区域53优选包覆沟槽源极构造33的侧壁以及底壁。另外，沟槽连接区域53优选以使沟槽源极构造33的壁面的一部分露出的方式部分地包覆沟槽源极构造33的壁面。
[0168]
sic半导体装置1优选包含p型的阱区域54。阱区域54优选具有小于主体连接区域
51的p型杂质浓度的p型杂质浓度。阱区域54优选在漂移区域7的表层部中以包覆沟槽连接区域53的方式形成于沿至少一个沟槽源极构造33的壁面的区域。根据该构造，能够由阱区域54提高耐压。阱区域54优选具有隔着沟槽连接区域53包覆沟槽源极构造33的部分、以及直接包覆沟槽源极构造33的部分。
[0169]
sic半导体装置1优选包含源极主面电极73。源极主面电极73优选形成于第一主面3之上，且在连结沟槽源极构造33、主体连接区域51以及源极连接区域52的线上，与沟槽源极构造33、主体连接区域51以及源极连接区域52电连接。
[0170]
sic半导体装置1优选包含层间绝缘膜60。层间绝缘膜60优选包覆第一主面3，且具有使沟槽源极构造33、主体连接区域51以及源极连接区域52露出的多个开口。该情况下，源极主面电极73优选在多个开口内与沟槽源极构造33、主体连接区域51以及源极连接区域52电连接。
[0171]
在本方式中，层间绝缘膜60包含使沟槽源极构造33露出的第一源极开口64、使主体连接区域51露出的第二源极开口65、以及使源极连接区域52露出的第三源极开口66。源极主面电极73从层间绝缘膜60之上进入第一源极开口64、第二源极开口65以及第三源极开口66，与沟槽源极构造33、主体连接区域51以及源极连接区域52电连接。
[0172]
sic半导体装置1具有根据其它观点也有助于细化的构造。也就是，sic半导体装置1包括sic芯片2(半导体芯片)、n型的漂移区域7、p型的主体区域21、n型的源极区域22、多个沟槽栅极构造23、沟槽源极构造33、p型的主体连接区域51、以及n型的源极连接区域52。sic芯片2具有第一主面3。漂移区域7形成于第一主面3的表层部。主体区域21形成于漂移区域7的表层部。源极区域22形成于主体区域21的表层部。
[0173]
多个沟槽栅极构造23分别在第一方向x上延伸，且在与第一方向x交叉的第二方向y上空出间隔地排列，以横穿源极区域22以及主体区域21而到达漂移区域7的方式形成于第一主面3。沟槽源极构造33在接近的两个沟槽栅极构造23之间以横穿源极区域22以及主体区域21并达到漂移区域7的方式形成于第一主面3。沟槽源极构造33具有第一方向x的一方侧的一端部、以及第一方向x的另一方侧的另一端部。
[0174]
主体连接区域51以与主体区域21电连接的方式在主体区域21的表层部中形成于沟槽源极构造33的一端部侧的区域。源极连接区域52以与源极区域22电连接的方式在主体区域21的表层部中形成于沟槽源极构造33的另一端部侧的区域。
[0175]
根据该构造，沟槽源极构造33、主体连接区域51以及源极连接区域52在第一方向x上并排形成在接近的两个沟槽栅极构造23之间。也就是，主体连接区域51以及源极连接区域52在台面型晶体管部24中在第二方向y上不相邻。由此，能够使接近的两个沟槽栅极构造23之间的距离变窄。另外，能够分别缓和主体连接区域51的对准裕量以及源极连接区域52的对准裕量。因而，能够提供有助于细化的sic半导体装置1。
[0176]
图11与图4对应，是用于说明本发明的第二实施方式的sic半导体装置101的构造的俯视图。以下，对于与对sic半导体装置1叙述的构造对应的构造标注同一参照符号，并省略其说明。
[0177]
参照图11，在本方式中，多个台面型晶体管部24包含在第二方向y上交替地排列的多个第一台面型晶体管部24a以及多个第二台面型晶体管部24b。在各第一台面型晶体管部24a中，多个第一区段部34a以及多个第二区段部34b沿第一方向x交替地排列。
[0178]
在各第二台面型晶体管部24b中，多个第一区段部34a以及多个第二区段部34b沿第一方向x交替地排列。各第二台面型晶体管部24b的多个第一区段部34a在第二方向y上与各第一台面型晶体管部24a的多个第二区段部34b对置。各第二台面型晶体管部24b的多个第二区段部34b在第二方向y上与各第一台面型晶体管部24a的多个第一区段部34a对置。
[0179]
多个主体连接区域51在主体区域21的表层部中形成于由接近的两个沟槽源极构造33划分出的区域。具体而言，多个主体连接区域51在各第一台面型晶体管部24a以及各第二台面型晶体管部24b中分别形成于多个第一区段部34a。
[0180]
另一方面，源极连接区域52在主体区域21的表层部中且在与主体连接区域51不同的区域形成于由接近的两个沟槽源极构造33划分出的区域。具体而言，多个源极连接区域52在各第一台面型晶体管部24a以及各第二台面型晶体管部24b中分别形成于多个第二区段部34b。也就是，各第二台面型晶体管部24b的多个主体连接区域51在第二方向y上与各第一台面型晶体管部24a的多个源极连接区域52对置。另外，各第二台面型晶体管部24b的多个源极连接区域52在第二方向y上与各第一台面型晶体管部24a的多个主体连接区域51对置。
[0181]
以上，根据sic半导体装置101，也起到与对sic半导体装置1叙述的效果相同的效果。
[0182]
图12与图4对应，是用于说明本发明的第三实施方式的sic半导体装置111的构造的俯视图。以下，对于与对sic半导体装置1叙述的构造对应的构造标注同一参照符号，并省略其说明。
[0183]
参照图12，在本方式中，多个台面型晶体管部24包含在第二方向y上交替地排列的多个第一台面型晶体管部24a以及多个第二台面型晶体管部24b。在各第一台面型晶体管部24a中，多个沟槽源极构造33在第一方向x上空出间隔地排列。多个沟槽源极构造33在各第一台面型晶体管部24a中划分多个区段部34。各第一台面型晶体管部24a的多个区段部34包含沿第一方向x交替地排列的多个第一区段部34a以及多个第二区段部34b。
[0184]
在各第二台面型晶体管部24b中，多个沟槽源极构造33在第一方向x上空出间隔地排列。各第二台面型晶体管部24b的多个沟槽源极构造33以在第二方向y上与各第一台面型晶体管部24a的多个区段部34对置的方式，相对于各第一台面型晶体管部24a的多个沟槽源极构造33在第一方向x上错开地排列。在本方式中，各第二台面型晶体管部24b的多个沟槽源极构造33相对于各第一台面型晶体管部24a的多个沟槽源极构造33在第一方向x上仅错开一半间距地排列。也就是，多个沟槽源极构造33在俯视时作为整体在第一方向x以及第二方向y上空出间隔地以锯齿状排列。
[0185]
多个沟槽源极构造33在各第二台面型晶体管部24b中划分多个区段部34。各第二台面型晶体管部24b的多个区段部34包含沿第一方向x交替地排列的多个第一区段部34a以及多个第二区段部34b。各第二台面型晶体管部24b的多个第一区段部34a在第二方向y上分别与各第一台面型晶体管部24a的多个沟槽源极构造33对置。各第二台面型晶体管部24b的多个第二区段部34b在第二方向y上分别与各第一台面型晶体管部24a的多个沟槽源极构造33对置。
[0186]
多个主体连接区域51在主体区域21的表层部中形成于由接近的两个沟槽源极构造33划分出的区域。具体而言，多个主体连接区域51在各第一台面型晶体管部24a以及各第
二台面型晶体管部24b分别形成于多个第一区段部34a。也就是，各第一台面型晶体管部24a的多个主体连接区域51在第二方向y上与各第二台面型晶体管部24b的多个沟槽源极构造33对置。另外，各第二台面型晶体管部24b的多个主体连接区域51在第二方向y上与各第一台面型晶体管部24a的多个沟槽源极构造33对置。
[0187]
另一方面，多个源极连接区域52在主体区域21的表层部中且在与主体连接区域51不同的区域形成于由接近的两个沟槽源极构造33划分出的区域。具体而言，多个源极连接区域52在各第一台面型晶体管部24a以及各第二台面型晶体管部24b分别形成于多个第二区段部34b。也就是，各第一台面型晶体管部24a的多个源极连接区域52在第二方向y上与各第二台面型晶体管部24b的多个沟槽源极构造33对置。另外，各第二台面型晶体管部24b的多个源极连接区域52在第二方向y上与各第一台面型晶体管部24a的多个沟槽源极构造33对置。
[0188]
多个沟槽连接区域53以与第一实施方式的情况相同的形态形成。多个沟槽连接区域53优选在第二方向y上与多个源极连接区域52(第二区段部34b)对置。
[0189]
以上，根据sic半导体装置111，也起到与对sic半导体装置1叙述的效果相同的效果。
[0190]
图13与图4对应，是用于说明本发明的第四实施方式的sic半导体装置121的构造的俯视图。以下，对于与对sic半导体装置1叙述的构造对应的构造标注同一参照符号，并省略其说明。
[0191]
参照图13，多个主体连接区域51在主体区域21的表层部中形成于由接近的两个沟槽源极构造33划分出的区域。具体而言，多个主体连接区域51在多个区段部34中从一方侧的沟槽源极构造33向另一方侧的沟槽源极构造33侧空出间隔地分别形成于主体区域21的表层部。各主体连接区域51在第一方向x上与另一方侧的沟槽源极构造33相接。也就是，各主体连接区域51在各区段部34中隔着另一方侧的沟槽源极构造33的源极绝缘膜36而与源极电极37对置。
[0192]
另一方面，多个源极连接区域52在主体区域21的表层部中且在与主体连接区域51不同区域形成于由接近的两个沟槽源极构造33划分出的区域。具体而言，各源极连接区域52以与各主体连接区域51并存的方式，形成于与各主体连接区域51相同的区段部34。
[0193]
具体而言，多个源极连接区域52在多个区段部34中从另一方侧的沟槽源极构造33向一方侧的沟槽源极构造33侧空出间隔地分别形成于主体区域21的表层部。多个源极连接区域52在第一方向x上与多个主体连接区域51相邻。各源极连接区域52在第一方向x上与一方侧的沟槽源极构造33相接。各源极连接区域52在各区段部34中隔着一方侧的沟槽源极构造33的源极绝缘膜36而与源极电极37对置。
[0194]
多个沟槽连接区域53分别从多个主体连接区域51向接近的沟槽源极构造33的壁面引出。在本方式中，一个沟槽连接区域53从各主体连接区域51朝向接近的沟槽源极构造33的壁面引出。也就是，多个沟槽连接区域53在俯视时分别以与多个沟槽源极构造33一一对应的关系形成。在本方式中，各沟槽连接区域53在俯视时横穿沟槽源极构造33的中间部。
[0195]
各沟槽连接区域53以使沟槽源极构造33的壁面的一部分露出的方式，部分地包覆沟槽源极构造33的壁面。具体而言，各沟槽连接区域53与各源极连接区域52侧的区段部34空出间隔地形成于各主体连接区域51侧的区段部34。
[0196]
因此，各沟槽连接区域53使源极连接区域52露出。另外，各沟槽连接区域53使沟槽源极构造33的源极连接区域52侧的端部(侧壁以及底壁)露出。各沟槽连接区域53在第二方向y上以使源极区域22的一部分从第一主面3露出的方式，与接近的两个沟槽栅极构造23空出间隔地形成于内方。
[0197]
在本方式中，层间绝缘膜60包含多个第一源极开口64以及多个第二源极开口65，不具有第三源极开口66。在本方式中，各第二源极开口65作为主体连接区域51以及源极连接区域52用的开口而形成。也就是，各第二源极开口65以与各区段部34一一对应的关系形成，使各主体连接区域51以及各源极连接区域52露出。
[0198]
若对各台面型晶体管部24进行观察，则多个第二源极开口65在第一方向x上与多个第一源极开口64空出间隔地形成，且在第一方向x上分别与多个第一源极开口64对置。各第二源极开口65的平面形状是任意的，各第二源极开口65也可以形成为正方形状、长方形状、圆形状等。
[0199]
以上，根据sic半导体装置121，也起到与对sic半导体装置1叙述的效果相同的效果。当然，主体连接区域51以及源极连接区域52并存于一个区段部34的构造也能够应用于第二～第三实施方式。
[0200]
图14与图4对应，是用于说明本发明的第五实施方式的sic半导体装置131的构造的俯视图。以下，对于与对sic半导体装置1叙述的构造对应的构造标注同一参照符号，并省略其说明。
[0201]
参照图14，在sic半导体装置131的层间绝缘膜60中，一体地形成有第一源极开口64、第二源极开口65以及第三源极开口66。也就是，层间绝缘膜60具有沿多个台面型晶体管部24分别在第一方向x上延伸的多个线状的源极开口132。
[0202]
各源极开口132在各台面型晶体管部24中使多个沟槽源极构造33(源极电极37)、多个主体连接区域51以及多个源极连接区域52一并露出。该情况下，源极主面电极73从层间绝缘膜60之上进入多个源极开口132，与多个台面型晶体管部24的沟槽源极构造33、主体连接区域51以及源极连接区域52电连接。
[0203]
以上，根据sic半导体装置131，也起到与对sic半导体装置1叙述的效果相同的效果。当然，层间绝缘膜60具有多个源极开口132的构造也能够应用于第二～第四实施方式。在第四实施方式中，优选采用源极开口132来代替多个第一源极开口64以及多个第二源极开口65。
[0204]
图15与图4对应，是用于说明本发明的第六实施方式的sic半导体装置141的构造的俯视图。图16是沿图15所示的xvi-xvi线的剖视图。以下，对于与对sic半导体装置1叙述的构造对应的构造标注同一参照符号，并省略其说明。
[0205]
参照图15以及图16，sic半导体装置141具有由与sic半导体装置1的沟槽源极构造33不同的构造构成的沟槽源极构造33。具体而言，各沟槽源极构造33的源极沟槽35包含开口侧的第一沟槽部35a以及底壁侧的第二沟槽部35b。第一沟槽部35a在第二方向y上具有第一沟槽宽度wt1。第一沟槽宽度wt1是沟槽源极构造33的第二宽度w2。第一沟槽部35a也可以形成为第一沟槽宽度wt1朝向底壁侧变窄的尖细形状。
[0206]
第一沟槽部35a使主体区域21以及源极区域22露出。第一沟槽部35a优选相对于栅极沟槽25的底壁形成于第一主面3侧的区域。也就是，第一沟槽部35a的深度优选为小于沟
槽栅极构造23的第一深度d1。当然，第一沟槽部35a也可以形成为比沟槽栅极构造23深。第一沟槽部35a的深度也可以为0.1μm以上且2μm以下。
[0207]
第二沟槽部35b使漂移区域7露出。第二沟槽部35b与第一沟槽部35a连通，从第一沟槽部35a朝向漂移区域7(高浓度区域9)的底部延伸。在本方式中，第二沟槽部35b横穿沟槽栅极构造23的底壁。第二沟槽部35b也可以形成为具有大致恒定的开口宽度的垂直形状。第二沟槽部35b也可以形成为具有朝向底壁变窄的开口宽度的尖细形状。
[0208]
以第一沟槽部35a为基准的第二沟槽部35b的深度优选超过沟槽栅极构造23的第一深度d1。第二沟槽部35b具有在第二方向y上小于第一沟槽宽度wt1的第二沟槽宽度wt2(wt2＜wt1)。第二沟槽宽度wt2也可以为0.5μm以上且小于3μm。
[0209]
源极绝缘膜36在源极沟槽35的内壁形成为膜状，在源极沟槽35内划分凹部空间。具体而言，源极绝缘膜36具有使第一沟槽部35a露出的窗部36a，在第二沟槽部35b内划分凹部空间。
[0210]
在本方式中，源极绝缘膜36包含第一部分38以及第二部分39，不包含第三部分40。第一部分38包覆源极沟槽35(第二沟槽部35b)的侧壁，在源极沟槽35的开口部侧(第一沟槽部35a侧)划分窗部36a。第二部分39包覆源极沟槽35(第二沟槽部35b)的底壁。
[0211]
第一部分38的厚度也可以为10nm以上且250nm以下。第二部分39也可以具有超过第一部分38的厚度的厚度。第二部分39的厚度也可以为50nm以上且500nm以下。当然，也可以形成具有均匀的厚度的源极绝缘膜36。
[0212]
源极电极37隔着源极绝缘膜36埋设于源极沟槽35。具体而言，源极电极37隔着源极绝缘膜36埋设于第一沟槽部35a以及第二沟槽部35b，且具有与从窗部36a露出的第一沟槽部35a相接的接触部37a。
[0213]
接触部37a在窗部36a与主体区域21以及源极区域22电连接。也就是，接触部37a在源极沟槽35内将主体区域21以及源极区域22设为源极接地。源极电极37具有从源极沟槽35露出的电极面。源极电极37的电极面形成为朝向源极沟槽35的底壁凹陷的弯曲状。
[0214]
各主体连接区域51在各区段部34(第一区段部34a)中与从第一沟槽部35a露出的源极电极37的接触部37a电连接。由此，各主体连接区域51在sic芯片2内进行源极接地。各主体连接区域51也可以包覆第二沟槽部35b的一部分，且隔着源极绝缘膜36的一部分而与源极电极37对置。
[0215]
各源极连接区域52在各区段部34(第二区段部34b)中与从第一沟槽部35a露出的源极电极37的接触部37a电连接。由此，各源极连接区域52在sic芯片2内进行源极接地。各源极连接区域52也可以包覆第二沟槽部35b的一部分，且隔着源极绝缘膜36的一部分而与源极电极37对置。
[0216]
各沟槽连接区域53包覆各沟槽源极构造33的第一沟槽部35a以及第二沟槽部35b。各沟槽连接区域53与从第一沟槽部35a露出的源极电极37的接触部37a电连接。由此，各沟槽连接区域53在sic芯片2内进行源极接地。各沟槽连接区域53在第二沟槽部35b侧隔着源极绝缘膜36的一部分而与源极电极37对置。
[0217]
在本方式中，各阱区域54经由主体区域21、源极区域22、主体连接区域51、源极连接区域52以及沟槽连接区域53而与源极电极37(接触部37a)电连接。
[0218]
关于其它构造，由于与上述的sic半导体装置1相同，因此省略其说明。以上，根据
sic半导体装置141，也起到与对sic半导体装置1叙述的效果相同的效果。另外，在sic半导体装置141中，源极电极37具有在源极沟槽35的开口侧的区域中从源极沟槽35的侧壁露出的接触部37a。
[0219]
另外，sic半导体装置141包含与源极电极37的接触部37a电连接的主体连接区域51。由此，能够在sic芯片2内使主体连接区域51进行源极接地。另外，sic半导体装置141包含与源极电极37的接触部37a电连接的源极连接区域52。由此，能够在sic芯片2内使源极连接区域52进行源极接地。
[0220]
这样，根据sic半导体装置141，能够使应该进行源极接地的半导体区域通过源极电极37的接触部37a而在sic芯片2内进行源极接地。在本方式中，主体区域21、源极区域22、主体连接区域51、源极连接区域52、沟槽连接区域53以及阱区域54在sic芯片2内与源极电极37电连接。这样的构造在缓和有源区域11内的构造物的对准裕量的方面有效。sic半导体装置141的沟槽源极构造33也能够应用于第二～第五实施方式。
[0221]
图17与图6对应，是用于说明本发明的第七实施方式的sic半导体装置151的构造的剖视图。以下，对于与对sic半导体装置1叙述的构造对应的构造标注同一参照符号，并省略其说明。
[0222]
参照图17，在sic半导体装置151中，源极绝缘膜36包含第一部分38以及第二部分39，不包含第三部分40。源极绝缘膜36的第一部分38以使第一主面3的表层部从源极沟槽35的开口端露出的方式，从源极沟槽35的开口端向底壁侧空出间隔地包覆源极沟槽35的侧壁。源极电极37的侧壁的一部分在源极沟槽35的开口端从源极绝缘膜36露出。
[0223]
源极区域22也可以在源极沟槽35的开口端从源极沟槽35的侧壁露出。主体连接区域51也可以在源极沟槽35的开口端从源极沟槽35的侧壁露出。源极连接区域52也可以在源极沟槽35的开口端从源极沟槽35的侧壁露出。沟槽连接区域53也可以在源极沟槽35的开口端从源极沟槽35的侧壁露出。
[0224]
在本方式中，各第一源极开口64具有超过沟槽源极构造33的第二宽度w2的开口宽度wop(w2＜wop)。开口宽度wop是沿第二方向y的第一源极开口64的宽度。各第一源极开口64优选至少使源极区域22、源极电极37以及沟槽连接区域53露出。各第一源极开口64也可以使主体连接区域51、源极连接区域52露出。
[0225]
各第二源极开口65也可以与第一源极开口64相同地具有超过沟槽源极构造33的第二宽度w2的开口宽度wop。各第三源极开口66也可以与第一源极开口64相同地具有超过沟槽源极构造33的第二宽度w2的开口宽度wop。
[0226]
源极主面电极73从层间绝缘膜60之上进入多个第一源极开口64、多个第二源极开口65以及多个第三源极开口66，与多个源极区域22、多个源极电极37、多个主体连接区域51、多个源极连接区域52以及多个沟槽连接区域53电连接。源极主面电极73(具体而言第一电极膜74)在各源极沟槽35内包覆源极电极37的侧壁的一部分。
[0227]
以上，根据sic半导体装置151，也起到与对sic半导体装置1叙述的效果相同的效果。第一源极开口64、第二源极开口65以及第三源极开口66分别具有超过沟槽源极构造33的第二宽度w2的开口宽度wop的形态除了第一实施方式以外也能够应用于第二～第六实施方式。例如，在第五实施方式的sic半导体装置131中，线状的源极开口132也可以具有超过沟槽源极构造33的第二宽度w2的开口宽度wop。
[0228]
图18与图6对应，是用于说明本发明的第八实施方式的sic半导体装置161的构造的剖视图。以下，对于与对sic半导体装置1叙述的构造对应的构造标注同一参照符号，并省略其说明。
[0229]
参照图18，sic半导体装置161包含栅极电极27，该栅极电极27包含添加了p型杂质的p型多晶硅。具体而言，栅极电极27由p型多晶硅构成。栅极电极27的p型多晶硅的p型杂质浓度也可以为1.0
×
10
18
cm-3
以上且1.0
×
10
22
cm-3
以下。栅极电极27的薄片电阻也可以为10ω/
□
以上且500ω/
□
以下。
[0230]
sic半导体装置161包含源极电极37，该源极电极37包含与栅极电极27相同的导电材料。也就是，源极电极37包含添加了p型杂质的p型多晶硅。具体而言，源极电极37由p型多晶硅构成。源极电极37的p型多晶硅的p型杂质浓度也可以为1.0
×
10
18
cm-3
以上且1.0
×
10
22
cm-3
以下。源极电极37的薄片电阻也可以为10ω/
□
以上且500ω/
□
以下。
[0231]
sic半导体装置161包含包覆栅极电极27的第一低电阻层162。第一低电阻层162在栅极沟槽25内包覆栅极电极27。也就是，第一低电阻层162形成沟槽栅极构造23的一部分。第一低电阻层162在栅极沟槽25内与栅极绝缘膜26相接。第一低电阻层162优选与栅极绝缘膜26的角部(也就是第三部分30)相接。
[0232]
第一低电阻层162包含具有小于栅极电极27的薄片电阻的薄片电阻的导电材料。第一低电阻层162的薄片电阻也可以为0.01ω/
□
以上且10ω/
□
以下。第一低电阻层162优选具有10μω
·
cm以上且110μω
·
cm以下的比电阻。在本方式中，第一低电阻层162由栅极电极27的表层部与金属硅化物化后的多晶硅化层(具体而言为p型多晶硅化层)构成。也就是，第一低电阻层162在栅极电极27的表层部中与该栅极电极27一体地形成，形成栅极电极27的电极面。
[0233]
第一低电阻层162也可以包含tisi、tisi2、nisi、cosi、cosi2、mosi2以及wsi2中的至少一个。第一低电阻层162优选包含nisi、cosi2以及tisi2中的至少一个。第一低电阻层162特别优选由cosi2构成。
[0234]
sic半导体装置161包含包覆源极电极37的第二低电阻层163。第二低电阻层163在源极沟槽35内包覆源极电极37。也就是，第二低电阻层163形成沟槽源极构造33的一部分。第二低电阻层163在源极沟槽35内与源极绝缘膜36相接。第二低电阻层163优选与源极绝缘膜36的角部(也就是第三部分40)相接。
[0235]
第二低电阻层163包含具有小于源极电极37的薄片电阻的薄片电阻的导电材料。第二低电阻层163的薄片电阻也可以为0.01ω/
□
以上且10ω/
□
以下。第二低电阻层163优选具有10μω
·
cm以上且110μω
·
cm以下的比电阻。在本方式中，第二低电阻层163由源极电极37的表层部由与金属硅化物化后的多晶硅化层(具体而言为p型多晶硅化层)构成。也就是，第二低电阻层163在源极电极37的表层部中与该源极电极37一体地形成，形成源极电极37的电极面。
[0236]
第二低电阻层163也可以包含tisi、tisi2、nisi、cosi、cosi2、mosi2以及wsi2中的至少一个。第二低电阻层163优选为包含nisi、cosi2以及tisi2中的至少一个。第二低电阻层163特别优选由cosi2构成。第二低电阻层163优选由与第一低电阻层162相同的材料构成。
[0237]
以上，根据sic半导体装置161，也起到与对sic半导体装置1叙述的效果相同的效果。另外，sic半导体装置161包括包含p型多晶硅的栅极电极27、以及包覆栅极电极27的第
一低电阻层162。
[0238]
根据包含p型多晶硅的栅极电极27，与n型多晶硅的情况比较，栅极沟槽25内的薄片电阻增加，另一方面，能够使栅极阈值电压vth增加1v左右。根据第一低电阻层162，能够抑制栅极阈值电压vth的下降，并且能够使栅极沟槽25内的寄生电阻下降。因而，根据sic半导体装置161，能够使栅极阈值电压vth增加，并且能够削减栅极沟槽25内的寄生电阻。
[0239]
sic半导体装置161的第一低电阻层162以及第二低电阻层163除了第一实施方式以外也能够应用于第二～第七实施方式。第一低电阻层162以及第二低电阻层163应用于第六实施方式的sic半导体装置141的情况下，第二低电阻层163与源极电极37一起形成与第一沟槽部35a相接的接触部37a。也就是，第二低电阻层163在源极沟槽35内使主体区域21以及源极区域22进行源极接地。
[0240]
本发明的实施方式还能够以其它方式来实施。例如，在上述的各实施方式中，对第一方向x是sic单晶的m轴方向、第二方向y是sic单晶的a轴方向的例子进行了说明，但也可以是第一方向x是sic单晶的a轴方向、第二方向y是sic单晶的m轴方向。也就是，也可以是第一侧面5a以及第二侧面5b(sic芯片2的两个短边)由sic单晶的m面形成、第三侧面5c以及第四侧面5d(sic芯片2的两个长边)由sic单晶的a面形成。该情况下，偏离方向也可以是sic单晶的a轴方向。该情况的具体的结构通过在上述的说明以及附图中将第一方向x的m轴方向置换为a轴方向、将第二方向y的a轴方向置换为m轴方向而获得。
[0241]
在上述的各实施方式中，也可以在栅极主面电极71之上形成作为端子电极的栅极焊盘电极，在源极主面电极73之上形成作为端子电极的源极焊盘电极。该情况下，栅极焊盘电极优选包含包覆栅极主面电极71的ni镀敷膜。栅极焊盘电极也可以包含从ni镀敷膜侧依次层叠的pd镀敷膜以及au镀敷膜。另外，源极焊盘电极优选包含包覆源极主面电极73的ni镀敷膜。源极焊盘电极也可以包含从ni镀敷膜侧依次层叠的pd镀敷膜以及au镀敷膜。
[0242]
在上述的各实施方式中，也可以采用由si单晶构成的si芯片来代替sic芯片2。也就是，也可以采用si半导体装置来代替上述的各实施方式的sic半导体装置1、101、111、121、131、141、151、161。
[0243]
在上述的各实施方式中，对第一导电型是n型、第二导电型是p型的例子进行了说明，但也可以为第一导电型是p型、第二导电型是n型。该情况的具体的结构通过在上述的说明以及附图中将n型区域置换为p型区域、将p型区域置换为n型区域而获得。
[0244]
在上述的各实施方式中，也可以采用p型的集电极区域来代替n型的漏极区域6。根据该构造，能够提供igbt(insulated gate bipolar transistor，绝缘栅双极晶体管)来代替misfet。该情况的具体的结构通过在上述的说明中将misfet的“源极”置换为igbt的“发射极”、将misfet的“漏极”置换为igbt的“集电极”而获得。
[0245]
以下，示出从本说明书以及附图抽出的特征的例子。以下的[a1]～[a20]以及[b1]～[b20]提供能够有助于细化的半导体装置。
[0246]
[a1]一种半导体装置，包括：半导体芯片2，其具有主面3；第一导电型(n型)的漂移区域7，其形成于上述主面3的表层部；第二导电型(p型)的主体区域21，其形成于上述漂移区域7的表层部；第一导电型(n型)的源极区域22，其形成于上述主体区域21的表层部；多个沟槽源极构造33，其以横穿上述源极区域22以及上述主体区域21而到达上述漂移区域7的方式形成于上述主面3，在第一方向x上空出间隔地排列；第二导电型(p型)的主体连接区域
51，其以与上述主体区域21电连接的方式在上述主体区域21的表层部中形成于接近的两个上述沟槽源极构造33之间的区域；以及第一导电型(n型)的源极连接区域52，其以与上述源极区域22电连接的方式，在上述主体区域21的表层部中且在与上述主体连接区域51不同的区域形成于接近的两个上述沟槽源极构造33之间的区域。
[0247]
[a2]根据a1所记载的半导体装置，上述源极连接区域52在上述第一方向x上隔着上述沟槽源极构造33而与上述主体连接区域51对置。
[0248]
[a3]根据a1或a2所记载的半导体装置，多个上述沟槽源极构造33分别形成为在上述第一方向x上延伸的带状。
[0249]
[a4]根据a1～a3任一项中所记载的半导体装置，上述主体连接区域51具有超过上述主体区域21的杂质浓度的杂质浓度。
[0250]
[a5]根据a1～a4任一项中所记载的半导体装置，上述源极区域22具有超过上述漂移区域7的杂质浓度的杂质浓度，上述源极连接区域52具有超过上述漂移区域7的杂质浓度的杂质浓度。
[0251]
[a6]根据a1～a5任一项中所记载的半导体装置，上述源极连接区域52利用上述源极区域22的一部分而形成。
[0252]
[a7]根据a1～a6任一项中所记载的半导体装置，形成有多个上述主体连接区域51，形成有多个上述源极连接区域52。
[0253]
[a8]根据a7所记载的半导体装置，多个上述源极连接区域52沿上述第一方向x与多个上述主体连接区域51交替地形成。
[0254]
[a9]根据a1～a8任一项中所记载的半导体装置，还包含多个沟槽栅极构造23，该多个沟槽栅极构造23以横穿上述源极区域22以及上述主体区域21而到达上述漂移区域7的方式形成于上述主面3，分别在上述第一方向x上延伸，且在与上述第一方向x交叉的第二方向y上空出间隔地排列在上述主面3，多个上述沟槽源极构造33在上述第一方向x上空出间隔地排列在接近的两个上述沟槽栅极构造23之间。
[0255]
[a10]根据a9所记载的半导体装置，上述主体连接区域51与多个上述沟槽栅极构造23空出间隔地形成。
[0256]
[a11]根据a9或a10所记载的半导体装置，各上述沟槽源极构造33形成为比各上述沟槽栅极构造23深。
[0257]
[a12]根据a9～a11任一项中所记载的半导体装置，多个上述沟槽栅极构造23在上述主面3划分分别在上述第一方向x上延伸的多个台面型晶体管部24，多个上述沟槽源极构造33在上述台面型晶体管部24划分由上述台面型晶体管部24的一部分构成的多个区段部34，上述主体连接区域51形成于上述区段部34，上述源极连接区域52形成在与形成有上述主体连接区域51的上述区段部34不同的上述区段部34。
[0258]
[a13]根据a12所记载的半导体装置，多个上述区段部34包含沿上述第一方向x交替地排列的多个第一区段部34a以及多个第二区段部34b，多个上述主体连接区域51形成于多个上述第一区段部34a，多个上述源极连接区域52形成于多个上述第二区段部34b。
[0259]
[a14]根据a9～a13任一项中所记载的半导体装置，多个上述沟槽栅极构造23在上述第二方向y上空出第一间隔p1地排列，多个上述沟槽源极构造33在上述第一方向x上空出小于上述第一间隔p1的第二间隔p2地排列。
[0260]
[a15]根据a1～a14任一项中所记载的半导体装置，还包含第二导电型(p型)的沟槽连接区域53，该第二导电型(p型)的沟槽连接区域53在上述漂移区域7的表层部中从上述主体连接区域51向至少沿一个上述沟槽源极构造33的壁面的区域引出。
[0261]
[a16]根据a15所记载的半导体装置，上述沟槽连接区域53包覆上述沟槽源极构造33的侧壁以及底壁。
[0262]
[a17]根据a15或a16所记载的半导体装置，上述沟槽连接区域53以使上述沟槽源极构造33的壁面的一部分露出的方式部分地包覆上述沟槽源极构造33的壁面。
[0263]
[a18]根据a15～a17任一项中所记载的半导体装置，还包含第二导电型(p型)的阱区域54，该第二导电型(p型)的阱区域54在上述漂移区域7的表层部中以包覆上述沟槽连接区域53的方式形成于至少沿一个上述沟槽源极构造33的壁面的区域，且杂质浓度比上述主体连接区域51的杂质浓度低。
[0264]
[a19]根据a18所记载的半导体装置，上述阱区域54具有隔着上述沟槽连接区域53包覆上述沟槽源极构造33的部分、以及直接包覆上述沟槽源极构造33的部分。
[0265]
[a20]根据a1～a19任一项中所记载的半导体装置，还包含源极主面电极73，该源极主面电极73形成在上述主面3之上，在连结上述沟槽源极构造33、上述主体连接区域51以及上述源极连接区域52的线上，与上述沟槽源极构造33、上述主体连接区域51以及上述源极连接区域52电连接。
[0266]
[b1]一种sic半导体装置，包括：sic芯片2，其具有主面3；第一导电型(n型)的漂移区域7，其形成于上述主面3的表层部；第二导电型(p型)的主体区域21，其形成于上述漂移区域7的表层部；第一导电型(n型)的源极区域22，其形成于上述主体区域21的表层部；多个沟槽栅极构造23，其分别在沿上述主面3的第一方向x上延伸，在与上述第一方向x交叉的第二方向y上空出间隔地排列，且以贯通上述源极区域22以及上述主体区域21的方式形成于上述主面3；沟槽源极构造33，其在接近的两个上述沟槽栅极构造23之间以贯通上述源极区域22以及上述主体区域21的方式形成于上述主面3，且具有上述第一方向x的一方侧的一端部、以及上述第一方向x的另一方侧的另一端部；第二导电型(p型)的主体连接区域51，其以与上述主体区域21电连接的方式，在上述主体区域21的表层部中形成于上述沟槽源极构造33的一端部侧的区域；以及第一导电型(n型)的源极连接区域52，其以与上述源极区域22电连接的方式，在上述主体区域21的表层部中形成于上述沟槽源极构造33的另一端部侧的区域。
[0267]
[b2]根据b1所记载的sic半导体装置，上述源极连接区域52在上述第一方向x上隔着上述沟槽源极构造33而与上述主体连接区域51对置。
[0268]
[b3]根据b1或b2所记载的sic半导体装置，上述主体连接区域51从多个上述沟槽栅极构造23空出间隔地形成。
[0269]
[b4]根据b1～b3任一项中所记载的sic半导体装置，上述主体连接区域51具有超过上述主体区域21的杂质浓度的杂质浓度。
[0270]
[b5]根据b1～b4任一项中所记载的sic半导体装置，上述源极区域22具有超过上述漂移区域7的杂质浓度的杂质浓度，上述源极连接区域52具有超过上述漂移区域7的杂质浓度的杂质浓度。
[0271]
[b6]根据b1～b5任一项中所记载的sic半导体装置，上述源极连接区域52利用上
述源极区域22的一部分而形成。
[0272]
[b7]根据b1～b6任一项中所记载的sic半导体装置，上述沟槽源极构造33形成为在上述第一方向x上延伸的带状。
[0273]
[b8]根据b1～b7任一项中所记载的sic半导体装置，上述沟槽源极构造33形成为比上述沟槽栅极构造23深。
[0274]
[b9]根据b1～b8任一项中所记载的sic半导体装置，多个上述沟槽源极构造33在上述第一方向x上空出间隔地排列在多个上述沟槽栅极构造23之间，上述主体连接区域51在上述主体区域21的表层部中形成于由接近的两个上述沟槽源极构造33划分出的区域，上述源极连接区域52在上述主体区域21的表层部中且在与上述主体连接区域51不同的区域形成于由接近的两个上述沟槽源极构造33划分出的区域。
[0275]
[b10]根据b9所记载的sic半导体装置，多个上述沟槽栅极构造23在上述第二方向y上空出第一间隔p1地排列，多个上述沟槽源极构造33在上述第一方向x上空出上述第一间隔p1以下的第二间隔p2地排列。
[0276]
[b11]根据b10所记载的sic半导体装置，上述第二间隔p2小于各上述沟槽源极构造33的上述第一方向x的长度l。
[0277]
[b12]根据b1～b11任一项中所记载的sic半导体装置，还包含第二导电型(p型)的沟槽连接区域53，该第二导电型(p型)的沟槽连接区域53在上述主面3的表层部中以与上述主体连接区域51电连接的方式，形成于上述漂移区域7中沿上述沟槽源极构造33的壁面的区域。
[0278]
[b13]根据b12所记载的sic半导体装置，上述沟槽连接区域53具有超过上述主体区域21的杂质浓度的杂质浓度。
[0279]
[b14]根据b12或b13所记载的sic半导体装置，上述沟槽连接区域53包覆上述沟槽源极构造33的侧壁以及底壁。
[0280]
[b15]根据b12～b14任一项中所记载的sic半导体装置，上述沟槽连接区域53以使上述沟槽源极构造33的壁面的一部分露出的方式部分地包覆上述沟槽源极构造33的壁面。
[0281]
[b16]根据b12～b15任一项中所记载的sic半导体装置，还包含第二导电型(p型)的阱区域54，该第二导电型(p型)的阱区域54在上述漂移区域7中以包覆上述沟槽连接区域53的方式形成于沿上述沟槽源极构造33的壁面的区域，且具有小于上述沟槽连接区域53的杂质浓度的杂质浓度。
[0282]
[b17]根据b16所记载的sic半导体装置，上述阱区域54具有隔着上述沟槽连接区域53包覆上述沟槽源极构造33的部分、以及直接包覆上述沟槽源极构造33的部分。
[0283]
[b18]根据b1～b17任一项中所记载的sic半导体装置，还包含源极主面电极73，该源极主面电极73形成在上述主面3之上，在连结上述沟槽源极构造33、上述主体连接区域51以及上述源极连接区域52的线上，与上述沟槽源极构造33、上述主体连接区域51以及上述源极连接区域52电连接。
[0284]
[b19]根据b18所记载的sic半导体装置，还包含层间绝缘膜60，该层间绝缘膜60具有使上述沟槽源极构造33、上述主体连接区域51以及上述源极连接区域52露出的一个或多个开口64、65、66、132，且包覆上述主面3，上述源极主面电极73形成于上述层间绝缘膜60之上，在一个或多个上述开口64、65、66、132内与上述沟槽源极构造33、上述主体连接区域51
以及上述源极连接区域52电连接。
[0285]
对本发明的实施方式进行了详细说明，但上述说明只不过是为了明确本发明的技术的内容而使用的具体例，本发明不应该解释为限定于这些具体例，本发明的范围由技术方案的范围来限定。
[0286]
符号的说明
[0287]
1—sic半导体装置(半导体装置)，2—sic芯片(半导体芯片)，3—第一主面，7—漂移区域，21—主体区域，22—源极区域，23—沟槽栅极构造，24—台面型晶体管部，33—沟槽源极构造，34—区段部，34a—第一区段部，34b—第二区段部，51—主体连接区域，52—源极连接区域，53—沟槽连接区域，54—阱区域，73—源极主面电极，101—sic半导体装置(半导体装置)，111—sic半导体装置(半导体装置)，121—sic半导体装置(半导体装置)，131—sic半导体装置(半导体装置)，141—sic半导体装置(半导体装置)，151—sic半导体装置(半导体装置)，161—sic半导体装置(半导体装置)，p1—第一间隔，p2—第二间隔，x—第一方向，y—第二方向。