半导体存储装置的制作方法

半导体存储装置
1.[相关申请]
[0002]
本技术享有以日本专利申请2021-017321号(申请日：2021年2月5日)为基础申请的优先权。本技术通过参考该基础申请而包含基础申请的全部内容。
技术领域
[0003]
本实施方式涉及一种半导体存储装置。


背景技术：

[0004]
nand(not-and，与非)型闪存之类的半导体存储装置有时会具有三维配置有多个存储单元的立体型存储单元阵列。对于这种存储单元阵列，要求不会使字线的电压控制性变差而可靠性高。


技术实现要素：

[0005]
实施方式提供一种不会使字线的电压控制性变差而可靠性高的半导体存储装置。
[0006]
一实施方式的半导体存储装置包含：多个导电层，相互隔开间隔在第1方向上积层；及接触插塞，连接于作为所述多个导电层中的一层的第1导电层；且所述第1导电层具有：第1部分；第2部分，相对于所述第1部分在与所述第1方向正交的第2方向上隔开；及第3部分，位于所述第1部分与所述第2部分之间；且所述半导体存储装置具备：第1区域，包含所述第1部分、及在所述第1部分中沿所述第1方向延伸并且具有半导体材料的第1柱，且所述第1部分与所述第1柱相对向的部位作为第1存储单元发挥功能；第2区域，包含所述第2部分、及在所述第2部分中沿所述第1方向延伸并且具有半导体材料的第2柱，且所述第2部分与所述第2柱相对向的部位作为第2存储单元发挥功能；及第3区域，包含所述第3部分、及在所述第3部分中沿所述第1方向延伸并且具有绝缘材料的多个第3柱；且所述第3区域包含第4区域及第5区域；所述第3部分在所述第4区域中将所述第1部分与所述第2部分连接；所述第3部分与所述接触插塞在所述第5区域中连接；所述多个第3柱中设置在所述第4区域内的第4柱、或所述多个第3柱中至少一部分设置在所述第4区域内的第5柱在与所述第1方向及所述第2方向交叉的第3方向上的宽度，小于所述多个第3柱中设置在所述第5区域内的第6柱在所述第3方向上的宽度。
附图说明
[0007]
图1是例示第1实施方式的半导体装置的立体图。
[0008]
图2是表示积层体的俯视图。
[0009]
图3是表示三维结构的存储单元的一例的剖视图。
[0010]
图4是表示三维结构的存储单元的一例的剖视图。
[0011]
图5是表示第1实施方式的半导体装置的一例的俯视图。
[0012]
图6是表示连接区域及存储单元区域的布局的概略俯视图。
[0013]
图7a是表示块blk的连接区域的概略情况的立体图。
[0014]
图7b是表示块blk的连接区域的概略情况的立体图。
[0015]
图8a是更详细地表示连接区域的若干导电层的俯视图。
[0016]
图8b是更详细地表示连接区域的若干导电层的俯视图。
[0017]
图9a是图8a的虚线框b的放大俯视图。
[0018]
图9b是表示具有2列绝缘体柱的桥接区域的一例的俯视图。
[0019]
图10是沿着图9的10-10线的剖视图。
[0020]
图11是表示第2实施方式的连接区域的俯视图。
[0021]
图12是表示第3实施方式的连接区域的俯视图。
[0022]
图13是表示第4实施方式的连接区域的俯视图。
[0023]
图14是表示第5实施方式的连接区域的俯视图。
[0024]
图15是表示第6实施方式的连接区域的俯视图。
[0025]
图16是表示第7实施方式的连接区域的俯视图。
[0026]
图17是表示将第2实施方式与第7实施方式组合后的例子的图。
[0027]
图18是表示将第3实施方式与第7实施方式组合后的例子的图。
[0028]
图19是表示将第4实施方式与第7实施方式组合后的例子的图。
[0029]
图20是表示将第5实施方式与第7实施方式组合后的例子的图。
[0030]
图21是表示应用所述实施方式中的任一实施方式的半导体存储装置的构成例的框图。
[0031]
图22是表示存储单元阵列的电路构成的一例的电路图。
具体实施方式
[0032]
以下，参考附图对本发明的实施方式进行说明。本实施方式并不限定本发明。在以下实施方式中，半导体衬底的上下方向表示将设置着半导体元件的面设为上的情况下的相对方向，有时与按照重力加速度的上下方向不同。附图是示意图或概念图，各部分的比率等未必与实物相同。在说明书及附图中，对与上文中针对已出现的附图所叙述的要素相同的要素标注相同的符号，并适当省略详细说明。
[0033]
(第1实施方式)
[0034]
图1是例示第1实施方式的半导体存储装置100的立体图。图2是表示积层体2的俯视图。在本说明书中，将积层体2的积层方向设为z轴方向。将与z轴方向正交的1个方向设为y轴方向。将与z及y轴方向分别正交的方向设为x轴方向。图3及图4分别为表示三维结构的存储单元的一例的剖视图。图5是表示第1实施方式的半导体存储装置100的一例的俯视图。如图1～图5所示，第1实施方式的半导体存储装置100是具有三维结构的存储单元阵列的非易失性存储器。
[0035]
半导体存储装置100包含基体部1、积层体2、板状部3、多个柱状部cl及多个绝缘体柱clhr。
[0036]
基体部1包含半导体晶圆(衬底)10、绝缘膜11、导电膜12及半导体部13。绝缘膜11设置在半导体晶圆10上。导电膜12设置在绝缘膜11上。半导体部13设置在导电膜12上。半导体晶圆10例如为硅晶圆。半导体晶圆10的导电型例如为p型。在半导体晶圆10的表面区域，
例如设置着元件分离区域10i。元件分离区域10i例如为包含氧化硅膜的绝缘区域，在半导体晶圆10的表面区域中规定主动区域aa。主动区域aa中设置着晶体管tr的源极及漏极区域。晶体管tr构成cmos(complementary metal oxide semiconductor，互补金氧半导体)电路作为非易失性存储器的控制电路。绝缘膜11例如包含氧化硅膜，将晶体管tr绝缘。在绝缘膜11内设置着配线11a。配线11a与晶体管tr电连接。导电膜12包含导电性金属，例如钨(w)。半导体部13例如包含n型硅。半导体部13的一部分也可包含非掺杂硅。
[0037]
积层体2相对于半导体部13位于z轴方向的上方。积层体2是将作为多个第1导电层的多个导电层21与作为多个第1绝缘层的多个绝缘层22在z轴方向上交替地积层而构成。多个导电层21夹着绝缘层22相互隔开间隔地积层。导电层21包含导电性金属，例如钨。绝缘层22例如包含氧化硅。绝缘层22将导电层21彼此绝缘。导电层21及绝缘层22各自的积层数为任意数。绝缘层22例如也可为间隙。在积层体2与半导体部13之间例如设置着绝缘膜2g。绝缘膜2g例如包含氧化硅膜。绝缘膜2g也可包含相对介电常数比氧化硅高的高介电体。高介电体也可为例如氧化铪膜等氧化物。
[0038]
导电层21包含至少1个源极侧选择栅极sgs、多个字线wl及至少1个漏极侧选择栅极sgd。源极侧选择栅极sgs是源极侧选择晶体管sts的栅极电极。字线wl是存储单元mc的栅极电极。漏极侧选择栅极sgd是漏极侧选择晶体管std的栅极电极。源极侧选择栅极sgs设置在积层体2的下部区域。漏极侧选择栅极sgd设置在积层体2的上部区域。下部区域是指积层体2的靠近基体部1一侧的区域，上部区域是指积层体2的远离基体部1一侧的区域。字线wl设置在源极侧选择栅极sgs与漏极侧选择栅极sgd之间。
[0039]
多个绝缘层22中将源极侧选择栅极sgs与字线wl绝缘的绝缘层22的z轴方向的厚度例如可比将字线wl与字线wl绝缘的绝缘层22的z轴方向的厚度厚。进而，也可在距基体部1最远的最上层绝缘层22之上设置覆盖绝缘膜。覆盖绝缘膜例如包含氧化硅。
[0040]
半导体存储装置100具有串联连接在源极侧选择晶体管sts与漏极侧选择晶体管std之间的多个存储单元mc。将源极侧选择晶体管sts、存储单元mc及漏极侧选择晶体管std串联连接而成的结构称为“存储器串”或“nand串”。存储器串例如经由接点cb连接于位线bl。位线bl设置在积层体2的上方，沿y轴方向延伸。
[0041]
积层体2内设置着多个深的狭缝st及多个浅的狭缝she。如图2所示，狭缝st在平面布局内沿x轴方向延伸。另外，狭缝st在z方向(积层方向)的截面中，从积层体2的上端贯通积层体2直至基体部1，设置在积层体2内。图2的板状部3设置在狭缝st内。板状部3例如使用氧化硅膜等绝缘膜。或者，板状部3也可由与半导体部13电连接的导电物(例如，钨、铜)等导电性金属构成，并且通过绝缘膜而与积层体2电绝缘。狭缝she在平面布局中与狭缝st大致平行地沿x轴方向延伸。另外，狭缝she在z方向的截面中，从积层体2的上端设置到积层体2的中途。在狭缝she内例如设置着绝缘物4。绝缘物4例如使用氧化硅膜等绝缘膜。
[0042]
如图2所示，积层体2包含阶梯部分2s及存储单元阵列mca。阶梯部分2s设置在积层体2的缘部。存储单元阵列mca被阶梯部分2s所夹或者包围。狭缝st从积层体2的一端的阶梯部分2s经过存储单元阵列mca设置到积层体2的另一端的阶梯部分2s。狭缝she至少设置在存储单元阵列mca中。
[0043]
由2个狭缝st(板状部3)所夹的积层体2的部分称为块blk。块例如构成数据抹除的最小单位。狭缝she(绝缘物4)设置在块内。狭缝st与狭缝she之间的积层体2称为指状部
(finger)。漏极侧选择栅极sgd是对应于每个指状部而被区隔。因此，在写入及读出数据时，可利用漏极侧选择栅极sgd将块内的1个指状部设为选择状态。
[0044]
如图5所示，存储单元阵列mca包含单元区域cell及除此之外的区域。在单元区域cell中，多个柱状部cl设置在存储器孔mh内。在除单元区域cell以外的区域中，设置着分接头(tap)区域tap、阶梯区域ssa及桥接区域bra。分接头区域tap设置在相对于阶梯区域ssa及桥接区域bra隔着狭缝st在y方向上相邻的块blk中。如图6所示，分接头区域tap可在x方向上设置在单元区域彼此之间。阶梯区域ssa及桥接区域bra也可在x方向上设置在单元区域彼此之间。阶梯区域ssa是设置着多个接触插塞cc的区域。如图6所示，桥接区域bra是为了将隔着阶梯区域ssa在x方向上相邻的块blk的字线wl的各配线层电连接而设置。分接头区域tap是设置着接触插塞c4的区域。接触插塞cc、c4各自例如沿z轴方向延伸。接触插塞cc分别与例如导电层21电连接。接触插塞c4为了向晶体管tr供给电源等，而与例如配线11a电连接。接触插塞cc、c4例如使用铜、钨等低电阻金属。桥接区域bra是针对至少上层的字线wl，更具体来说最上层的字线wl来定义的。
[0045]
在接触插塞cc、c4的周围分别设置着绝缘膜(未图示)。由此，接触插塞cc、c4与积层体2电绝缘。由此，接触插塞cc、c4可在维持与积层体2绝缘的状态下，将位于积层体2上方的配线等电连接于位于积层体2下方的配线等。绝缘膜例如使用氧化硅膜等绝缘膜。
[0046]
多个柱状部cl分别设置在设于积层体2内的存储器孔mh内。存储器孔mh沿着积层体2的积层方向(z轴方向)从积层体2的上端起贯通积层体2，延伸到积层体2内及半导体部13内。如图3及图4所示，多个柱状部cl分别包含作为半导体柱的半导体主体210、存储器膜220及核心层230。半导体主体210在积层体2内沿着积层体2的积层方向(z方向)延伸。半导体主体210与半导体部13电连接。存储器膜220在半导体主体210与导电层21之间具有电荷捕获部。导电层21与半导体主体210相对向的部位作为存储单元发挥功能。从各指状部分别选择1个柱状部cl，所选出的多个柱状部cl经由接点cb共通连接于1个位线bl。柱状部cl分别设置在例如图5的单元区域(cell)内。
[0047]
如图3及图4所示，x-y平面中的存储器孔mh的形状例如为圆或椭圆。导电层21与绝缘层22之间可设置着构成存储器膜220的一部分的阻挡绝缘膜21a。阻挡绝缘膜21a例如为氧化硅膜或金属氧化物膜。金属氧化物的1个例子是氧化铝。导电层21与绝缘层22之间以及导电层21与存储器膜220之间可设置着势垒膜21b。势垒膜21b例如在导电层21为钨的情况下，例如选择氮化钛与钛的积层结构膜。阻挡绝缘膜21a抑制电荷从导电层21向存储器膜220侧的反向穿隧。势垒膜21b提高导电层21与阻挡绝缘膜21a的密接性。
[0048]
半导体主体210的形状例如为筒状。半导体主体210例如包含硅。硅例如为使非晶硅结晶化而成的多晶硅。半导体主体210例如为非掺杂硅。另外，半导体主体210也可为p型硅。半导体主体210是漏极侧选择晶体管std、存储单元mc及源极侧选择晶体管sts各自的通道。
[0049]
存储器膜220中除阻挡绝缘膜21a以外的部分设置在存储器孔mh的内壁与半导体主体210之间。存储器膜220的形状例如为筒状。多个存储单元mc在半导体主体210与成为字线wl的导电层21之间具有存储区域，且在z轴方向上积层。存储器膜220例如包含覆盖绝缘膜221、电荷捕获膜222及隧道绝缘膜223。半导体主体210、电荷捕获膜222及隧道绝缘膜223各自沿z轴方向延伸。
[0050]
覆盖绝缘膜221设置在绝缘层22与电荷捕获膜222之间。覆盖绝缘膜221例如使用氧化硅。覆盖绝缘膜221是为了在制造程序中将设置在绝缘层22间的牺牲膜替换(replace)为导电层21时，保护电荷捕获膜222使其不被蚀刻而设置。覆盖绝缘膜221也可在替换步骤中，从导电层21与存储器膜220之间被去除。在此情况下，如图3及图4所示，在导电层21与电荷捕获膜222之间例如设置着阻挡绝缘膜21a。另外，于在形成导电层21时不利用替换步骤的情况下，也可不设置覆盖绝缘膜221。
[0051]
电荷捕获膜222设置在阻挡绝缘膜21a及覆盖绝缘膜221、与隧道绝缘膜223之间。电荷捕获膜222例如包含氮化硅，具有将电荷捕获到膜中的捕获部位。电荷捕获膜222中夹在成为字线wl的导电层21与半导体主体210之间的部分作为电荷捕获部而构成存储单元mc的存储区域。存储单元mc的阈值电压根据电荷捕获部中有无电荷、或被捕获到电荷捕获部中的电荷量而变化。由此，存储单元mc能保存信息。
[0052]
隧道绝缘膜223设置在半导体主体210与电荷捕获膜222之间。隧道绝缘膜223例如使用氧化硅、或氧化硅及氮化硅。隧道绝缘膜223是半导体主体210与电荷捕获膜222之间的电位势垒。例如，在从半导体主体210向电荷捕获部注入电子时(写入动作)、及从半导体主体210向电荷捕获部注入电洞时(抹除动作)，电子及电洞分别通过(穿隧)隧道绝缘膜223的电位势垒。
[0053]
核心层23嵌埋筒状的半导体主体210的内部空间。核心层230的形状例如为柱状。核心层230例如使用氧化硅膜等绝缘膜。
[0054]
图5所示的多个绝缘体柱clhr分别设置在设于积层体2内的孔hr内。孔hr沿着z轴方向从积层体2的上端贯通积层体2，设置到积层体2内及半导体部13内。绝缘体柱clhr例如使用氧化硅膜等绝缘物。另外，各绝缘体柱clhr可为与柱状部cl相同的结构。各绝缘体柱clhr设置在例如分接头区域tap、阶梯区域ssa、桥接区域bra。绝缘体柱clhr在将牺牲膜(未图示)替换为导电层21时(替换步骤)，作为用来保持形成在阶梯区域及分接头区域内的空隙的支撑部件发挥功能。绝缘体柱clhr的孔hr具有比柱状部cl大的直径(x方向或y方向上的宽度)。
[0055]
如图1所示，半导体存储装置100还包含半导体部14。半导体部14位于积层体2与半导体部13之间。半导体部14设置在绝缘层22中最靠近半导体部13的绝缘层22与绝缘膜2g之间。半导体部14的导电型例如为n型。半导体部14例如作为源极侧选择栅极sgs发挥功能。
[0056]
图6是表示连接区域101及存储单元区域100a的布局的概略俯视图。存储单元区域100a包含彼此相邻的第1存储单元区域100a_1及第2存储单元区域100a_2。第1存储单元区域100a_1及第2存储单元区域100a_2分别包含多个块blk。在y方向上，多个块blk分别由沿x方向延伸的狭缝st分断。
[0057]
第1存储单元区域100a_1及第2存储单元区域100a_2均具备所述多个柱状部cl(存储器孔mh)，且具有三维配置的多个存储单元。存储单元形成在多个字线wl与柱状部cl的交叉点。
[0058]
为方便起见，将属于第1存储单元区域100a_1的块blk记为块blk_1。另外，将属于第2存储单元区域100a_2的块blk记为块blk_2。
[0059]
连接区域101在与z方向交叉的x方向上设置在第1存储单元区域100a_1与第2存储单元区域100a_2之间，每个块blk都具备分接头区域tap、阶梯区域ssa及桥接区域bra。阶梯
区域ssa及桥接区域bra在下文中也称为阶梯区域ssa等。
[0060]
如上所述，分接头区域tap与阶梯区域ssa等隔着狭缝st在y方向上相邻。如图6所示，分接头区域tap与阶梯区域ssa等在y方向上交替设置。另外，虽未图示，但分接头区域tap与阶梯区域ssa等在x方向上也交替设置。即，分接头区域tap与阶梯区域ssa等在y方向上隔着狭缝st交替设置，且在x方向上隔着存储器区域cell(块blk)交替设置。
[0061]
在阶梯区域ssa中，选择栅极线(源极侧选择栅极)sgs及多个字线wl各自的端部从下层起在x方向上依次设置有阶差，而形成为阶梯状。换句话说，在阶梯区域ssa中，选择栅极线sgs及多个字线wl各自在端部具有不与下层的配线层(导电层)重合的阶台部分(也称为阶梯、阶梯部、引出部)。在各阶台部分上形成着图5的接触插塞cc。选择栅极线sgs及多个字线wl可经由接触插塞cc分别分开地被施加电压。像这样，阶梯区域ssa被设为阶台区域，该阶台区域是用来将多个接点分别连接于与选择栅极线sgs及多个字线wl连接的多个导电层。
[0062]
此外，接触插塞cc经由上层配线(未图示)电连接于图5的分接头区域的接触插塞c4，且经由接触插塞c4电连接于设置在存储单元阵列之下的行解码器。由此，行解码器可经由接触插塞cc控制各导电层21(字线wl)的电压。接触插塞cc及c4的直径大于绝缘体柱clhr的直径。
[0063]
在桥接区域bra中，在z方向上相互隔开间隔地积层着与选择栅极线sgs及多个字线wl各自对应的多个第3导电层。第3导电层将第1存储单元区域100a_1的导电层21(选择栅极线sgs及多个字线wl)与第2存储单元区域100a_2的导电层21(选择栅极线sgs及多个字线wl)之间分别电连接。因此，第1及第2存储单元区域100a_1、100a_2可作为1个存储单元阵列mca发挥功能。
[0064]
像这样，通过将连接区域101配置在存储单元阵列mca的中间部，可使得接触插塞cc位于字线wl的配线中间，而缩短从接触插塞cca到字线wl的端部的距离。由此，半导体存储装置100可经由接触插塞cc快速地将电供给到字线wl的端部，从而容易控制字线wl的电压。另外，由于可在1个连接区域101的两侧配置存储单元区域100a_1、100a_2，故能维持动作速度，并且增大存储单元阵列mca的规模(存储容量)。
[0065]
桥接区域bra具有与第1及第2存储单元区域100a_1、100a_2相同的积层体的结构。因此，桥接区域bra的积层体是将多个导电层21与多个绝缘层22在z轴方向上交替地积层而构成。即，作为多个第3导电层的多个导电层21是隔着绝缘层22相互隔开间隔地积层。绝缘层22如上所述也可为气隙。
[0066]
图7a及图7b是表示某块blk的连接区域101的概略情况的立体图。连接区域101的阶梯区域ssa是为了将多个接触插塞cc连接于多个导电层21(字线wl)的每一个而设置成阶梯状。桥接区域bra中，多个导电层21将第1及第2存储单元区域100a_1、100a_2各自的导电层21(字线wl)之间电连接。
[0067]
桥接区域bra在连接区域101内，相对于阶梯区域ssa在y方向(与狭缝st的延伸方向大致垂直的方向)上相邻地设置，且未被刻蚀成阶梯状。因此，桥接区域bra具有与第1及第2存储单元区域100a_1、100a_2的积层体2数量相同的导电层21及数量相同的绝缘层22。
[0068]
图8a及图8b是更详细地表示连接区域101的若干导电层21的俯视图。图8a表示导电层21积层的状态，图8b将导电层21的各层分开表示。在图8a及图8b中，示出了5个导电层
21。当然，导电层21也可为4层以下，也可为6层以上。此外，在图8a及图8b中，示出了1个块blk部分，省略了图5所示的柱状部cl(存储器孔mh)、绝缘体柱clhr、狭缝she的图示。
[0069]
如图8a所示，连接区域101的阶梯区域ssa以从z方向可看见各导电层21的表面(阶面)的方式形成为阶梯状。各导电层21的表面(阶面)具有能够供接触插塞cc从z方向连接的宽度(面积)。在图8a中，阶梯区域ssa的阶梯部是以对向的方式设置在连接区域101的x方向的两侧。如图8a及图8b所示，接触插塞cc在阶梯区域ssa的导电层21的每一层各设置有1个，且连接在导电层21的阶面上。例如，在图8所示的例子中，接触插塞cc交替地连接在阶梯区域ssa的左右阶梯部。更详细来说，在最上层的导电层21中，接触插塞cc连接于阶梯区域ssa的左侧阶梯部的阶面。在第2层导电层21中，接触插塞cc连接于阶梯区域ssa的右侧阶梯部的阶面。在第3层导电层21中，接触插塞cc连接于阶梯区域ssa的左侧阶梯部的阶面。在第4层导电层21中，接触插塞cc连接于阶梯区域ssa的右侧阶梯部的阶面。在第5层(最下层)导电层21中，接触插塞cc连接于阶梯区域ssa的左侧阶梯部的阶面。
[0070]
此外，阶梯区域ssa也可仅设置在连接区域101的x方向的单侧。在此情况下，接触插塞cc连接于设置在连接区域101单侧的阶梯部的阶面。
[0071]
由于接触插塞cc在各导电层21的每一层中各设置有1个，所以未连接接触插塞cc一侧的存储单元区域的导电层21经由桥接区域bra电连接于接触插塞cc。例如，在右侧第2存储单元区域100a_2的最上层的导电层21中，未设置接触插塞cc。因此，右侧第2存储单元区域100a_2的最上层的导电层21经由桥接区域bra的最上层的导电层21电连接于设置在左侧第2存储单元区域100a_2的最上层的导电层21中的接触插塞cc。另外，在左侧第2存储单元区域100a_2的第2层导电层21中，未设置接触插塞cc。因此，左侧第2存储单元区域100a_2的第2层导电层21经由桥接区域bra的第2层导电层21电连接于设置在右侧第2存储单元区域100a_2的第2层导电层21中的接触插塞cc。像这样，位于连接区域101两侧的存储单元区域100a_1、100a_2中的一个存储单元区域经由桥接区域bra电连接于设置在另一个存储单元区域中的接触插塞cc。因此，如果桥接区域bra的各导电层21的电阻变高，则存储单元区域100a_1、100a_2的电压控制性变差。因此，桥接区域bra的各导电层21优选为低电阻。即，优选y方向的宽度w宽的桥接区域bra。
[0072]
另一方面，如果使桥接区域bra的y方向的宽度w变宽，则阶梯区域ssa会变窄。在此情况下，在阶梯区域ssa中，保持向z方向的凹陷深度不变而使阶梯区域ssa变窄，所以阶梯区域ssa的纵横比变高。因此，当利用氧化硅膜(例如，teos(tetraethylorthosilicate，正硅酸乙酯))嵌埋阶梯区域ssa时，有可能会在氧化硅膜内产生孔隙。在此情况下，存在接触插塞cc经由孔隙与其它接触插塞cc产生短路的担忧。
[0073]
因此，在本实施方式中，如图9所示那样在连接区域101中改变绝缘体柱clhr的大小或配置。
[0074]
图9a是图8a的虚线框b的放大俯视图。图9a中，图示了图5所示的绝缘体柱clhr。绝缘体柱clhr是在连接区域101的桥接区域bra及阶梯区域ssa的导电层21的积层体内，沿积层方向(z方向)延伸的多个绝缘体柱。图9a中，为方便起见，将设置在桥接区域bra中的绝缘体柱clhr称为clhr_1，将设置在阶梯区域ssa中的绝缘体柱clhr称为clhr_2。定义clhr_1及clhr_2时，至少使用上层的字线wl相关的桥接区域bra及阶梯区域ssa。更具体来说，定义clhr_1及clhr_2时，例如使用最上层的字线相关的桥接区域bra及阶梯区域ssa。
[0075]
在本实施方式中，绝缘体柱clhr例如错位排列(排列成六方格子状)。但是，绝缘体柱clhr的排列并不限定于此，例如也可排列成正方格子状或长方格子状等。
[0076]
存储单元区域100a_1、100a_2及连接区域101的积层体是通过先形成为绝缘层22(例如，氧化硅膜)与牺牲膜(例如，氮化硅膜)的积层体，然后将牺牲膜(未图示)替换为导电层21(例如，钨)而形成。在将该牺牲膜替换为导电层21的替换步骤中去除牺牲膜时，会在绝缘层22之间形成用于嵌埋导电层21的空隙。绝缘体柱clhr作为支撑部件发挥功能，用来保持形成在连接区域101中的这种绝缘层22之间的空隙。如果无绝缘体柱clhr，则担心绝缘层22会因无支撑而在自身重量的作用下弯曲或者垮塌。因此，绝缘体柱clhr大致均等地配置在连接区域101中。由此，在从牺牲膜替换为导电层21的步骤中，绝缘体柱clhr能支撑绝缘层22，维持绝缘层22间的间隙。
[0077]
这里，在本实施方式中，从导电层21的积层方向(z方向)观察时，绝缘体柱clhr中设置在桥接区域bra中的绝缘体柱clhr_1的直径r1小于设置在阶梯区域ssa中的绝缘体柱clhr_2的直径r2。由此，能够在不使桥接区域bra中的导电层21的宽度wbra变宽的情况下，降低桥接区域bra的导电层21的电阻值。通过降低桥接区域bra的导电层21的电阻值，而变得容易经由接触插塞cc控制第1及第2存储单元区域100a_1、100a_2的导电层21(字线wl)的电压。结果为，能使选择存储单元的读出动作、写入动作、抹除动作高速化。此外，绝缘体柱clhr_1的直径r1只要小于直径r2即可，可互不相同。
[0078]
此外，图9a中，仅桥接区域bra延伸的x方向上所排列的1列绝缘体柱clhr_1与桥接区域bra重叠。但是，与桥接区域bra重叠的绝缘体柱clhr_1也可为多列。例如，图9b是表示在x方向上延伸且具有2列绝缘体柱clhr_1的桥接区域bra的一例的俯视图。在此情况下，由于桥接区域bra的积层体2由多列绝缘体柱clhr_1支撑，所以能更确实地支撑积层体2的导电层21。另外，通过使多列绝缘体柱clhr_1的直径r1小于阶梯区域ssa的绝缘体柱clhr_2的直径r2，能减小桥接区域bra的电阻值。
[0079]
图10是沿着图9a或图9b的10-10线(y方向)的剖视图。图10中，示出了设置着接触插塞cc及绝缘体柱clhr_2的阶梯区域ssa、以及设置着绝缘体柱clhr_1的桥接区域bra。接触插塞cc设置在阶梯区域ssa中的阶台区域tra。在阶台区域tra中，接触插塞cc连接于下方的导电层21。在阶梯区域ssa及桥接区域bra中，绝缘体柱clhr_1、clhr_2在z方向上贯通导电层21的积层体2。在阶梯区域ssa中，导电层21形成为阶梯状，直径相对较大的绝缘体柱clhr_2贯通阶梯状的导电层21。在桥接区域bra中，导电层21设置到积层体2的最上层，直径相对较小的绝缘体柱clhr_1贯通积层体2的全部导电层21。
[0080]
像这样，通过减小桥接区域bra的绝缘体柱clhr_1的直径r1，能够在不扩大桥接区域bra的宽度wbra的情况下，降低桥接区域bra的导电层21的电阻值。此外，绝缘体柱clhr_1的直径r1优选具有绝缘体柱clhr_1能够支撑积层体2的导电层21的程度的大小。直径r1的合适值根据导电层21的积层数或厚度而变化。
[0081]
如果使桥接区域bra的宽度wbra变宽，则阶梯区域ssa的区域会变窄，因此嵌埋在阶梯区域ssa中的氧化硅膜150容易产生孔隙。例如，如果使设置在存储单元阵列mca的中间部分的阶梯区域ssa变宽，则将该阶梯区域ssa两侧的存储单元阵列mca连接的桥接区域bra的电阻会增大，而字线电阻会上升。字线电阻上升有可能会使字线wl的电压控制性变差。另一方面，如果为了使桥接区域bra变宽而使阶梯区域ssa变窄，则担心嵌埋阶梯区域ssa的氧
化硅膜会产生孔隙。这会导致半导体存储装置的可靠性降低。
[0082]
针对此，根据本实施方式，能够在不使桥接区域bra的宽度wbra变宽的情况下，实质性地降低桥接区域bra的导电层21的电阻值。因此，能抑制氧化硅膜150产生孔隙，并且容易控制导电层21(字线wl)的电压。
[0083]
(第2实施方式)
[0084]
图11是表示第2实施方式的连接区域101的俯视图。在第2实施方式中，绝缘体柱clhr中至少一部分与桥接区域bra重叠的绝缘体柱clhr_1的直径r1小于设置在阶梯区域ssa中的绝缘体柱clhr_2的直径r2。在图11中，排列在x方向的第1列绝缘体柱clhr_1a全部与桥接区域bra重叠，与所述第1列绝缘体柱相邻的第2列绝缘体柱clhr_1b的一部分与桥接区域bra重叠。即，从z方向观察时，第2列绝缘体柱clhr_1b设置在桥接区域bra与阶梯区域ssa之间的交界部。因此，桥接区域bra所包含的绝缘体柱clhr_1a的直径r1及设置在桥接区域bra与阶梯区域ssa的交界部的绝缘体柱clhr_1b的直径r1形成为小于绝缘体柱clhr_2的直径r2。由此，能够在不使桥接区域bra中的导电层21的宽度wbra变宽的情况下，进一步降低桥接区域bra的导电层21的电阻值。此外，绝缘体柱clhr_1a、clhr_1b的直径只要小于直径r2即可，可互不相同。第2实施方式的其它构成可与第1实施方式的对应构成相同。因此，第2实施方式也能获得第1实施方式的效果。
[0085]
在第2实施方式中，第2列绝缘体柱clhr_1b的一部分重叠在桥接区域bra与阶梯区域ssa之间的交界部。但是，第2列绝缘体柱clhr_1b只要位于桥接区域bra与阶梯区域ssa之间的交界部附近，则也可不重叠。例如，在假设绝缘体柱clhr_1b具有与绝缘体柱clhr_2相同的直径r2的情况下，绝缘体柱clhr_1b有时会重叠在桥接区域bra与阶梯区域ssa之间的交界部。另一方面，在此情况下，缩小绝缘体柱clhr_1b的直径，结果也存在绝缘体柱clhr_1b不重叠在桥接区域bra与阶梯区域ssa之间的交界部的情况。在此情况下，第2列绝缘体柱clhr_1b位于桥接区域bra与阶梯区域ssa之间的交界部附近，但不重叠。
[0086]
(第3实施方式)
[0087]
图12是表示第3实施方式的连接区域101的俯视图。在第3实施方式中，绝缘体柱clhr中一部分与桥接区域bra重叠的绝缘体柱clhr_1b的直径r1小于设置在阶梯区域ssa中的绝缘体柱clhr_2的直径r2。另一方面，在图12中，全部与桥接区域bra重叠的绝缘体柱clhr_1a的直径为与阶梯区域ssa的绝缘体柱clhr_2大致相等的直径r2。像这样，也可仅减小重叠在桥接区域bra与阶梯区域ssa之间的交界部的绝缘体柱clhr_1b的直径r1。在此情况下，也能够在不使导电层21的宽度wbra变宽的情况下，以某种程度降低桥接区域bra的导电层21的电阻值。第2实施方式的其它构成可与第1实施方式的对应构成相同。因此，第2实施方式也能获得第1实施方式的效果。
[0088]
第3实施方式也与第2实施方式同样，也可使第2列绝缘体柱clhr_1b位于桥接区域bra与阶梯区域ssa之间的交界部附近，且不重叠。
[0089]
(第4实施方式)
[0090]
图13是表示第4实施方式的连接区域101的俯视图。在第4实施方式中，从z方向观察时，绝缘体柱clhr中与桥接区域bra重叠的绝缘体柱clhr_1为在桥接区域bra的延伸方向(即，桥接区域bra与阶梯区域ssa的交界部的延伸方向：x方向)上具有长径的大致椭圆形。该长径可等于或大于等于阶梯区域ssa的绝缘体柱clhr_2的直径r2。另一方面，绝缘体柱
clhr_1的短径r1小于设置在阶梯区域ssa中的绝缘体柱clhr_2的直径r2。由此，能够在不使桥接区域bra中的导电层21的宽度wbra变宽的情况下，使桥接区域bra的导电层21的实际宽度变宽，而能进一步降低电阻值。第4实施方式的其它构成可与第1实施方式的对应构成相同。因此，第4实施方式也能获得第1实施方式的效果。
[0091]
此外，在图13中，仅桥接区域bra延伸的x方向上所排列的1列绝缘体柱clhr_1与桥接区域bra重叠。但是，如参考图9b所说明，与桥接区域bra重叠的绝缘体柱clhr_1也可为多列。在此情况下，由于桥接区域bra的积层体2由多列绝缘体柱clhr_1支撑，所以能更确实地支撑积层体2的导电层21。另外，通过使多列绝缘体柱clhr_1的短径r1小于阶梯区域ssa的绝缘体柱clhr_2的直径r2，能减小桥接区域bra的电阻值。
[0092]
(第5实施方式)
[0093]
图14是表示第5实施方式的连接区域101的俯视图。在第5实施方式中，绝缘体柱clhr中至少一部分与桥接区域bra重叠的绝缘体柱clhr_1a、clhr_1b为在桥接区域bra的延伸方向(即，桥接区域bra与阶梯区域ssa的交界部的延伸方向：x方向)上具有长径的大致椭圆形。即，第5实施方式是第2实施方式与第4实施方式的组合。
[0094]
图14中，排列在x方向的1列绝缘体柱clhr_1a全部与桥接区域bra重叠，与所述绝缘体柱clhr_1a相邻的第2列绝缘体柱clhr_1b的一部分与桥接区域bra重叠。即，从z方向观察时，第2列绝缘体柱clhr_1b设置在桥接区域bra与阶梯区域ssa之间的交界部。因此，桥接区域bra所包含的绝缘体柱clhr_1a的短径r1及设置在桥接区域bra与阶梯区域ssa的交界部的绝缘体柱clhr_1b的短径r1形成为小于绝缘体柱clhr_2的直径r2。
[0095]
绝缘体柱clhr_1a、clhr_1b的x方向的长径可等于或大于等于阶梯区域ssa的绝缘体柱clhr_2的直径r2。另一方面，绝缘体柱clhr_1a、clhr_1b的y方向的短径r1小于设置在阶梯区域ssa中的绝缘体柱clhr_2的直径r2。由此，能够在不使桥接区域bra中的导电层21的宽度wbra变宽的情况下，使桥接区域bra的导电层21的实际宽度变宽，而能进一步降低电阻值。第5实施方式的其它构成可与第1实施方式的对应构成相同。因此，第5实施方式也能获得第1实施方式的效果。
[0096]
在第5实施方式中，第2列绝缘体柱clhr_1b的一部分重叠在桥接区域bra与阶梯区域ssa之间的交界部。但是，第2列绝缘体柱clhr_1b也可位于桥接区域bra与阶梯区域ssa之间的交界部附近，且不重叠。例如，在假设绝缘体柱clhr_1b的短径具有与绝缘体柱clhr_2相同的直径r2的情况下，绝缘体柱clhr_1b有时会重叠在桥接区域bra与阶梯区域ssa之间的交界部。另一方面，在此情况下，缩小绝缘体柱clhr_1b的短径，结果也存在绝缘体柱clhr_1b不重叠在桥接区域bra与阶梯区域ssa之间的交界部的情况。在此情况下，第2列绝缘体柱clhr_1b位于桥接区域bra与阶梯区域ssa之间的交界部附近，但不重叠。
[0097]
(第6实施方式)
[0098]
图15是表示第6实施方式的连接区域101的俯视图。在第6实施方式中，从z方向观察时，第2列绝缘体柱clhr_1b设置在桥接区域bra与阶梯区域ssa之间的交界部附近，但位置向阶梯区域ssa侧偏移。即，设置在桥接区域bra与阶梯区域ssa的交界部附近的绝缘体柱clhr_1b相比于位于桥接区域bra内的绝缘体柱clhr_1a，配置在位于阶梯区域ssa内的绝缘体柱clhr_2的附近。换句话说，第2列绝缘体柱clhr_1b朝-y方向，间距产生偏差。绝缘体柱clhr_1b与绝缘体柱clhr_2的间隔p1比绝缘体柱clhr_1b与绝缘体柱clhr_1a的间隔p3窄。
由此，第2列绝缘体柱clhr_1b变得不与桥接区域bra重叠。或者，第2列绝缘体柱clhr_1与桥接区域bra的重叠变小。另外，绝缘体柱clhr_1b与和该绝缘体柱clhr_1b相邻的绝缘体柱clhr_2的间隔p1比绝缘体柱clhr_2彼此的间隔p2窄。像这样，通过使设置在桥接区域bra与阶梯区域ssa的交界部附近的绝缘体柱clhr_1b的间距产生偏差，能够在不使桥接区域bra中的导电层21的宽度wbra变宽的情况下，进一步降低桥接区域bra的导电层21的电阻值。第6实施方式的其它构成可与第1实施方式的对应构成相同。因此，第6实施方式也能获得第1实施方式的效果。
[0099]
(第7实施方式)
[0100]
图16是表示第7实施方式的连接区域101的俯视图。在第7实施方式中，从z方向观察时，第2列绝缘体柱clhr_1b设置在最靠近桥接区域bra与阶梯区域ssa之间的交界部的位置，但位置向阶梯区域ssa侧偏移而设置在阶梯区域ss内。与桥接区域bra重叠的第1列绝缘体柱clhr_1a具有与阶梯区域ssa的绝缘体柱clhr_2大致相同的直径r2。第7实施方式的其它构成可与第6实施方式的对应构成相同。因此，从z方向观察时，设置在阶梯区域ssa内且最靠近桥接区域bra与阶梯区域ssa之间的交界部的绝缘体柱clhr_1b和相邻的绝缘体柱clhr_2的间隔p1，比设置在阶梯区域ssa内且与绝缘体柱clhr_1b相邻的绝缘体柱clhr_2彼此的间隔p2窄。另外，间距p1比设置在桥接区域bra内的绝缘体柱clhr_1a与绝缘体柱clhr_1b的间隔p3窄。
[0101]
在此情况下，也通过使设置在桥接区域bra与阶梯区域ssa的交界部附近的绝缘体柱clhr_1b的间距产生偏差，而使第2列绝缘体柱clhr_1b变得不与桥接区域bra重叠。或者，第2列绝缘体柱clhr_1与桥接区域bra的重叠变小。因此，能够在不使桥接区域bra中的导电层21的宽度wbra变宽的情况下，以某种程度降低桥接区域bra的导电层21的电阻值。
[0102]
(变化例)
[0103]
第7实施方式不仅可与第1实施方式组合，也可与第2～第5实施方式组合。例如，图17是表示将第2实施方式与第7实施方式组合后的例子的图。在图17中，从z方向观察时，第1列及第2列绝缘体柱clhr_1a、clhr_1b的直径r1小于绝缘体柱clhr_2的直径r2。而且，第2列绝缘体柱clhr_1b设置在桥接区域bra与阶梯区域ssa之间的交界部附近，但位置向阶梯区域ssa侧偏移。由此，能够在不使桥接区域bra中的导电层21的宽度wbra变宽的情况下，进一步降低电阻值。
[0104]
例如，图18是表示将第3实施方式与第7实施方式组合后的例子的图。在图18中，从z方向观察时，第1列绝缘体柱clhr_1a的直径与绝缘体柱clhr_2的直径r2大致相等。但是，第2列绝缘体柱clhr_1b的直径r1小于绝缘体柱clhr_2的直径r2，且第2列绝缘体柱clhr_1b的位置向阶梯区域ssa侧偏移。由此，第2列绝缘体柱clhr_1b变得不与桥接区域bra重叠。或者，第2列绝缘体柱clhr_1与桥接区域bra的重叠变小。因此，能够在不使桥接区域bra中的导电层21的宽度wbra变宽的情况下，以某种程度降低桥接区域bra的导电层21的电阻。
[0105]
例如，图19是表示将第4实施方式与第7实施方式组合后的例子的图。在图19中，从z方向观察时，绝缘体柱clhr中与桥接区域bra重叠的绝缘体柱clhr_1a为在桥接区域bra的延伸方向(x方向)上具有长径的大致椭圆形。另一方面，绝缘体柱clhr_1a的短径r1小于设置在阶梯区域ssa中的绝缘体柱clhr_2的直径r2。第2列绝缘体柱clhr_1b的直径与绝缘体柱clhr_2的直径r2大致相等，但第2列绝缘体柱clhr_1b的位置向阶梯区域ssa侧偏移。由
此，第2列绝缘体柱clhr_1b变得不与桥接区域bra重叠。或者，第2列绝缘体柱clhr_1与桥接区域bra的重叠变小。
[0106]
通过这种构成，能够在不使桥接区域bra中的导电层21的宽度wbra变宽的情况下，进一步降低桥接区域bra的导电层21的电阻值。
[0107]
例如，图20是表示将第5实施方式与第7实施方式组合后的例子的图。在图20中，从z方向观察时，绝缘体柱clhr_1a、clhr_1b两者为在桥接区域bra的延伸方向(x方向)上具有长径的大致椭圆形。另外，第2列绝缘体柱clhr_1b的位置向阶梯区域ssa侧偏移。由此，第2列绝缘体柱clhr_1b变得不与桥接区域bra重叠。或者，第2列绝缘体柱clhr_1与桥接区域bra的重叠变小。
[0108]
通过这种构成，能够在不使桥接区域bra中的导电层21的宽度wbra变宽的情况下，进一步降低桥接区域bra的导电层21的电阻值。
[0109]
图21是表示应用了所述实施方式中的任一实施方式的半导体存储装置的构成例的框图。半导体存储装置100是能够非易失地存储数据的nand型闪存，由外部的存储器控制器1002控制。半导体存储装置100与存储器控制器1002之间的通信支持例如nand接口标准。
[0110]
如图21所示，半导体存储装置100例如具备存储单元阵列mca、指令寄存器1011、地址寄存器1012、定序器1013、驱动器模块1014、行解码器模块1015及感测放大器模块1016。
[0111]
存储单元阵列mca包含多个块blk(0)～blk(n)(n为1以上的整数)。块blk是能够非易失地存储数据的多个存储单元的集合，例如用作数据的抹除单位。另外，在存储单元阵列mca中，设置着多个位线及多个字线。各存储单元例如与1个位线及1个字线相关联。存储单元阵列mca的详细构成将在下文中进行叙述。
[0112]
指令寄存器1011保存半导体存储装置100从存储器控制器1002接收到的指令cmd。指令cmd包含例如使定序器1013执行读出动作、写入动作、抹除动作等的命令。
[0113]
地址寄存器1012保存半导体存储装置100从存储器控制器1002接收到的地址信息add。地址信息add例如包含块地址badd、页地址padd及列地址cadd。例如，块地址ba、页地址padd及列地址cadd分别用于选择块blk、字线及位线。
[0114]
定序器1013控制半导体存储装置100整体的动作。例如，定序器1013基于指令寄存器1011所保存的指令cmd，控制驱动器模块1014、行解码器模块1015及感测放大器模块1016等，而执行读出动作、写入动作、抹除动作等。
[0115]
驱动器模块1014产生读出动作、写入动作、抹除动作等中所使用的电压。然后，驱动器模块1014例如基于地址寄存器1012所保存的页地址padd，对与所选择的字线对应的信号线施加所产生的电压。
[0116]
行解码器模块1015具备多个行解码器rd。行解码器rd基于地址寄存器1012所保存的块地址badd，选择对应的存储单元阵列mca内的1个块blk。然后，行解码器rd例如将施加于与所选择的字线对应的信号线的电压传输到所选择的块blk内的所选择的字线。
[0117]
感测放大器模块1016在写入动作中，根据从存储器控制器200接收到的写入数据dat，对各位线施加所期望的电压。另外，感测放大器模块1016在读出动作中，基于位线的电压判定存储在存储单元中的数据，将判定结果作为读出数据dat传输到存储器控制器200。
[0118]
以上所说明的半导体存储装置100及存储器控制器2也可通过它们的组合而构成1个半导体装置。作为这种半导体装置，例如可例举sd(secure digital，安全数字)
tm
卡之类
的存储卡、或ssd(solid state drive，固态驱动器)等。
[0119]
图22是表示存储单元阵列mca的电路构成的一例的电路图。抽取存储单元阵列mca所包含的多个块blk中的1个块blk。如图22所示，块blk包含多个串组件su(0)～su(k)(k为1以上的整数)。
[0120]
各串组件su包含与位线bl(0)～bl(m)(m为1以上的整数)各自相关联的多个nand串ns。各nand串ns例如包含存储单元晶体管mt(0)～mt(15)、以及选择晶体管st(1)及st(2)。存储单元晶体管mt包含控制栅极及电荷蓄积层，非易失地保存数据。选择晶体管st(1)及st(2)分别用于在各种动作时选择串组件su。
[0121]
在各nand串ns中，存储单元晶体管mt(0)～mt(15)串联连接。选择晶体管st(1)的漏极连接于相关联的位线bl，选择晶体管st(1)的源极连接于串联连接的存储单元晶体管mt(0)～mt(15)的一端。选择晶体管st(2)的漏极连接于串联连接的存储单元晶体管mt(0)～mt(15)的另一端。选择晶体管st(2)的源极连接于源极线sl。
[0122]
在同一块blk中，存储单元晶体管mt(0)～mt(15)的控制栅极分别共通连接于字线wl(0)～wl(7)。串组件su(0)～su(k)内的各选择晶体管st(1)的栅极分别共通连接于选择栅极线sgd(0)～sgd(k)。选择晶体管st(2)的栅极共通连接于选择栅极线sgs。
[0123]
在以上所说明的存储单元阵列10的电路构成中，位线bl是由各串组件su中被分配相同的列地址的nand串ns所共用。源极线sl例如在多个块blk间被共用。
[0124]
在1个串组件su内连接于共通的字线wl的多个存储单元晶体管mt的集合例如称为单元组件cu。例如，将包含各自存储1比特数据的存储单元晶体管mt的单元组件cu的存储容量定义为“1页数据”。单元组件cu根据存储单元晶体管mt所存储的数据的比特数，能具有2页数据以上的存储容量。
[0125]
此外，本实施方式的半导体存储装置100所具备的存储单元阵列mca并不限定于以上所说明的电路构成。例如，各nand串ns所包含的存储单元晶体管mt以及选择晶体管st(1)及st(2)的个数可分别设计为任意个数。各块blk所包含的串组件su的个数可设计为任意个数。
[0126]
对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些实施方式能以其它各种方式实施，能在不脱离发明主旨的范围内，进行各种省略、替换及变更。这些实施方式及其变化包含在发明的范围或主旨内，同样包含在权利要求书所记载的发明及其均等的范围内。
[0127]
[符号的说明]
[0128]
100a:半导体装置
[0129]
1:基体部
[0130]
2:积层体
[0131]
3:板状部
[0132]
cl:柱状部
[0133]
clhr:绝缘体柱
[0134]
10:衬底
[0135]
mca:存储单元阵列
[0136]
21:导电层
[0137]
22:绝缘层
[0138]
bra:桥接区域
[0139]
100a_1、100a_2:存储单元区域
[0140]
cc:接触插塞
[0141]
st:狭缝。