一种ggnmos结构
技术领域
1.本发明涉及半导体技术领域，特别是涉及一种ggnmos结构。
背景技术：
2.高压器件的esd保护设计尤为重要，由于hv nmos的弱鲁棒性(高触发电压及低维持电压)。此外，较低的维持电压将会在ic电路中引入较高的latchup或类latchup风险。另一方面，高压esd ggnmos往往具有较大的layout面积，但是其不均匀触发的问题会导致无法发挥大尺寸的保护极限。因此，降低hv ggnmos的触发电压，提高其维持电压及均匀导通，具有重大的应用意义。
3.为了提高维持电压并降低开启电压，衬底触发式nmos结构被提出(stnmos)，但是需要占据很大的layout面积。此外，有报道指出，通过嵌入pmos可以有效提高维持电压，但是layout面积也会显著增加。由于hv ggnmos的多指结构本身就具有很大的layout面积，因此，提高其表现性能的同时不显著增加其占用面积很有实际应用价值。
4.对于多指结构，其设计的初衷是具有更大的width来承受esd电流，从而提高保护电路的抗esd能力。然后，大多数研究表明，esd电流往往沿着某一局部部分导通，而随着电流的增加，局部电阻阻值呈现先增高后降低的趋势，当进入负电阻区域后，电流进一步的增加会进一步导致电阻阻值的下降，从而导致电流都集中在局部，并最终导致热击穿。因此，高压esd器件的非均匀导通会大大的削弱设计时预计的抗esd能力。解决高压esd器件的均匀导通问题，对提高保护电路抗esd电流能力有着显著的影响。
5.在改善高压esd ggnmos的非均匀导通问题的同时，降低触发电压，提高维持电压，是当前esd的挑战难题之一。
技术实现要素：
6.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种ggnmos结构，用于解决现有技术中ggnmos的触发电压高、维持电压低而无法起到有效的保护作用的问题。
7.为实现上述目的及其他相关目的，本发明提供一种ggnmos结构，至少包括：
8.p型衬底；位于所述p型衬底区域的第一高压p阱(hvpw)；形成于所述第一高压p阱内的第一n阱(nwell)；形成于所述第一n阱上的第一n型漂移区(ndf)；形成于所述第一n型漂移区上的第一n型重掺杂区(n+)；
9.所述第一高压p阱两侧分别设有第二n阱(nw)；其中一个所述第二n阱上设有第二n型重掺杂区；所述第二n阱远离所述第一高压p阱的一侧分别设有p阱(pw)；所述p阱上设有第一p型重掺杂区；所述p阱远离所述第二n阱的一侧分别设有第二高压p阱；
10.所述第二高压p阱内设有第二n型漂移区(ndf)和p型漂移区(pdf)；所述第二n型漂移区上设有第三n型重掺杂区；所述p型漂移区上设有第二p型重掺杂区；
11.所述第二n型漂移区与所述p阱之间的所述第二高压p阱上表面设有栅极结构；
12.所述p型漂移区与所述第二n型漂移区之间设有sti区、所述第二n型漂移区与所述
栅极结构之间的所述第二高压p阱内设有sti区、所述第二高压p阱与所述p阱之间设有sti区；所述p阱与所述第二n阱之间设有sti区；所述第二n阱与所述第一高压p阱之间设有sti区。
13.优选地，所述第一n型重掺杂区由电极引出形成漏极。
14.优选地，所述漏极连接电源电压vdd。
15.优选地，所述第三n型重掺杂区由电极引出形成源极。
16.优选地，所述第二p型重掺杂区由电极引出形成基极。
17.优选地，所述栅极结构由电极引出形成栅极。
18.优选地，所述基极、源极、栅极以及所述第一p型重掺杂区相互连接地电压。
19.优选地，所述第一n阱的掺杂浓度高于所述第一、第二n型漂移区的掺杂浓度。
20.如上所述，本发明的ggnmos结构，具有以下有益效果：本发明的n阱的掺杂浓度高于n型漂移区，有效的将雪崩击穿点由n型漂移区、高压p阱转移到了n阱与高压p阱，从而有效的降低了触发电压。n阱可以使用中压mv器件或者低压lv的n阱，不用增加额外的光罩。与嵌入p阱相比，嵌入n阱可以有效提高维持电压，从而降低latchup风险。迫使触发电流流入p基底，可以有效增加寄生bjt的v
be
(基极与发射结之间的电压差)，不显著增加layout面积的前提下，可以有效的提高了触发均匀性。触发均匀性提高后，有助于达到预计的抗esd能力通过改变hv ggnmos的尺寸。
附图说明
21.图1显示为本发明的ggnmos结构示意图。
具体实施方式
22.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
23.请参阅图1。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
24.本发明提供一种ggnmos结构，至少包括：
25.p型衬底；位于所述p型衬底区域的第一高压p阱(hvpw)；形成于所述第一高压p阱内的第一n阱(nwell)；形成于所述第一n阱上的第一n型漂移区(ndf)；形成于所述第一n型漂移区上的第一n型重掺杂区(n+)；
26.所述第一高压p阱两侧分别设有第二n阱(nw)；其中一个所述第二n阱上设有第二n型重掺杂区；所述第二n阱远离所述第一高压p阱的一侧分别设有p阱(pw)；所述p阱上设有第一p型重掺杂区；所述p阱远离所述第二n阱的一侧分别设有第二高压p阱；
27.所述第二高压p阱内设有第二n型漂移区(ndf)和p型漂移区(pdf)；所述第二n型漂移区上设有第三n型重掺杂区；所述p型漂移区上设有第二p型重掺杂区；
28.所述第二n型漂移区与所述p阱之间的所述第二高压p阱上表面设有栅极结构；
29.所述p型漂移区与所述第二n型漂移区之间设有sti区、所述第二n型漂移区与所述栅极结构之间的所述第二高压p阱内设有sti区、所述第二高压p阱与所述p阱之间设有sti区；所述p阱与所述第二n阱之间设有sti区；所述第二n阱与所述第一高压p阱之间设有sti区。
30.本发明进一步地，本实施例的所述第一n型重掺杂区由电极引出形成漏极。
31.本发明进一步地，本实施例的所述漏极连接电源电压vdd(电路内部工作电压)。
32.本发明进一步地，本实施例的所述第三n型重掺杂区由电极引出形成源极。
33.本发明进一步地，本实施例的所述第二p型重掺杂区由电极引出形成基极。
34.本发明进一步地，本实施例的所述栅极结构由电极引出形成栅极。
35.本发明进一步地，本实施例的所述基极、源极、栅极以及所述第一p型重掺杂区相互连接地电压。
36.本发明进一步地，本实施例的所述第一n阱的掺杂浓度高于所述第一、第二n型漂移区的掺杂浓度。
37.如图1所示，图1显示为本发明的ggnmos结构示意图，本实施例中的所述ggnmos结构，至少包括：p型衬底(p-sub)；位于所述p型衬底(p-sub)区域的第一高压p阱(hvpw)01；形成于所述第一高压p阱01内的第一n阱(nwell)05；形成于所述第一n阱05上的第一n型漂移区(ndf)06；形成于所述第一n型漂移区06上的第一n型重掺杂区(n+)07；
38.所述第一高压p阱01两侧分别设有第二n阱(nw)03；其中一个所述第二n阱03上设有第二n型重掺杂区14；所述第二n阱03远离所述第一高压p阱01的一侧分别设有p阱(pw)04；所述p阱上设有第一p型重掺杂区13；所述p阱远离所述第二n阱的一侧分别设有第二高压p阱02；
39.所述第二高压p阱02内设有第二n型漂移区(ndf)08和p型漂移区(pdf)09；所述第二n型漂移区上设有第三n型重掺杂区10；所述p型漂移区09上设有第二p型重掺杂区11；
40.所述第二n型漂移区08与所述p阱04之间的所述第二高压p阱上表面设有栅极结构12；
41.所述p型漂移区与所述第二n型漂移区之间设有sti区15、所述第二n型漂移区与所述栅极结构之间的所述第二高压p阱内设有sti区、所述第二高压p阱与所述p阱之间设有sti区；所述p阱与所述第二n阱之间设有sti区；所述第二n阱与所述第一高压p阱之间设有sti区。
42.其中所述第一n型重掺杂区由电极引出形成漏极。所述漏极连接电源电压vdd(电路内部工作电压)。本实施例的所述第三n型重掺杂区由电极引出形成源极。本实施例的所述第二p型重掺杂区由电极引出形成基极。本实施例的所述栅极结构由电极引出形成栅极。
43.本实施例的所述基极、源极、栅极以及所述第一p型重掺杂区相互连接地电压。本实施例的所述第一n阱的掺杂浓度高于所述第一、第二n型漂移区的掺杂浓度。
44.现有的32v ggnmos的多指结构，难以均匀触发，从而导致无法发挥其最大保护作用，往往在局部产生热击穿。
45.本发明通过在n型漂移区ndf与高压p阱hvpw结合面处放置一个浓度略高与n型漂移区ndf的n阱(nwell)，来达到调整触发电压和维持电压的作用。
46.通过在漏极drain和栅极gate之间放置一个相邻的p阱(pwell)和n阱(nwell)，来构成一个反偏的pn结，从而令触发电流流入衬底。由于衬底的寄生电阻要高于hvpw的寄生电阻，因此在相同触发电流的情况下，基极与发射结之间的电压差v
be
更高，可以有效的开启寄生bjt的发射结，从而达到均匀开启多指ggnmos的目的。
47.本发明中的nwell的掺杂浓度高于ndf，有效的将雪崩击穿点由ndf/hvpw转移到了nwell-hvpw，从而有效的降低了触发电压。nwell可以使用mv器件或者lv的nwell，不用增加额外的光罩。与嵌入pwell相比，嵌入nwell可以有效提高维持电压，从而降低latchup风险。迫使触发电流流入psub，可以有效增加寄生bjt的v
be
，不显著增加layout面积的前提下，可以有效的提高了触发均匀性。触发均匀性提高后，有助于达到预计的抗esd能力通过改变hv ggnmos的尺寸。
48.综上所述，本发明的n阱的掺杂浓度高于n型漂移区，有效的将雪崩击穿点由n型漂移区、高压p阱转移到了n阱与高压p阱，从而有效的降低了触发电压。n阱可以使用中压mv器件或者低压lv的n阱，不用增加额外的光罩。与嵌入p阱相比，嵌入n阱可以有效提高维持电压，从而降低latchup风险。迫使触发电流流入p基底，可以有效增加寄生bjt的v
be
(基极与发射结之间的电压差)，不显著增加layout面积的前提下，可以有效的提高了触发均匀性。触发均匀性提高后，有助于达到预计的抗esd能力通过改变hv ggnmos的尺寸。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
49.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。