一种三维相变存储器的形成方法及三维相变存储器与流程

1.本技术实施例涉及半导体领域，涉及但不限于一种三维相变存储器的形成方法及三维相变存储器。


背景技术：

2.相变存储器(phase change memory，pcm)是利用相变材料在具有不同电阻的状态之间的可逆、热辅助切换的非易失性固态存储技术。pcm单元中的相变材料可以位于两个电极之间，并且可以施加电流以使相变材料(或其阻挡电流通路的部分)在两种相之间反复切换，以存储数据。
3.在三维相变存储器(3d pcm)中，存储器芯片由许多存储阵列组成，这些阵列具有单独的字线(word line，wl)和位线(bit line，bl)。在每一阵列中相互垂直的wl和bl的交叉点处形成自对准的pcm单元，pcm单元为垂直方形柱状，与顶部和底部bl触点接触，wl位于pcm单元的中间。
4.相关技术在制造pcm单元时，需要分别采用双重图案化技术形成wl和bl方向的结构，在形成wl或bl方向结构时均需要沉积形成多个沉积层，并分别进行两次部分刻蚀，共需要进行4次部分刻蚀以及形成8个沉积层来形成一个pcm单元，并且在刻蚀完成后，需要去除多余的沉积层材料，使得刻蚀过程非常复杂。此外，在形成2叠层或4叠层的3d pcm工艺中，部分刻蚀的次数增加到4或8次，形成的沉积层数量也增加了一倍或四倍。也就是说，随着3d pcm叠层数量的增大，刻蚀的工艺次数会成倍的增加，这大大提高了制造成本。


技术实现要素：

5.有鉴于此，本技术实施例提供一种三维相变存储器的形成方法及三维相变存储器。
6.本技术实施例的技术方案是这样实现的：
7.本技术实施例提供一种三维相变存储器的形成方法，所述方法包括：提供一叠层结构；所述叠层结构包括依次堆叠的相变存储单元叠层和第一掩模叠层；
8.采用沿第一方向延伸的多个初始刻蚀图案，刻蚀所述第一掩膜叠层，以形成第一刻蚀掩膜叠层；
9.在所述第一刻蚀掩膜叠层表面形成第二掩模叠层；
10.采用沿第二方向延伸的多个二次刻蚀图案，依次刻蚀所述第二掩膜叠层和所述第一刻蚀掩膜叠层，形成二次刻蚀掩膜叠层，其中，所述二次刻蚀掩膜叠层具有网格状图案；
11.以所述二次刻蚀掩膜叠层为掩膜，刻蚀所述相变存储单元叠层，以形成柱状的相变存储单元；其中，所述第一方向与所述第二方向相互垂直。
12.在一些实施例中，所述叠层结构还包括：沿所述第一方向延伸且沿所述第二方向排布的多条位线，以及位于每一所述位线上的至少一个位线触点，所述位线触点用于连接所述位线和所述相变存储单元叠层。
13.在一些实施例中，所述第一掩模叠层至少包括：从下往上依次堆叠的的第一掩模层、第二掩模层和第三掩模层；
14.所述第一刻蚀掩膜叠层通过以下步骤形成：
15.基于沿所述第一方向延伸的多个初始刻蚀图案，刻蚀所述第三掩膜层，形成具有所述初始刻蚀图案的第三刻蚀掩膜层；
16.以所述第三刻蚀掩膜层为掩膜，刻蚀所述第二掩膜层，并去除剩余的第三刻蚀掩膜层，形成具有所述初始刻蚀图案的第二刻蚀掩膜层；其中，所述第一掩模层和所述第二刻蚀掩膜层，构成所述第一刻蚀掩膜叠层。
17.在一些实施例中，所述第一掩模叠层还包括：位于所述第三掩膜层之上且依次堆叠的第一芯轴层、第一介质层和第一阻挡层；
18.对应地，在沿所述第一方向延伸的多个初始刻蚀图案，刻蚀所述第三掩膜层之前，所述方法还包括：
19.对所述第一阻挡层进行图案化处理，形成第一刻蚀阻挡层；
20.以所述第一刻蚀阻挡层为掩膜，依次刻蚀所述第一介质层和所述第一芯轴层，并去除剩余的第一刻蚀阻挡层，形成第一刻蚀芯轴层；
21.基于所述第一刻蚀芯轴层的芯轴图案，沉积形成位于所述第一刻蚀芯轴层中每一第一芯轴体两侧的第一间隔体；其中，所述第一间隔体具有所述初始刻蚀图案；
22.去除所述第一刻蚀芯轴层，形成沿所述第一方向延伸的多个初始刻蚀图案。
23.在一些实施例中，通过以下步骤刻蚀所述第三掩膜层：
24.以所述第一间隔体为掩膜，对所述第三掩膜层进行刻蚀，形成所述第三刻蚀掩膜层。
25.在一些实施例中，所述第二掩模叠层通过以下步骤形成：
26.在所述第二刻蚀掩膜层表面依次沉积形成第二芯轴层、第二介质层和第二阻挡层；
27.其中，所述第二芯轴层、所述第二介质层和所述第二阻挡层构成所述第二掩膜叠层。
28.在一些实施例中，所述二次刻蚀掩膜叠层通过以下步骤形成：
29.采用沿所述第二方向延伸的多个二次刻蚀图案，刻蚀所述第二阻挡层，形成第二刻蚀阻挡层；
30.以所述第二刻蚀阻挡层为掩膜，依次刻蚀所述第二介质层和所述第二芯轴层，并去除剩余的第二刻蚀阻挡层，形成第二刻蚀芯轴层；
31.基于所述第二刻蚀芯轴层的芯轴图案，沉积形成位于所述第二刻蚀芯轴层中每一第二芯轴体两侧的第二间隔体；
32.去除所述第二刻蚀芯轴层；
33.以所述第二间隔体为掩膜，对第一刻蚀掩膜叠层进行二次刻蚀，形成所述二次刻蚀掩膜叠层。
34.在一些实施例中，所述二次刻蚀掩膜叠层通过以下步骤形成：
35.以所述第二间隔体为掩膜，对所述第二刻蚀掩膜层进行二次刻蚀，形成二次第二刻蚀掩膜层；
36.去除所述第二间隔体；其中，所述第一掩模层和所述二次第二刻蚀掩膜层，构成所述二次刻蚀掩膜叠层。
37.在一些实施例中，其特征在于，所述二次刻蚀掩膜叠层通过以下步骤形成：
38.以所述第二间隔体为掩膜，对所述第二刻蚀掩膜层和所述第一掩膜层依次进行刻蚀，形成二次第二刻蚀掩膜层和第一刻蚀掩模层；
39.去除所述第二间隔体；其中，所述二次第二刻蚀掩模层和所述第一刻蚀掩膜层，构成所述二次刻蚀掩膜叠层。
40.在一些实施例中，所述相变存储单元叠层包括从下往上依次堆叠的：底部叠层和顶部叠层；
41.对应地，所述相变存储器通过以下步骤得到：
42.以所述二次刻蚀掩膜叠层为掩膜，对所述顶部叠层进行第一刻蚀，以形成顶部叠层单元；
43.在所述顶部叠层单元的表面沉积形成第一封装层；
44.以具有所述第一封装层的顶部叠层单元为掩膜，对所述底部叠层进行第二刻蚀，形成相变存储单元；
45.在所述相变存储单元的表面沉积形成第二封装层，得到所述柱状相变存储单元。
46.在一些实施例中，所述顶部叠层包括自下而上依次形成的：pcm元件层、第一电极层和硬质掩模层；
47.通过以下步骤对所述顶部叠层进行第一刻蚀：
48.以所述二次刻蚀掩膜叠层为掩膜，依次对所述硬质掩模层、所述第一电极层和所述pcm元件层进行第一刻蚀，刻蚀后形成硬质刻蚀掩模层、第一刻蚀电极层和pcm刻蚀元件层，并形成贯穿所述硬质刻蚀掩模层、所述第一刻蚀电极层和所述pcm刻蚀元件层的第一通孔、和位于所述第一通孔四周的顶部叠层单元；
49.所述在所述顶部叠层单元的表面沉积形成第一封装层，包括：
50.在所述第一通孔的侧壁和所述硬质刻蚀掩模层的表面沉积第一封装材料，形成所述第一封装层。
51.在一些实施例中，所述底部叠层包括自下而上依次形成的：第三电极层、选择器层和第二电极层；
52.通过以下步骤对所述底部叠层进行第二刻蚀：
53.以具有所述第一封装层的顶部叠层单元为掩膜，依次对所述第二电极层、所述选择器层和所述第三电极层进行第二刻蚀，刻蚀后形成第二刻蚀电极层、刻蚀选择器层和第三刻蚀电极层，并形成贯穿所述第二刻蚀电极层、所述刻蚀选择器层和所述第三刻蚀电极层的第二通孔、和位于所述第二通孔四周的所述相变存储单元；
54.所述在所述相变存储单元的表面沉积形成第二封装层，包括：
55.在所述第二通孔的侧壁和所述相变存储单元的表面沉积第二封装材料，形成所述第二封装层。
56.在一些实施例中，所述方法还包括：
57.在所述第二封装层的表面填充间隙材料，形成间隙材料层；
58.去除所述顶部叠层中剩余的硬质刻蚀掩模层，以暴露出所述顶部叠层单元中的第
一刻蚀电极层。
59.在一些实施例中，所述方法还包括：
60.在暴露出的每一顶部叠层单元中的第一刻蚀电极层上，形成一个字线触点；
61.在所述字线触点上形成沿所述第二方向延伸且沿所述第一方向排布的多条字线，从而形成所述相变存储器；其中，所述字线触点用于连接所述第一刻蚀电极层和所述字线，所述字线的材料包括铜；
62.或者，
63.在暴露出的每一顶部叠层单元中的第一刻蚀电极层上，形成多条字线，所述字线的材料包括钨。
64.本技术实施例提供一种三维相变存储器，采用上述形成方法形成，其特征在于，所述三维相变存储器至少包括：柱状的相变存储单元。
65.本技术实施例中，通过沿第一方向延伸的多个初始刻蚀图案对第一掩膜叠层进行刻蚀，并基于沿第二方向延伸的多个二次刻蚀图案对第二掩膜叠层和第一刻蚀掩膜叠层进行二次刻蚀，形成具有网格状图案的二次刻蚀掩膜叠层，从而基于二次刻蚀掩膜叠层刻蚀相变存储单元叠层，得到所述相变存储单元。如此，能够至少减少一半数量的刻蚀次数和一半数量的沉积层，形成三维相变存储器的pcm单元，从而减少工艺步骤，降低制造成本。
附图说明
66.图1-1～1-2为相关技术中位线和字线方向采用双图案化成型后的结构示意图；
67.图2为本技术实施例提供的一种三维相变存储器的形成方法的流程示意图；
68.图3为本技术实施例提供的叠层结构的示意图；
69.图4-1～图4-32为本技术实施例提供的一种三维相变存储器的形成过程示意图。
具体实施方式
70.下面将参照附图更详细地描述本技术公开的示例性实施方式。虽然附图中显示了本技术的示例性实施方式，然而应当理解，可以以各种形式实现本技术，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本技术，并且能够将本技术公开的范围完整的传达给本领域的技术人员。
71.在下文的描述中，给出了大量具体的细节以便提供对本技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本技术发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
72.在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
73.应当明白，当元件或层被称为“在
……
上”、“与
……
相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在
……
上”、“与
……
直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、
层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本技术必然存在第一元件、部件、区、层或部分。
74.在此使用的术语的目的仅在于描述具体实施例并且不作为本技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
75.如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。衬底可以是层，在其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层，层可以包括多个层。
76.结合图1-1和图1-2，在相关技术中形成3d pcm存储器的过程中，wl和bl采用双图案化技术形成，需要分别进行两次部分刻蚀并形成多个沉积层以形成wl或bl。如图1-1所示，为相关技术中在字线wl方向采用双图案化成型后的结构，图1-2为在位线bl方向采用双图案化成型后的结构，刻蚀步骤较多，造成了工艺时间的延长以及工艺成本的增加。
77.基于此，本技术实施例提供了一种三维相变存储器的制备方法，图2为本技术实施例提供的一种三维相变存储器的制造方法的流程图，如图2所示，所述方法包括：
78.步骤s101：提供一叠层结构；所述叠层结构包括依次堆叠的相变存储单元叠层和第一掩模叠层。
79.图3是本技术实施例提供的叠层结构示意图，参见图3，该叠层结构从下往上依次包括：相变存储单元叠层120和第一掩模叠层130。
80.在一些实施例中，叠层结构还包括：位于所述叠层结构最底层的衬底(图3中未示出)、位于所述衬底之上且沿第一方向延伸的多个位线101。
81.这里，所述衬底可以是硅衬底，也可以包括其他半导体元素，例如：锗(ge)，或包括半导体化合物，例如：碳化硅(sic)、砷化镓(gaas)、磷化镓(gap)、磷化铟(inp)、砷化铟(inp)或锑化铟(insb)，或包括其他半导体合金，例如：硅锗(sige)、磷化砷镓(gaasp)、砷化铟铝(alinas)、砷化镓铝(algaas)、砷化铟镓(gainas)、磷化铟镓(gainp)、及/或磷砷化铟镓(gainasp)或其组合。
82.所述衬底可以包括处于正面的顶表面以及处于与正面相对的背面的底表面；在忽略顶表面和底表面的平整度的情况下，定义垂直衬底顶表面和底表面的方向为第三方向。在衬底顶表面和底表面(即衬底所在的平面)方向上，定义两彼此垂直的第一方向和第二方向，其中沿多个位线结构的延伸方向为第一方向，定义所述位线结构的排布方向为第二方向，基于所述第一方向和所述第二方向可以确定所述衬底的平面方向。这里，所述第一方向、所述第二方向和所述第三方向两两垂直。本技术实施例中，定义所述第一方向为x方向，
定义所述第二方向为y方向，定义所述第三方向为z方向。
83.请继续参见图3，在本技术实施例中，沿x方向延伸的多个位线101可以是金属位线。可以通过沉积金属层，随后使用光刻技术图案化形成这些相互平行的位线101。在一些实施列中，位线101可以采用金属铜(cu)形成，也可以采用其他金属，如钨(w)、钴(co)、铝(al)、多晶硅、掺杂硅、硅化物或其任何组合。
84.在一些实施例中，在位线101上还可以形成有位线触点102，位线触点102用于连接所述位线101和所述相变存储单元叠层120，位线触点的材料与位线不同，例如可以是钨等金属。在一些实施例中，位线触点的材料也可以与位线相同，这样，可以直接形成带有触点的位线，以进一步减少相变存储器的形成步骤。
85.在一些实施列中，形成位线101的同时还可以在衬底上形成外围布线(图3未示出)。外围布线可以用于外接适合3d pcm操作的任何数字、模拟和/或混合信号的外围器件。例如，外围器件可以包括数据缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器、电荷泵或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。外围布线的材料可以是金属铜，以进一步降低bl和wl电阻以及整体rc延迟(rc delay)。
86.步骤s102：采用沿所述第一方向延伸的多个初始刻蚀图案，刻蚀所述第一掩膜叠层，以形成第一刻蚀掩膜叠层。
87.首先采用沿x方向延伸的多个初始刻蚀图案，对第一掩模叠层130进行刻蚀，以形成第一刻蚀掩膜叠层，这里，第一方向延伸的多个初始刻蚀图案，可以是与所述位线平行的多条刻蚀图案，形成的第一刻蚀掩模叠层用于进一步形成所述相变存储器沿x方向延伸的刻蚀图案。
88.步骤s103：在所述第一刻蚀掩膜叠层表面形成第二掩模叠层。
89.在第一刻蚀掩膜叠层的表面沉积第二掩模叠层，第二掩模叠层用于形成所述相变存储器沿y方向延伸的刻蚀图案。
90.步骤s104：采用沿第二方向延伸的多个二次刻蚀图案，依次刻蚀所述第二掩膜叠层和所述第一刻蚀掩膜叠层，形成二次刻蚀掩膜叠层，其中，所述二次刻蚀掩膜叠层具有网格状图案。
91.这里，当具有x方向刻蚀图案的第一刻蚀掩模叠层和具有y方向刻蚀图案的第二刻蚀掩模叠层的图案在二次刻蚀掩模叠层中汇合时，在二次刻蚀掩模叠层表面形成沿x方向和沿y方向交叉的网格状图案。
92.步骤s105：以所述二次刻蚀掩膜叠层为掩膜，刻蚀所述相变存储单元叠层，以形成柱状的相变存储单元；其中，所述第一方向与所述第二方向相互垂直。
93.以具有的网格状图案的二次图案化的第一掩膜叠层为掩模，刻蚀所述相变存储单元叠层120，使刻蚀后的相变存储单元叠层具有与二次图案化的第一掩膜叠层相同的网格状图案，以形成柱状的相变存储单元。
94.在本技术实施例中，通过沿x方向延伸的多个初始刻蚀图案对第一掩膜叠层进行刻蚀，并基于沿y方向延伸的多个二次刻蚀图案对第二掩膜叠层和第一刻蚀掩膜叠层进行二次刻蚀，形成具有网格状图案的二次刻蚀掩膜叠层，从而基于二次刻蚀掩膜叠层刻蚀相变存储单元叠层，以形成柱状的相变存储单元。如此，能够至少减少一半数量的刻蚀次数和
一半数量的沉积层，形成三维相变存储器的pcm单元，从而减少工艺步骤，降低制造成本。
95.本技术实施例再提供一种三维相变存储器的制备方法，所述方法包括：
96.步骤s201：提供一叠层结构。
97.所述叠层结构包括沿z方向依次堆叠的相变存储单元叠层和第一掩模叠层；所述第一掩模叠层至少包括：从下往上依次堆叠的第一掩模层、第二掩模层、第三掩模层、第一芯轴层、第一介质层和第一阻挡层。
98.参见图4-1，为本技术实施例提供的叠层结构的示意图，叠层结构中的第一掩模叠层130包括：沿第三方向依次堆叠的第一掩模层1301a、第二掩模层1301b、第三掩模层1301c、第一芯轴层1312、第一介质层1313和第一阻挡层1314。
99.步骤s202：对所述第一阻挡层进行图案化处理，形成第一刻蚀阻挡层。
100.首先，参见图4-2，采用一刻蚀图案，刻蚀第一掩模叠层130中位于最顶部的第一阻挡层1314，形成第一刻蚀阻挡层1314’。图4-3为图4-2的俯视图，如图4-3所示，第一刻蚀阻挡层1314’具有沿第一方向上相互平行的多条凹槽图案。
101.在本技术实施例中，所述第一阻挡层用于形成所述凹槽图案，第一阻挡层可以是通过sin材料沉积形成的。
102.步骤s203：以所述第一刻蚀阻挡层为掩膜，依次刻蚀所述第一介质层和所述第一芯轴层，并去除剩余的第一刻蚀阻挡层，形成第一刻蚀芯轴层。
103.参见图4-4，以所述第一刻蚀阻挡层1314’为掩膜，沿z方向依次刻蚀所述第一介质层1313和所述第一芯轴层1312，并去除剩余的第一刻蚀阻挡层1314’，形成第一刻蚀介质层1313’和第一刻蚀芯轴层1312’。第一刻蚀介质层1313’和第一刻蚀芯轴层1312’，对应形成多个第一芯轴体m1，每两个相邻的第一芯轴体m1之间具有一凹槽图案。图4-5为图4-4的俯视图，如图4-5所示，第一刻蚀介质层1313’和第一刻蚀芯轴层1312’在平行于衬底的平面上，有沿x方向延伸的相互平行的多条凹槽图案。
104.在本技术实施例中，所述第一介质层可以由sion材料沉积形成；第一芯轴层的材料可以是多晶硅。
105.步骤s204：基于所述第一刻蚀芯轴层的芯轴图案，沉积形成位于所述第一刻蚀芯轴层中每一第一芯轴体两侧的第一间隔体；其中，所述第一间隔体具有所述初始刻蚀图案。
106.这里，所述第一刻蚀芯轴层的芯轴图案即为步骤s203中形成的沿x方向延伸的相互平行的多条凹槽图案。本技术实施例中，参见图4-6，可以通过以下两种方式形成第一间隔体：
107.方式一：可以先基于在刻蚀后形成的多个第一芯轴体m1，在整个半导体器件的表面沉积一层厚度均匀的薄膜，覆盖第一刻蚀芯轴层的芯轴图案；然后，再对整个半导体器件的表面进行氧化物/氮化物化学机械平坦化(cmp)处理，以去除沉积在第一刻蚀介质层1313’表面的薄膜，暴露出第一刻蚀介质层1313’；再然后，在平坦化后的薄膜和第一刻蚀介质层1313’的表面形成掩膜图案，之后再基于该掩膜图案，采用刻蚀工艺刻蚀部分尺寸的薄膜，得到第一间隔体(spacer)s11、s12、s13、和位于相邻的两第一间隔体之间的刻蚀孔。
108.方式二：可以先基于刻蚀后形成的多个第一芯轴体m1，在相邻的第一芯轴体m1之间沉积薄膜材料，形成厚度均匀的薄膜；然后，在薄膜和第一刻蚀介质层1313’的表面形成掩膜图案；之后，再基于该掩膜图案，采用刻蚀工艺刻蚀部分尺寸的薄膜，得到第一间隔体
s11、s12、s13等、和位于相邻的两第一间隔体之间的刻蚀孔。
109.图4-7为图4-6的俯视图，如图4-7所示，所述第一间隔体s11、s12、s13在垂直于衬底方向上形成初始刻蚀图案，所述具有初始刻蚀图案的多个间隔体用于形成第二刻蚀掩模层。这里，初始刻蚀图案是沿x方向延伸、沿y方向排布的多个平行线特征。
110.需要说明的是，在上述两种方式中所沉积的薄膜材料的刻蚀选择比大于第一介质层材料的刻蚀选择比，即在所采用的刻蚀工艺下，薄膜材料的刻蚀速率远大于第一介质层材料的刻蚀速率。
111.本技术实施例，可以通过任意一种沉积工艺形成所述薄膜，例如，可以采用化学气相沉积(chemical vapor deposition，cvd)工艺、物理气相沉积(physical vapor deposition，pvd)工艺、原子层沉积(atomic layer deposition，ald)工艺、旋涂工艺或者涂敷工艺等。其中，沉积层薄膜的材料可以是sio2层。
112.步骤s205：去除所述第一刻蚀芯轴层，形成沿所述第一方向延伸的多个初始刻蚀图案。
113.可以使用选择性强的腐蚀液去除顶部第一刻蚀介质层1313’，保留第一间隔体s11、s12、s13，形成沿所述x方向延伸的多个初始刻蚀图案。随后，采用cmp工艺对顶部进行处理，去除第一刻蚀芯轴层1312’以及第一间隔体s11、s12、s13的部分顶表面，以形成表面平整的具有初始刻蚀图案的第一间隔体。
114.步骤s206：基于沿所述第一方向延伸的多个初始刻蚀图案，刻蚀所述第三掩膜层，形成具有所述初始刻蚀图案的第三刻蚀掩膜层。
115.步骤s207：以所述第三刻蚀掩膜层为掩膜，刻蚀所述第二掩膜层，并去除剩余的第三刻蚀掩膜层，形成具有所述初始刻蚀图案的第二刻蚀掩膜层；其中，所述第一掩模层和所述第二刻蚀掩膜层，构成所述第一刻蚀掩膜叠层。
116.参见图4-8，以第一间隔体s11、s12、s13为掩模，沿z方向刻蚀所述第三掩模层1301c，得到第三刻蚀掩模层1301c’。参见图4-9，以第三刻蚀掩模层1301c’为掩模，继续刻蚀第二掩模层1301b，使得第二刻蚀掩膜层1301b’具有初始刻蚀图案，刻蚀停止在第一掩模层1301a上。如图4-9所示，第一掩模层1301a和第二刻蚀掩膜层1301b’，构成所述第一刻蚀掩膜叠层130’。图4-10为图4-9的俯视图，所述第一刻蚀掩膜叠层130’具有沿x方向延伸的多条初始刻蚀图案。
117.在一些实施例中，所述第一掩膜层、第二掩模层及第三掩模层可以是非晶碳层(armorphous carbon layer，acl)、旋涂硬掩膜层(spin-on hardmask，soh)、多晶硅层或者氮氧化硅层。
118.在本技术实施例中，通过“自对准双重成像(self-aligned double patterning，sadp)”技术形成第一间隔体。由于sadp成像技术中的成像周期只有传统刻蚀成像的一半，进一步降低了3d pcm成型过程的成本。
119.步骤s208：在所述第一刻蚀掩膜叠层表面形成第二掩模叠层。
120.如图4-11所示，在所述第一刻蚀掩膜叠层表面形成第二掩模叠层132，这里，第二掩模叠层132包括沿z方向依次堆叠的：第二芯轴层1322、第二介质层1323和第二阻挡层1324。所述第二掩模叠层132用于在y方向形成二次刻蚀图案。
121.在本技术实施例中，所述第二阻挡层1324用于形成所述二次刻蚀图案，第二阻挡
层可以采用sin材料沉积形成。
122.步骤s209：采用所述沿第二方向延伸的多个二次刻蚀图案，刻蚀所述第二阻挡层，形成第二刻蚀阻挡层。
123.参见图4-12，采用沿所述y方向延伸的多个二次刻蚀图案，沿z方向，刻蚀第二掩模叠层中的第二阻挡层1324，得到第二刻蚀阻挡层1324’。图4-13为图4-12的俯视图，在第二刻蚀阻挡层1324’上形成沿y方向延伸的多个相互平行的二次刻蚀图案。
124.步骤s210：以所述第二刻蚀阻挡层为掩膜，依次刻蚀所述第二介质层和所述第二芯轴层，并去除剩余的第二刻蚀阻挡层，形成第二刻蚀芯轴层。
125.参见图4-14，以所述第二刻蚀阻挡层1324’为掩膜，沿z方向依次刻蚀所述第二介质层1323和所述第二芯轴层1322，并去除第二刻蚀阻挡层1324’，形成第二刻蚀介质层1323’和第二刻蚀芯轴层1322’。第二刻蚀介质层1323’和第二刻蚀芯轴层1322’，对应形成多个第二芯轴体m2，每两个相邻的第二芯轴体m2之间具有一凹槽图案。图4-15为图4-14的俯视图，第二刻蚀介质层1323’和第二刻蚀芯轴层1322’在平行于衬底的平面上具有沿y方向延伸的多个相互平行的二次刻蚀图案。
126.本技术实施例，所述第二介质层的材料可以是sion；第二芯轴层的材料可以是多晶硅。
127.步骤s211：基于所述第二刻蚀芯轴层的芯轴图案，沉积形成位于所述第二刻蚀芯轴层中每一第二芯轴体两侧的第二间隔体。
128.这里，所述第二刻蚀芯轴层的芯轴图案即为步骤s210形成的沿y方向延伸的多个相互平行的二次刻蚀图案。本技术实施例中，参见图4-16，可以通过以下两种方式形成第二间隔体：
129.方式一：可以先基于刻蚀后形成的第二芯轴体m2，在整个半导体器件的表面沉积一层厚度相对比较均匀的薄膜(图中未示出)，通过该薄膜覆盖二次刻蚀图案，然后，再对整个半导体器件的表面进行cmp处理，以去除沉积在第二介质层1323表面的薄膜，暴露出第二刻蚀介质层1323’；再然后，在平坦化后的薄膜和第二刻蚀介质层1323’的表面形成掩膜图案，之后再基于该掩膜图案，采用刻蚀工艺刻蚀部分尺寸的薄膜，得到第二间隔体(spacer)s21、s22、s23，和位于相邻的两第二间隔体之间的刻蚀孔。
130.方式二：可以先基于刻蚀后形成的第二芯轴体m2，在相邻的第二芯轴体之间沉积薄膜材料，形成厚度均匀的薄膜；然后，在薄膜和第二刻蚀介质层1323’的表面形成掩膜图案；之后，再基于该掩膜图案，采用刻蚀工艺刻蚀部分尺寸的薄膜，得到第二间隔体s21、s22、s23、和位于相邻的两第二间隔体之间的刻蚀孔。
131.图4-17为图4-16的俯视图，其中，所述第二间隔体s21、s22、s23具有第二特征图案，所述第二间隔体用于形成第二刻蚀掩模层。这里，第二特征图案是与二次刻蚀图案相对应的沿y方向延伸、沿x方向排布的多个平行线特征。
132.需要说明的是，在上述两种方式中所沉积的薄膜材料的刻蚀选择比大于第二介质层材料的刻蚀选择比，即在所采用的刻蚀工艺下，薄膜材料的刻蚀速率远大于第二介质层材料的刻蚀速率。
133.本技术实施例中，可以通过任意一种沉积工艺形成所述沉积薄膜，例如，，cvd工艺、pvd工艺、ald工艺、旋涂工艺或者涂敷工艺。其中，沉积层薄膜的材料可以是sio2层。
134.步骤s212：去除所述第二刻蚀芯轴层；以所述第二间隔体为掩膜，对第一刻蚀掩膜叠层进行二次刻蚀，形成所述二次刻蚀掩膜叠层。
135.使用选择性强的腐蚀液去除顶部第二刻蚀介质层1323’，只保留第二间隔体s21、s22、s23，形成沿y方向延伸的多个第二特征图案。随后，采用cmp工艺对顶部进行处理，去除顶部剩余的第二刻蚀芯轴层1322’以及第二间隔体s21、s22、s23的部分顶表面，形成表面平整的具有第二特征图案的第二间隔体。
136.在一些实施例中，步骤s212中对第一刻蚀掩膜叠层进行二次刻蚀，形成所述二次刻蚀掩膜叠层，可以通过以下方式实现：
137.方式一：以所述第二间隔体为掩膜，对所述第二刻蚀掩膜层进行二次刻蚀，形成二次第二刻蚀掩膜层；去除所述第二间隔体，其中，所述第一掩模层和所述二次第二刻蚀掩膜层，构成所述二次刻蚀掩膜叠层。
138.参见图4-18，以具有第二特征图案的第二间隔体s21、s22、s23为掩模，对第二刻蚀掩模层1301b’进行二次刻蚀，形成二次第二刻蚀掩模层1301b”。所述二次刻蚀掩膜叠层130”是由未刻蚀的第一掩模层1201a，和刻蚀后二次第二刻蚀掩模层1301b”构成的。图4-19为图4-18的俯视图，此时，二次第二刻蚀掩模层1301b”在平行于衬底平面上具有网格状图案。
139.方式二：以所述第二间隔体为掩膜，对所述第二刻蚀掩膜层和所述第一掩膜层依次进行刻蚀，形成二次第二刻蚀掩膜层和第一刻蚀掩模层；去除所述第二间隔体；其中，所述二次第二刻蚀掩模层和所述第一刻蚀掩膜层，构成所述二次刻蚀掩膜叠层。
140.参见图4-20，以具有第二特征图案的第二间隔体s21、s22、s23为掩模，对第二刻蚀掩模层1301b’进行二次刻蚀，形成二次第二刻蚀掩模层1301b”，继续对第一掩模层1301a进行刻蚀，形成第一刻蚀掩模层1301a’。所述二次刻蚀掩膜叠层130”是由第一刻蚀掩模层1201a’，和二次第二刻蚀掩模层1301b”构成的。图4-21为图4-20的俯视图，此时，二次第二刻蚀掩模层1301b”及第一刻蚀掩模层1301a’在平行于衬底平面上具有网格状图案。
141.步骤s213：以所述二次刻蚀掩膜叠层为掩膜，对顶部叠层进行第一刻蚀，以形成顶部叠层单元。
142.如图4-22所示，所述相变存储单元叠层120包括：顶部叠层121和底部叠层122。顶部叠层121在z方向上依次包括：硬质掩模层1204、第一电极层1201c、pcm元件层1203；底部叠层122在z方向上依次包括：第二电极层1201b、选择器层1202、第三电极层1201a。
143.参见图4-23，进行步骤s213，以所述二次刻蚀掩膜叠层为掩膜，依次对硬质掩模层1204、第一电极层1201和pcm元件层1203进行第一刻蚀，形成硬质刻蚀掩模层1204’、第一刻蚀电极层1201c’和pcm刻蚀元件层1203’，并形成贯穿硬质刻蚀掩模层1204’、第一刻蚀电极层1201c’和pcm刻蚀元件层1203’的第一通孔1、和位于所述第一通孔四周沿x方向依次排布的顶部叠层单元列10、20、30。
144.图4-24为图4-23的俯视图，所述顶部叠层单元列10包括在平行于衬底平面上沿y方向依次排布的顶部叠层单元11、12、13，所述顶部叠层单元列20包括在平行于衬底平面上沿y方向依次排布的顶部叠层单元21、22、23，所述顶部叠层单元30包括在平行于衬底平面上沿y方向依次排布的顶部叠层单元列31、32、33。在本技术实施例中，所述顶部叠层单元按照图4-24的排布方式，构成顶部叠层单元结构。
145.在本技术实施例中，pcm元件层中包括pcm元件，pcm元件一般是硫族元素化合物材料，诸如，可以是gst(锗锑碲)；第一电极层可以是碳电极层；硬质掩模层可以是氮化硅层。
146.步骤s214：在所述顶部叠层单元的表面沉积形成第一封装层，以具有所述第一封装层的顶部叠层单元为掩膜，对所述底部叠层进行第二刻蚀，以形成相变存储单元。
147.参见图4-25，在步骤s213中形成的第一通孔1的侧壁和硬质刻蚀掩模层1204’的表面沉积第一封装材料，形成所述第一封装层y1，用于保护刻蚀后暴露出的pcm元件。
148.在本技术实施例中，第一封装材料可以是陶瓷基封装材料、塑料基封装材料等具有绝缘作用的封装保护材料，在此不做限制。选择器层中布置的是双向阈值开关(ots)，ots的材料可以包括zn
x
tey、ge
x
tey、nb
x
oy、si
x
asytez等。第二电极层和第三电极层可以是碳电极层。
149.参见图4-26，以具有所述第一封装层的顶部叠层单元为掩膜，依次对所述第二电极层1201b、所述选择器层1202和所述第三电极1201a层进行第二刻蚀，形成第二刻蚀电极层1201b’、刻蚀选择器层1202’和第三刻蚀电极层1201a’，并形成贯穿第二刻蚀电极层1201b’、刻蚀选择器层1202’和第三刻蚀电极层1201a’的第二通孔2、和位于所述第二通孔2四周的所述相变存储单元列101、201、301。图4-27为图4-26的俯视图，这里，相变存储单元列101、201、301分别包括在平行于衬底平面上沿y方向上依次排布的相变存储单元111、112、113，211、212、213，311、312、313。
150.步骤s215：在所述相变存储单元的表面沉积形成第二封装层，在所述第二封装层的表面填充间隙材料，形成间隙材料层。
151.参见图4-28，在所述相变存储单元的表面沉积第二封装材料，形成所述第二封装层y2。
152.在本技术实施例中，所述第二封装层y2用于保护刻蚀后暴露出的电极材料以及ots材料，第二封装层的材料可以是陶瓷基封装材料、塑料基封装材料、等具有绝缘作用的封装保护材料，在此不做限制。
153.参见图4-29，在第二封装层y2的表面以及第二通孔2的间隙中填充间隙材料，形成间隙材料层g，在本技术实施例中，可以采用低导热系数的ald-ox、sod或流动cvd-ox填充间隙，在一些实施例中，可以采用低共形性teo填充间隙，形成气隙。
154.步骤s216：去除所述顶部叠层中剩余的硬质刻蚀掩模层，以暴露出所述顶部叠层单元中的第一刻蚀电极层。
155.参见图4-30，采用cmp工艺，去除位于顶部的硬质刻蚀掩模层，以及位于硬质刻蚀掩模层上的部分第一封装层y1、第二封装层y2、间隙材料层g，以露出第一刻蚀电极层1201c’，在这里，露出的第一刻蚀电极层1201c’在于衬底平行的平面上具有平坦结构。
156.步骤s217：在暴露出的每一顶部叠层单元中的第一刻蚀电极层上，形成一个字线触点；在所述字线触点上形成沿所述第二方向延伸且沿所述第一方向排布的多条字线，从而形成所述三维相变存储器。
157.参见图4-31，在暴露出的每一顶部叠层单元中的第一电极层上，形成一个字线触点103，在形成的每一字线触点之上形成沿x方向延伸，沿y方向相互平行排布的多个字线104，以形成所述三维相变存储器300。所述三维相变存储器300沿z方向依次包括：位线101、位线触点102、相变存储单元200、字线触点103、字线104。图4-32为图4-31的俯视图，所述三
维相变存储器300在平行于衬底平面具有相互垂直的字线104和位线101，且，在所述相互垂直的字线和位线相交的区域，具有位于所述字线和位线之间的柱状相变存储单元200。
158.字线触点103的材料可以与字线104不同；或者，字线触点103的材料与字线104也可以相同。当字线触点103的材料与字线104相同时，可以不用形成字线触点，直接在暴露出的第一刻蚀电极层上形成字线。
159.在一些实施例中，在形成字线的同时可以形成外围金属布线，以进一步降低字线的电阻以及整体rc延迟。
160.在本技术实施例中，通过二次刻蚀掩模叠层，在存储单元叠层刻蚀时一步成型，不仅减少了掩膜沉积层数，而且节省了刻蚀工艺步骤，降低了3d pcm的制造成本。在一些实施例中，使用与字线相同的材料形成作为字线触点，可进一步减少3d pcm的成型工艺。
161.本技术实施例提供一种三维相变存储器，该三维相变存储器包括：具有网格状图案的相变存储单元。
162.在一些实施例中，三维相变存储器还包括：沿x方向延伸且沿y方向排布的多条位线；位于所述多条位线之上的至少一个位线触点，所述位线触点用于连接所述位线和所述相变存储单元叠层。
163.在一些实施例中，三维相变存储器还包括：位于所述刻蚀后的相变存储单元四周的封装层，这里的封装层包括：位于所述顶部叠层单元表面的第一封装层和位于所述底部叠层单元表面的第二封装层；以及位于所述第二封装层表面的间隙材料层。
164.在一些实施例中，三维相变存储器还包括：位于所述顶部叠层单元中第一电极层上的字线触点，以及位于所述字线触点之上的沿所述y方向延伸且沿x方向排布的多条字线。
165.在一些实施例中，三维相变存储器还可以包括：位于所述相变存储器件周围的外围金属布线。
166.在本技术实施例中，提供了一种三维相变存储器，该三维相变存储器采用上述任意一种三维相变存储器的形成方法形成，通过一半数量的刻蚀次数和一半数量的薄膜沉积层形成三维相变存储器的pcm单元，以减少三维相变存储器的工艺步骤，降低相变存储器的制造成本。同时，多个铜金属bl和wl的形成，进一步降低了bl和wl电阻以及整体rc延迟，并且，该三维相变存储器还提供了与bl和wl分别同时形成的外围金属布线。
167.在本技术所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
168.本技术所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
169.以上所述，仅为本技术实施例的一些实施方式，但本技术实施例的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本技术实施例揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本技术实施例的保护范围之内。因此，本技术实施例的保护范围应以所述权利要求的保护范围为准。