半导体元件、晶片及其制造方法与流程

1.本揭露一般是关于半导体元件，且特别地是关于三维(3-dimesional，3d)记忆体元件及制造此类半导体元件的方法。


背景技术：

2.由于各种电子元件(如晶体管、二极管、电阻器、电容器等)的集成密度不断提高，半导体产业经历了快速增长。在大多数情况下，集成密度的提高来自于最小特征尺寸的反复减小，这允许更多的组件整合至给定面积中。


技术实现要素：

3.在一些实施例中，一种半导体元件包含一源极、一对漏极、一通道层、一记忆体层、至少一栅极层、及一栅极延伸结构。此对漏极在一第一方向上设置于该源极的任一侧上且与该源极间隔开。通道层在垂直于第一方向的一第二方向上设置于源极及此对漏极的至少一个离轴外表面上。通道层在第一方向上延伸。记忆体层在第二方向上设置于通道层的一离轴外表面上且在第一方向上延伸。栅极层在第二方向上设置于记忆体层的一离轴外表面上且在第一方向上延伸。栅极延伸结构在第一方向上自此些漏极中的各者至少部分地朝向源极延伸。栅极延伸结构位于近接于通道层，且与通道层及相应漏极接触。
4.在一些实施例中，一种半导体晶片包含多个半导体元件的一阵列，该些半导体元件的阵列中的每一列在一第一方向上延伸，各个半导体元件包含一源极、一对漏极、一通道层、一记忆体层、至少一个栅极层、及多个栅极延伸结构。此对漏极，在第一方向上设置于源极的任一侧上且与源极间隔开。通道层在垂直于第一方向的一第二方向上设置于源极及此对漏极的至少一个离轴外表面上。通道层在第一方向上延伸。记忆体层在第二方向上设置于通道层的一离轴外表面上且在第一方向上延伸。栅极层在第二方向上设置于记忆体层的一离轴外表面上且在第一方向上延伸。栅极延伸结构与相应漏极及通道层接触，使得各个半导体元件的一栅极长度的至少一部分由此些栅极延伸结构中的各者界定。
5.在一些实施例中，一种制造半导体元件的方法包含提供一堆叠，该堆叠包含交替堆叠于彼此顶部上的多个绝缘层及多个牺牲层，该堆叠在一第一方向上延伸；通过替换该些牺牲层来形成多个栅极层；在垂直于该第一方向的一第二方向上形成沿着该第一方向向该些栅极层的离轴内侧延伸且耦合至该些栅极层的一记忆体层；形成沿着该第一方向延伸且在该第二方向上耦合至该记忆体层的一离轴内表面的一通道层；形成沿着该通道层的多个部分在该第一方向上延伸且耦合至该通道层的一离轴内表面的多个栅极延伸结构；及形成一源极及一对漏极，该对漏极设置于该源极的任一侧上且在该第一方向上与该源极间隔开，至少该些漏极的一离轴外表面的一部分在该第二方向上与一相应栅极延伸结构接触。
附图说明
6.本揭露的态样在与随附附图一起研读时自以下详细描述内容来最佳地理解。应注
意，根据产业中的标准规范，各种特征未按比例绘制。实际上，各种特征的尺寸可为了论述清楚经任意地增大或减小。
7.图1是根据一实施例的半导体晶片的顶部立体图，该半导体晶片包括一半导体元件阵列，各个半导体元件包括一源极、与该源极间隔开的一对漏极、及耦合至半导体元件的相应漏极及通道层的栅极延伸结构；
8.图2是由图1中箭头a指示的图1的半导体晶片的一部分的俯视图；
9.图3是图1的半导体元件的俯视剖面图，沿着图1中线x-x截取；
10.图4a是根据一实施例的半导体元件的俯视图，且图4b是由图4a中箭头a指示的半导体元件的一部分的俯视剖面图，且沿着图4a中线a-a截取；
11.图5a是根据另一实施例的半导体元件的俯视图，且图5b是由图5a中箭头b指示的半导体元件的一部分的俯视剖面图，且沿着图5a中线b-b截取；
12.图6a是根据又另一实施例的半导体元件的俯视图，且图6b是由图6a中箭头c指示的半导体元件的一部分的俯视剖面图，且沿着图6a中线c-c截取；
13.图7至图14是根据各种实施例的包括多个半导体元件列的半导体晶片的部分的俯视剖面图；
14.图15a至图15c是根据一实施例的用于形成半导体晶片的方法的示意流程图；
15.图16、图17、图18、图19、图20、图21、图22、图23、图24a、图24b、图25a、图25b、图26a、图26b、图27a、图27b、图28a、图28b、图29a、图29b、图30a、图30b、图31a、图31b、图32a、图32b、图33a、及图33b根据一些实施例示出了在各种制造阶段期间通过图15a至图15c的方法制作的实例半导体晶片(或实例半导体晶片的一部分)的各种视图。
16.【符号说明】
17.100:半导体晶片
18.107:基板
19.108:堆叠
20.109:堆叠
21.110:半导体元件
22.110a:第一记忆体单元
23.110b:第二记忆体单元
24.111:内部间隔物
25.112:绝缘层
26.113:元件间隔物
27.114:记忆体层
28.115:通道层结构
29.116:通道层
30.117:空穴
31.118:内部间隔物
32.119:栅极延伸层
33.120:源极
34.120a1:120的轴向向外边缘
35.121:栅极层结构
36.122a:第一漏极
37.122a1:122a的轴向向内边缘
38.122a2:122a的轴向向外边缘
39.122a4:122a的离轴向外边缘
40.122b:第二漏极
41.122b2:122b的轴向向外边缘
42.122b4:122b的离轴向外边缘
43.123a:第一栅极延伸结构
44.123a1:123a的第一轴向端
45.123a2:123a的第二轴向端
46.123a3:123a的第一离轴边缘
47.123a4:123a的第二离轴边缘
48.123b:第二栅极延伸结构
49.124:栅极层
50.125:附着层
51.128:第一沟槽
52.132:第二沟槽
53.140:绝缘材料
54.142:隔离层
55.144:第一空腔
56.146:第一牺牲材料
57.148:第二空腔
58.152:第二牺牲材料
59.154:第三空腔
60.156:第四空腔
61.210:半导体元件
62.212:210的顶部绝缘层
63.214:记忆体层
64.216:通道层
65.218:内部间隔物
66.220:源极
67.220a1:220的轴向向外边缘
68.222a:第一漏极
69.222a1:222a的轴向向内边缘
70.222a4:222a的离轴向外边缘
71.222b:第二漏极
72.223a:第一栅极延伸结构
73.223a1:223a的第一轴向端
74.223a2:223a的第二轴向端
75.223b:第二栅极延伸结构
76.220:源极
77.224:栅极层
78.225:附着层
79.310:半导体元件
80.312:310的顶部绝缘层
81.410:半导体元件
82.412:410的顶部绝缘层
83.414:记忆体层
84.416:通道层
85.418:内部间隔物
86.420:源极
87.422a:第一漏极
88.422a1:422a的轴向向内边缘
89.422b:漏极
90.423a:第一栅极延伸结构423a
91.423a1:423a的第一轴向端
92.423a2:423a的第二轴向端
93.423b:第二栅极延伸结构
94.424:栅极层
95.425:附着层
96.500:半导体晶片
97.502a:第一列
98.502b:第二列
99.600:半导体晶片
100.602a:第一列
101.602b:第二列
102.700:半导体晶片
103.702a:第一列
104.702b:第二列
105.710a:第一组半导体元件
106.710b:第二组半导体元件
107.714a:第一记忆体层
108.714b:第二记忆体层
109.716a:第一通道层
110.716b:第二通道层
111.718a:第一内部间隔物
112.718b:内部间隔物
113.720:源极
114.722a/b:一对漏极
115.723a:第一栅极延伸结构
116.723b:第二栅极延伸结构
117.724a:第一栅极层
118.724b:第二栅极层
119.800:半导体晶片
120.802a:第一列
121.802b:第二列
122.900:半导体晶片
123.902a:第一列
124.902b:第二列
125.910a:第一组半导体元件
126.910b:第二组半导体元件
127.912:绝缘层
128.914a:第一记忆体层
129.914b:第二记忆体层
130.916a:第一通道层
131.916b:第二通道层
132.918b:内部间隔物
133.920:源极
134.922a/b:一对漏极
135.923a:第一栅极延伸结构
136.923b:第二栅极延伸结构
137.924a:第一栅极层
138.924b:第二栅极层
139.1000:半导体晶片
140.1002a:第一列
141.1002b:第二列
142.1100:半导体晶片
143.1102a:第一列
144.1102b:第二列
145.1110:半导体元件
146.1114:记忆体层
147.1116:通道层
148.1118:内部间隔物
149.1120:半导体晶片
150.1120a1:1120的轴向向外边缘
151.1122a:第一漏极
152.1122b:第二漏极
153.1122b1:1122的轴向向内边缘
154.1122b2:1122b的轴向向外边缘
155.1123a:第一栅极延伸结构
156.1123b:第二栅极延伸结构
157.1123b1:1123b的第一轴向端
158.1123b2:1123b的第二轴向端
159.1123c:第三栅极延伸结构
160.1200:半导体晶片
161.1202a:第一列
162.1202b:第二列
163.1300:方法
164.1302～1348:操作
165.1400:半导体晶片
166.a～k:箭头
167.a-a:线
168.b-b:线
169.c-c:线
170.dct:漏极长度
171.lg:栅极长度
172.lge:栅极延伸结构的长度
173.sct:源极长度
174.x-x:线
具体实施方式
175.以下揭示内容提供用于实施所提供标的物的不同特征的许多不同实施例、或实例。下文描述组件及配置的特定实例以简化本揭露。当然，这些仅为实例且非意欲为限制性的。举例而言，在以下描述中第一特征于第二特征上方或上的形成可包括第一特征与第二特征直接接触地形成的实施例，且亦可包括额外特征可形成于第一特征与第二特征之间使得第一特征与第二特征可不直接接触的实施例。此外，本揭露在各种实例中可重复参考数字及/或字母。此重复是出于简单及清楚的目的，且本身且不指明所论述的各种实施例及/或组态之间的关系。
176.此外，为了便于描述，在本文中可使用空间相对术语，诸如“在
……
下面”、“在
……
之下”、“下部”、“在
……
之上”、“上部”、“顶部”、“底部”及类似者，来描述诸图中图示的一个元件或特征与另一(多个)元件或特征的关系。空间相对术语意欲涵盖除了诸图中所描绘的定向以外的元件在使用或操作时的不同定向。元件可另外定向(旋转90度或处于其他定向)，且本文中所使用的空间相对描述符可类似地加以相应解释。
177.一般而言，3d记忆体包括形成于绝缘层与栅极层堆叠中的记忆体元件阵列，且可包括双栅极或多个栅极层。这种双栅极结构可提供更高的蚀刻深宽比。在制造期间，形成包
括半导体元件阵列(例如，记忆体元件)的晶片。一些记忆体元件可包括源极及设置于源极的任一侧上且与源极间隔开的一对漏极。由绝缘材料形成的间隔物可设置于源极与各个漏极之间。通常，通道层延伸跨越源极及漏极的离轴(radial)外表面，且记忆体层耦合至通道层的离轴外表面，记忆体层耦合至相应栅极层/多个栅极层。在一些实例中，当通过极化栅极层/多个栅极层来启动此类记忆体元件时，由于漏极与源极之间大的间隔物及距离，导致较少的电场自通道层流动至漏极以诱导极化切换，这样可能会抑制记忆体自程式(program，pgm)模式切换至擦除(erase，ers)模式。这可能导致记忆体窗口小(即，可储存于记忆体元件上的记忆体内电压范围)，且导致记忆体读取故障。
178.本揭露的实施例在形成半导体晶片的上下文中讨论，且特别地在形成于绝缘层与栅极层的堆叠中的三维记忆体元件的上下文中讨论。三维记忆体元件包括耦合至漏极及相应通道层中的各者、且可至少部分地朝向源极轴向延伸的栅极延伸结构。栅极延伸结构通过允许更高的电场跨越通道层来改善元件性能，且促进通道层中的极化切换，进一步解决读取故障问题。
179.图1是根据一实施例的包括半导体元件110(例如，记忆体元件)阵列的半导体晶片100的顶部立体图。半导体晶片100包括基板107(例如，硅、或绝缘体上硅(silicon on insulator，soi)基板、锗、氧化硅、碳化硅、硅锗、氮化硅、或任何其他适合的基板)，多个半导体元件110设置于基板107上。半导体元件110阵列排列成多个列，各个列在第一方向(例如，x方向)上延伸。各个半导体元件110通过元件间隔物113与一列内相邻半导体元件110分离且电隔离，元件间隔物113可由电绝缘材料形成(例如，二氧化硅(sio2)、氮化硅(sin)、氧化硅(sio)、碳氮化硅(sicn)、氧碳氮化硅(siocn)、氧氮化硅(sion)、hfo2、tao
x
、tio
x
、alo
x
等)。
180.现在亦参考图2至图3，各个半导体元件110包括源极120及一对漏极，亦即，—第一漏极122a及第二漏极122b，沿第一方向(例如，x方向)设置于源极120的任一侧上且与源极120间隔开。可在源极120与漏极122a/b中的各者之间设置内部间隔物118。在一些实施例中，源极120及漏极122a/b可包括导电材料，举例而言，诸如al、ti、tin、tan、co、ag、au、cu、ni、cr、hf、ru、w、pt、wn、ru的金属、任何其他适合材料或其组合物或合金。在一些实施例中，源极120及/或漏极122a/b可包括半导体材料，举例而言，诸如si、sige的n-型掺杂或p-型掺杂半导体、或任何其他半导体材料(例如，igzo、ito、iwo、多晶硅、非晶硅等)，且可使用沉积制程、磊晶生长制程、或任何其他适合的制程形成。源极120及漏极122a/b在垂直方向(例如，z方向)上自半导体晶片100的顶表面延伸至基板107。
181.内部间隔物118在源极120与漏极122a/b中的各者之间延伸。内部间隔物118可由电绝缘材料形成，举例而言，氮化硅(sin)、氧化硅(sio)、sio2、碳氮化硅(sicn)、氧碳氮化硅(siocn)、氧氮化硅(sion)、hfo2、tao
x
、tio
x
、alo
x
等。内部间隔物118在垂直方向(例如，z方向)上自半导体晶片100的顶表面延伸至基板107。
182.在垂直于第一方向(例如，x方向)的第二方向(例如，y方向)上，在源极120及一对漏极122a/b的至少一离轴外表面上设置通道层116。通道层116在垂直方向(例如，z方向)上自半导体晶片100的顶表面延伸至基板107。通道层116在第一方向(例如，x方向)上自第一漏极122a的轴向向外边缘延伸至第二漏极122b的相对轴向向外边缘。在一些实施例中，通道层116可由半导体材料形成，举例而言，si(例如，多晶硅或非晶硅)、ge、sige、碳化硅
(sic)、igzo、ito、zno、iwo等，且可是n型或p型掺杂半导体。在图1至图3中所示的特定实施例中，各个半导体元件110包括一对通道层116。如图2中所示，一对通道层116中的一者在第二方向(例如，y方向)上设置于源极120及漏极122a/b的第一离轴外表面上，且该对通道层116中的另一者设置于与第一离轴外表面相对的源极120及漏极122a/b的第二离轴外表面上。在其他实施例中，各个半导体元件110可包括设置于源极120及漏极122a/b的第一离轴外表面或第二离轴外表面上的单个通道层116。
183.记忆体层114在第二方向(例如，y方向)上设置于通道层的离轴外表面上且在第一方向(例如，x方向)上延伸。记忆体层沿垂直方向(例如，z方向)自半导体晶片100的顶表面延伸至基板107。在一些实施例中，记忆体层114可包括铁电材料，举例而言，锆钛酸铅(pzt)、pbzr/tio3、batio3、pbtio2、hfo2、hr1-xz
rx
o2、zro2、tio2、nio、tao
x
、cu2o、nb2o5、alo
x
等。记忆体层114在第一方向上沿着半导体晶片100的轴向范围在第一方向(例如，x方向)上延伸，使得位于半导体元件110阵列的一列中的各个半导体元件110包括记忆体层114的一部分，且记忆体层114连接至包括于相应行中的半导体元件110中的各者。如关于通道层116所述，虽然图1至图2显示了两个记忆体层114，其中各个记忆体层的一部分包括于一列中包括的半导体元件110中的各者中，但在其他实施例中，各个半导体元件110可包括单个记忆体层。
184.半导体元件110可包括至少一个栅极层，该栅极层在第二方向(例如，y方向)上设置于记忆体层114的离轴外表面上，且沿着第一方向(例如，x方向)延伸。举例而言，如图1中所示，半导体晶片100亦包括设置于记忆体层114的外表面上的堆叠108，举例而言，设置于包括于半导体元件110的各个列中记忆体层114中的各者的外表面上，使得堆叠108插入半导体元件110的相邻列之间。如图1中所示，堆叠108包括多个绝缘层112及多个栅极层124，这些绝缘层112与栅极层124在垂直方向或z方向上交替堆叠于彼此的顶部上。在一些实施例中，堆叠108的最顶层及最底层可包括多个绝缘层112中的一绝缘层112。最顶绝缘层112可设置于基板107上。绝缘层112可包括氮化硅(sin)、氧化硅(sio)、sio2、碳氮化硅(sicn)，氧碳氮化硅(siocn)、氧氮化硅(sion)、hfo2、tao
x
、tio
x
、alo
x
等。此外，栅极层124可由诸如金属的导电材料形成，举例而言，铝(al)、钛(ti)、钨(w)、铜(cu)、钴(co)、tin、氮化钽(tan)、银(ag)、金(au)、镍(ni)、铬(cr)、铪(hf)、钌(ru)、铂(pt)、氮化钨(wn)等，或高k介电材料，举例而言，氧化铪(hfo)、氧化钽(tao
x
)、tio
x
等。
185.两个平行栅极层124可在垂直于第一方向的第二方向上彼此相邻地定位且在同一平面(例如，y方向)中，并可插入两个垂直分离的绝缘层112之间。两个平行栅极层124中的各个栅极层124可与单独的半导体元件110相关联，举例而言，各个栅极层124与位于彼此平行的半导体元件110的列中的一半导体元件110相关联。在一些实施例中，附着层(例如，图1中所示的附着层125)可插入栅极层124与相邻绝缘层112之间，且促进栅极层124与绝缘层112的粘附，且亦可用作插入相同垂直分离绝缘层112之间的两个平行栅极层124之间的间隔物。在一些实施例中，附着层(例如，附着层125)可包括例如钛(ti)、铬(cr)、tin、tan、wn、或任何其他适合的附着材料。
186.虽然未显示，但驱动线可耦合至半导体元件110的源极120及漏极122a/b，且可提供电荷至源极120及漏极122a/b。在一些实施例中，单个驱动线可耦合至多个半导体元件110的一组源极120或一组漏极122a/b，这些半导体元件110在第二方向(例如，y方向)上彼
此平行地定位。
187.如前所述，由绝缘材料形成的内部间隔物118可设置于源极120与漏极122a/b中的各者之间。当半导体元件110(例如，记忆体元件)通过极化栅极层124而启动时，源极120与漏极122a/b之间的内部间隔物118、及漏极122a/b与源极120之间的距离导致较少的电场流动跨越通道层116至漏极122a/b以诱导极化切换，这样可能抑制记忆体自程式(program，pgm)模式切换至擦除(ers)模式。这可能导致记忆体窗口小，且导致记忆体读取故障。
188.包括于半导体晶片100中的各个半导体元件110包括栅极延伸结构123a/b，栅极延伸结构123a/b在第一方向(例如，x方向)上自漏极122a/b中的各者至少部分地朝向源极120延伸，栅极延伸结构123a/b近接于通道层116定位且与通道层116中的各者及相应漏极122a/b接触。举例而言，栅极延伸结构123a/b可在第二方向(例如，y方向)上近接于该对漏极122a/b中的各者的至少一个离轴向外边缘设置，且与相应漏极122a/b及近接于该离轴向外边缘设置的通道层116接触。栅极延伸结构123a/b可由介电材料形成，举例而言，sin、hfo2、tao
x
、tio
x
、alo
x
等。该介电材料可不同于形成内部间隔物118的材料，且可对形成内部间隔物118的材料具有高蚀刻选择性。
189.举例而言，参考图2至图3，各个半导体元件110包括一共用源极120及分别设置于其任一侧上且通过内部间隔物118与其间隔开的两个漏极122a/b。各个半导体元件110可被视为包含两个记忆体单元，第一记忆体单元110a自源极120(例如，约源极120的中点)延伸至第一漏极122a的轴向向外边缘122a2，且第二记忆体单元110b自源极120(例如，约源极120的中点)延伸至第二漏极122b的轴向向外边缘122b2。在一些实施例中，第二记忆体单元110b可是第一记忆体单元110b的镜像，如图3中所示。在其他实施例中，第二记忆体单元110a可在结构上不同于第一记忆体单元110a(例如，具有相对于第一漏极122a及/或第一栅极延伸结构123a的不同大小的第二漏极122b或第二栅极延伸结构123b)。
190.如图2中所示，一对第一栅极延伸结构123a与第一漏极122a相关联，且一对第二栅极延伸结构123b与第二漏极122b相关联。第一栅极延伸结构123a及第二栅极延伸结构123b可在结构及功能上彼此实质上相同。该对第一栅极延伸结构123a近接于第一漏极122a的相对离轴向外边缘122a4设置，且与第一漏极122a及通道层116的相应部分接触。类似地，该对第二栅极延伸结构123b近接于第二漏极122b的相对离轴向外边缘122b4设置，且与第二漏极122b及通道层116的相应部分接触。第一栅极延伸结构123a中的各者实质上类似于第二栅极延伸结构123b中的各者。因此，虽然仅描述了第一栅极延伸结构123a的结构及功能，但应理解，第二栅极结构123b具有与第一栅极延伸结构123a相同的结构及功能。然而，在其他实施例中，第一栅极延伸结构的结构可不同于第二栅极延伸结构。
191.再次参考图3，第一栅极延伸结构123a的第一轴向端123a1在第一方向(例如，x方向)上设置于近接于源极120的第一漏极122a的轴向向内边缘122a1的轴向外侧。与第一轴向端123a1相对的第一栅极延伸结构123a的第二轴向端123a2在第一方向上与近接于第一漏极122a的源极120的轴向向外边缘120a1接触。第一栅极延伸结构123a的第一离轴边缘123a3在第二方向(例如，y方向)上位于第一漏极122a的离轴向外边缘122a4的离轴内侧，且与第一离轴边缘123a3相对的第一栅极延伸结构123a的第二离轴边缘123a4在第二方向上与第一漏极122a的离轴向外边缘122a4轴向对齐。换言之，第一栅极延伸结构123a的第一轴向端123a1在第一方向上由第一漏极122a限定，第一离轴边缘123a3的第一部分及第二部分
在第二方向上分别由第一漏极122a及内部间隔物118限定，第二轴向端123a2由源极120限定，且第一栅极延伸结构123a的第二离轴边缘123a4由相应通道层116限定。应注意，第一栅极延伸结构123a在第一方向上仅部分延伸第一漏极122a的轴向范围，使得第一轴向端123a1位于第一漏极122a的轴向向外边缘122a2的轴向内侧。
192.在不包括栅极结构的半导体元件中，栅极长度lg由源极120与各个漏极122a/b的相应边缘之间的距离界定，即，内部间隔物118的宽度。通过通道层116至漏极以引起记忆体层114的极化切换的电场量可取决于栅极长度lg。因为由绝缘材料形成的内部间隔物118设置于源极120与相应漏极122a/b之间，所以在漏极122a/b位于近接于内部间隔物118的位置近旁存在小窗口，其中电场流动跨越通道层116至漏极122a/b。内部间隔物118抑制电场，由于跨越通道层116的电场较小，这可能导致自ers至pgm的记忆体状态被抑制。一种选择是减小栅极长度lg。然而，将漏极122a/b设置成太靠近源极120可能导致电荷自源极120击穿(punch through)至漏极122a/b，或制程限制可能限制漏极122a/b相对于源极120的可设置距离。
193.相反，半导体元件110的第一栅极延伸结构123a(及类似的第二栅极延伸结构123b)改善了跨越通道层116的电场，这有助于通道层116中的极化切换，减少了记忆体读取故障。第一栅极延伸结构123a通过使第一栅极延伸结构123a的长度的一部分自第一漏极122a的轴向向内边缘122a1轴向向外延伸来延伸栅极长度，即，延伸栅极长度lg以超出内部间隔物118的范围。
194.在一些实施例中，栅极长度lg可在5nm至500nm的范围内，或任何其他适合的范围内。在一些实施例中，源极120在第一方向上的长度sct(其可界定源极120与相邻于其设置的通道层116的接触长度)可在5nm至500nm(包含)的范围内、或任何其他适合的范围内。在一些实施例中，对应于源极120与通道层116的接触长度的源极120的源极长度sct可在5nm至500nm(包含)的范围内、或任何其他适合的范围内。在一些实施例中，对应于漏极122a/b与通道层116的接触长度的漏极122a/b的漏极长度dct可在5nm至500nm(包含)的范围内、或任何其他适合的范围内。
195.在一些实施例中，dct》sct。在其他实施例中，dct＝sct。在又一些其他实施例中，dct《sct。dct与sct的比例可取决于源极120及漏极122a/b与通道层116材料的接触电阻、及制造制程限制。在一些实施例中，栅极长度lg》(dct或sct)。在其他实施例中，栅极长度lg＝(dct或sct)。在又一些其他实施例中，lg《(dct或sct)。在一些实施例中，栅极延伸结构123a/b的厚度与通道层116的厚度之比可在约5％至约90％(包含)的范围内、或任何其他适合的范围内。
196.如图1至图3中所示，栅极延伸结构123a/b的长度等于栅极长度lg，使得栅极延伸结构123a/b自漏极122a/b延伸至源极120的相应轴向向外边缘。在其他实施例中，栅极延伸结构可具有小于栅极长度lg的长度。举例而言，图4b是根据一实施例的由图4a中箭头a指示的、沿着图4a中所示的线a-a截取的半导体元件210的一部分的俯视剖面图。截取该剖面，使得半导体元件210的顶部绝缘层212经移除。半导体元件210包括源极220及在第一方向(例如，x方向)上与源极220间隔开的漏极222a/b，其中内部间隔物218设置于它们之间。半导体元件210亦包括通道层216、记忆体层214、至少一个栅极层224，及在一些实施例中，耦合至至少一个栅极层224的附着层225。
197.半导体元件210亦包括栅极延伸结构223a/b，栅极延伸结构223a/b在垂直于第一方向的第二方向(例如，y方向)上近接于该对漏极222a/b中的一者的离轴向外边缘222a4设置，且与相应漏极222a/b及近接于离轴向外边缘222a4设置的通道层216接触。半导体元件210实质上类似于半导体元件110。然而，不同于半导体元件110，第一栅极延伸结构223a的第一轴向端223a1在第一方向上设置于近接于源极220的相应第一漏极222a的轴向向内边缘222a1的轴向内侧，且与第一轴向端223a1相对的第一栅极延伸结构223a的第二轴向端223a2与第一漏极222a的轴向向内边缘222a1轴向对齐。第二栅极延伸结构223b具有与第一栅极延伸结构223a相同的结构。在这样的实施例中，栅极延伸结构223a/b的长度l
ge
小于栅极长度lg。虽然第一栅极延伸结构223a的第二轴向端223a2显示为与第一漏极的轴向向内边缘222a1轴向对齐，但在一些实施例中，第一栅极延伸结构223a可朝向源极220的轴向向外边缘220a1部分延伸，使得第二轴向端223a2位于第一漏极222a的轴向向内边缘222a1的轴向内侧。
198.在一些实施例中，栅极延伸结构可实质上设置于通道层内。举例而言，根据一实施例，图5b是由图5a中箭头b指示的、沿着图5a中所示的线b-b截取的半导体元件310的俯视剖面图。截取该剖面，使得半导体元件310的顶部绝缘层312经移除。半导体元件310包括源极320及在第一方向(例如，x方向)上与源极320间隔开的漏极322a/b，其中内部间隔物318设置于源极320与漏极322a/b之间。半导体元件310亦包括通道层316、记忆体层314、至少一个栅极层324，及在一些实施例中耦合至至少一个栅极层324的附着层325。
199.半导体元件310亦包括栅极延伸结构323a/b，其在垂直于第一方向的第二方向(例如，y方向)上近接于该对漏极322a/b中的各者的离轴向外边缘322a4设置，且与相应漏极322a/b及近接于离轴向外边缘322a4设置的通道层316接触。半导体元件310类似于半导体元件110。然而，不同于元件110，第一栅极延伸结构323a的第一离轴边缘323a3在第二方向(例如，y方向)上与第一漏极322a的离轴向外边缘3224轴向对齐，且与第一离轴边缘323a3相对的第一栅极延伸结构323a的第二离轴边缘323a4在第二方向上位于相应第一漏极322a的离轴向外边缘322a4的离轴外侧。此外，第一栅极延伸结构323a的第一离轴边缘323a3在第二方向上与通道层316的相应离轴向内边缘316a1轴向对齐，且第一栅极延伸结构323a的第二离轴边缘323a4在第二方向上设置于通道层316的相应离轴向内边缘316a4的离轴外侧，使得第一栅极延伸结构323a在三个侧面上由通道层316限定(即，第一轴向端323a1及第二轴向端323a2、及第二离轴边缘323a4)，而在一个侧面(即，第一离轴边缘323a3)上部分由第一漏极322a且部分由内部间隔物318限定。此外，栅极延伸结构323a/b的长度l
ge
等于栅极长度lg。
200.图6b是根据另一实施例的由图6a中箭头c指示的、沿着图6a中所示的线c-c截取的半导体元件410的俯视剖面图。截取该剖面，使得半导体元件410的顶部绝缘层412经移除。半导体元件410包括源极420及在第一方向(例如，x方向)上与源极420间隔开的漏极422a/b，其中内部间隔物418设置于源极420与漏极422a/b之间。半导体元件410亦包括通道层416、记忆体层414、至少一个栅极层424，及在一些实施例中，耦合至该至少一个栅极层424的附着层425。半导体元件410实质上类似于半导体元件310，唯一的区别在于，第一栅极延伸结构423a及第二栅极延伸结构423b中的各者具有小于栅极长度lg的长度l
ge
。具体而言，第一栅极延伸结构423a的第一轴向端423a1向第一漏极422a的轴向向内边缘422a1的轴向
内侧延伸，且相对的第二轴向端423a2与第一漏极422a的轴向向内边缘422a1轴向对齐。
201.各个半导体晶片可包括任意数目的半导体元件，这些元件可以任何适合组态配置成列及行。举例而言，图7是根据一实施例的半导体晶片500的一部分的俯视剖面图。半导体晶片500包括彼此平行的半导体元件110的第一列502a及第二列502列。设置于半导体晶片100的第一列502a中的半导体元件110中的各者与设置于第二列502b中的另一半导体元件110平行且在第一方向(例如，x方向)上轴向对齐，该第二列502b在第二方向(例如，y方向)上平行于第一列502a。这使得包括于第一列502a中的半导体元件110中的各者的第一栅极延伸结构123a及第二栅极延伸结构123b与包括于第二列502b中的相应半导体元件110的相应第一栅极延伸结构123a及第二栅极延伸结构123b轴向对齐。
202.图8是根据另一实施例的半导体晶片600的一部分的俯视剖面图。半导体晶片600包括彼此平行的半导体元件110的第一列602a及第二列602b。设置于半导体晶片100的第一列602a中的半导体元件110中的各者与设置于在第二方向(例如，y方向)上平行于第一列602a的第二列602b中的另一半导体元件110平行且在第一方向(例如，x方向)上轴向偏移(例如，通过至少约为半导体元件110在第二方向上轴向长度的一半、或任何其他适合的偏移距离)。这使得包括于第一列502a中的半导体元件110中的各者的第一栅极延伸结构123a及第二栅极延伸结构123b与包括于第二列502b中的相应半导体元件110的相应第一栅极延伸结构123a及第二栅极延伸结构123b轴向偏移(例如，通过至少约为半导体元件110在第二方向上轴向长度的一半、或任何其他适合的偏移距离)。当通讯导线或引线耦合或绕线(routed)至半导体元件710a/b的源极120及漏极122a/b时，偏移可通过产生更多空间来降低制造复杂性。
203.在一些实施例中，半导体元件可包括单个通道层、及单个栅极延伸层。举例而言，图9是根据另一实施例的半导体晶片700的俯视剖面图。半导体晶片700包括第一列702a及第二列702b，各个列702a及702b包括第一组半导体元件710a及第二组半导体元件710b。第一组半导体元件710a中的各者设置于第一列702a内第一子列中，且第二组半导体元件710b设置于第一列702a内第二子列中。类似地，第二列702b亦包括第一组半导体元件710a的第一子列及第二组半导体元件710b的第二子列。第一组半导体元件710a中的各者分别包括源极720、通过第一内部间隔物718a与源极720间隔开的一对漏极722a/b、及与漏极722a/b相关联的栅极延伸结构723a/b。第一组半导体元件710a中的各者亦包括设置于源极720及漏极722a/b、以及栅极延伸结构723a/b在第二方向(例如，y方向)上的第一离轴外表面上的单个第一通道层716a。单个第一记忆体层714a设置于第一通道层716a的离轴外表面上，第一记忆体层714a在包括于第一子列中的所有第一组半导体元件710a之间连续。至少一个第一栅极层724设置于记忆体层714的离轴外表面上。绝缘层712设置于源极720及漏极722a/b的离轴内表面上，使得第一列702a内的第二组半导体元件710b与第一组半导体元件710a通过绝缘层712分离开。
204.第二组半导体元件710b是第一组半导体元件710a的镜像，且亦包括源极720、通过内部间隔物718b与源极720间隔开的一对漏极722a/b、分别与漏极722a/b相关联的栅极延伸结构723a/b、单个第二通道层716b、单个第二记忆体层714b、及至少一个第二栅极层724b。如关于第一组半导体元件710a所述，绝缘层712设置于源极720及漏极722a/b的离轴内表面上。
205.设置于半导体晶片700的第一列702a中的第一组半导体元件710a及第二组半导体元件710b中的各者与设置于在第二方向(例如，y方向)上平行于第一列702a的第二列702b中的第一组半导体元件710a及第二组半导体元件710b平行且在第一方向上轴向对齐。这使得包括于第一列702a中的半导体元件710a/b中的各者的第一栅极延伸结构723a及第二栅极延伸结构723b与包括于第一列702a以及第二列702b中的相应半导体元件710a/b的相应第一栅极延伸结构723a及第二栅极延伸结构723b轴向对齐。
206.图10是根据另一实施例的半导体晶片800的俯视剖面图。半导体晶片800实质上类似于半导体晶片700，且包括第一列802a(包括第一组半导体元件710a及第二组半导体元件710b)、及在第二方向上平行于第一列802a设置的第二列802b(亦包括第一组半导体元件710a及第二组半导体元件710b)。然而，设置于半导体晶片800的第一列802a中的第一组半导体元件710a及第二组半导体元件710b中的各者与设置于第二列802b中的第一组半导体元件710a及第二组半导体元件710b平行且在第一方向上轴向偏移。这使得位于第一802a或第二列802b内的第一组半导体元件710a中的各者的第一栅极延伸结构723a及第二栅极延伸结构723b与位于相同的第一列802a或第二列802b内的第二组半导体元件710b中的相应一者轴向对齐，但位于第一列的第一组半导体元件710a中的各者的第一栅极延伸结构723a及第二栅极延伸结构723b与包括于第二列802b中的相应半导体元件710a/b的相应第一栅极延伸结构723a及第二栅极延伸结构723b轴向偏移(例如，通过至少约为半导体元件710a/b在第二方向上轴向长度的一半、或任何其他适合的偏移距离)。当通讯导线或引线耦合或绕线至半导体元件710a/b的源极720及漏极722a/b时，偏移可通过产生更多空间来降低制造复杂性。
207.图11是根据另一实施例的半导体晶片900的顶部剖面图。半导体晶片900包括在第一方向(例如，x方向)上延伸的第一列902a及第二列902b，各个列902a及902b包括在垂直于第一方向的第二方向(例如，y方向)上彼此平行设置的第一组半导体元件910a及第二组半导体元件910b。第一组半导体元件910a中的各者设置于第一列902a内第一子列中，且第二组半导体元件910b设置于第一列902a内第二子列中。类似地，第二列902b亦包括第一组半导体元件910a的第一子列及第二组半导体元件910b的第二子列。第一组半导体元件910a中的各者分别包括源极920、通过第一内部间隔物918a与源极920间隔开的一对漏极922a/b、及与漏极922a/b相关联的栅极延伸结构923a/b。第一组半导体元件910a中的各者亦包括设置于源极920及漏极922a/b、以及栅极延伸结构723a/b在第二方向(例如，y方向)上的第一离轴外表面的单个第一通道层916a。第一记忆体层914a设置于第一通道层916a的离轴外表面上，第一记忆体层914a在包括于第一子列中的所有第一半导体元件910a之间连续。至少一个第一栅极层924设置于记忆体层914的离轴外表面上。第二组半导体元件910b是第一组半导体元件910a的镜像，且亦包括源极920、通过内部间隔物918b与源极920间隔开的一对漏极922a/b、分别与漏极922a/b相关联的栅极延伸结构923a/b、单个第二通道层916b、单个第二记忆体层914b、及至少一个第二栅极层924b。第二组半导体元件910b的漏极922a/b与包括于第一组中的相应第一半导体元件910a的漏极间隔开一部分。绝缘层912设置于漏极922a/b的离轴内表面上，使得第一列902a内的第二组半导体元件910b的漏极通过绝缘层912与第一组半导体元件710a的漏极分离开。然而，不同于半导体晶片700，源极920在第二方向上自第一通道层916a延伸至第二通道层916b，使得源极920分别包括于第一组及第二
组中包括的相应第一半导体元件910a及第二半导体元件910b中的各者中(即，各个源极920在第一组半导体元件910a中的一者与第二组半导体元件910b中的相应一者之间共享。
208.设置于半导体晶片900的第一列902a中的第一组半导体元件910a及第二组半导体元件910b中的各者与设置于在第二方向(例如，y方向)上平行于第一列902a的第二列902b中的第一组半导体元件910a及第二组半导体元件910b平行且在第一方向(例如，x方向)上轴向对齐。这使得包括于第一列902a中的半导体元件910a/b中的各者的第一栅极延伸结构923a及第二栅极延伸结构923b与包括于第一列902a及第二列902b中的相应半导体元件910a/b的相应第一栅极延伸结构923a及第二栅极延伸结构923b轴向对齐。
209.图12是根据另一实施例的半导体晶片1000的顶部剖面图。半导体晶片1000实质上类似于半导体晶片900且包括第一列1002a，第一列1002a包括第一组半导体元件910a及第二组半导体元件910b；及在第二方向上平行于第一列1002a设置的第二列1002b，且第二列1002b亦包括第一组半导体元件910a及第二组半导体元件910b。然而，设置于半导体晶片1000的第一列1002a中的第一组半导体元件910a及第二组半导体元件910b中的各者与设置于在第二方向上平行于第一列1002a第二列1002b中的第一组半导体元件910a及第二组半导体元件910b平行且在第一方向上轴向偏移。这使得位于第一列1002a或第二列1002b内的第一组半导体元件902a中的各者的第一栅极延伸结构902a及第二栅极延伸结构902b与位于相同的第一列1002a或第二列1002b内的第二组半导体元件902b中的对应一者轴向对齐，但位于第一列1002a中的第一组半导体元件910a半导体元件902a/b中的各者的第一栅极延伸结构923a及第二栅极延伸结构923b与包括于第二列1002b中的相应半导体元件910a/b的相应第一栅极延伸结构923a及第二栅极延伸结构923b轴向偏移(例如，通过至少约为半导体元件902a/b在第二方向上轴向长度的一半、或任何其他适合的偏移距离)。当通讯导线或引线耦合或绕线至半导体元件910a/b的源极及漏极时，偏移可通过产生更多空间来降低制造复杂性。
210.图13是根据另一实施例的半导体晶片1100的顶部剖面图。半导体晶片1100包括彼此平行的半导体元件1110的第一列1102a及第二列1102b。半导体元件1110包括源极1120及在第一方向(例如，x方向)上与源极1120间隔开的漏极1122a/b，内部间隔物1118设置于其间。半导体元件1110亦包括通道层1116、记忆体层1114、及至少一个栅极层1124。第一漏极1122a包括第一栅极延伸结构1123a，其实质上类似于关于半导体元件110描述的第一栅极延伸结构123a。
211.不同于半导体元件110，半导体元件1110包括与与第一漏极1122a相对的第二漏极1122b接触的第二栅极延伸结构1123b。第二栅极延伸结构1123b的第一轴向端1123b1与第二漏极1122的轴向向内边缘1122b1接触，且与第一轴向端1123b1相对的第二栅极延伸结构1123b的第二轴向端1123b2设置于在第一方向(例如，x方向)上近接于第二漏极1122b的源极1120的轴向向外边缘1120a1的离轴外侧。因此，第二漏极1122b轴向向内延伸至源极1120中，可用于促进电荷自源极跨越通道层116转移。在一些实施例中，半导体元件1110亦可包括耦合至第二漏极1122b的第三栅极延伸结构1123c。第三栅极延伸结构1123c自第二漏极1122b的轴向向外边缘1122b2朝向第二漏极1122b的轴向向内边缘1122b1延伸一部分。
212.设置于半导体晶片1100的第一列1102a中的半导体元件1110中的各者与设置于在第二方向(例如，y方向)上平行于第一列1102a的第二列1102b中的另一半导体元件1110平
行且在第一方向(例如，x方向)上轴向对齐。这使得包括于第一列1102a中的半导体元件1110中的各者的第一栅极延伸结构1123a、第二栅极延伸结构1123b、及第三栅极延伸结构1123c与包括于第二列1102b中的相应半导体元件1110a/b的相应第一栅极延伸结构1123a、第二栅极延伸结构1123b、及第三栅极延伸结构1123c轴向对齐。
213.图14是根据另一实施例的半导体晶片1200的一部分的俯视剖面图。半导体晶片1200包括彼此平行的半导体元件1110的第一列1202a及第二列1202b。设置于半导体晶片1100的第一列1102a中的半导体元件1110中的各者与设置于在第二方向(例如，y方向)上平行于第一列1102a的第二列1102b中的另一半导体元件1110平行且在第一方向(例如，x方向)上轴向偏移。这使得包括于第一列1102a中的半导体元件1110中的各者的第一栅极延伸结构1123a、第二栅极延伸结构1123b、及第三栅极延伸结构1123c与包括于第二列1102b中的相应半导体元件1110的相应第一栅极延伸结构1123a、第二栅极延伸结构1123b、及第三栅极延伸结构1123c轴向偏移(例如，通过至少约为半导体元件1110在第二方向上轴向长度的一半、或任何其他适合的偏移距离)。当通讯导线或引线耦合或绕线至半导体元件1110a/b的源极1120及漏极1122a/b时，偏移可通过产生更多空间来降低制造复杂性。
214.图15a至图15c示出了根据一实施例的用于形成半导体晶片1400(举例而言，包括多个3d记忆体元件(例如，关于图1至图14描述半导体元件的任意者)的晶片)的方法1300的流程图。举例而言，方法1300的至少一些操作(或步骤)可用于形成3d记忆体元件(例如，半导体元件110)、纳米片晶体管、纳米线晶体管元件、垂直晶体管元件、或类似者。应注意，方法1300仅是一实例，且并不意欲限制本揭露。因此，应理解，可在图15a至图15c的方法1300之前、期间、及之后提供额外操作，且在此仅简要描述一些其他操作。在一些实施例中，如图16、图17、图18、图19、图20、图21、图22、图23、图24a、图24b、图25a、图25b、图26a、图26b、图27a、图27b、图28a、图28b、图29a、图29b、图30a、图30b、图31a、图31b、图32a、图32b、第33a、及图33b中所示，方法1300的操作可与实例半导体晶片1400在各种制造阶段的立体图相关联，且在一些实施例中是针对表示3d记忆体元件的半导体晶片1400表示的，这些操作同样适用于任何其他半导体元件，举例而言，图4a至图14中所示的半导体晶片200、300、400、500、600、700、800、900、1000、1100、或1200或任何其他半导体晶片(例如，gaa fet元件、纳米片晶体管元件、纳米线晶体管元件、垂直晶体管元件等)。尽管图16至图33b示出了包括多个半导体元件110的半导体晶片1400，但应理解，半导体晶片1400可包括许多其他元件，诸如电感器、熔丝、电容器、线圈等，出于说明清楚的目的，这些未在图16至图33b中示出。
215.方法1300通常可包括提供一堆叠，该堆叠包含交替地堆叠于彼此顶部上的多个绝缘层及多个牺牲层，该堆叠在第一方向(例如，x方向)上延伸。绝缘层中的一者可形成底部层，且绝缘层中的另一者可形成堆叠的顶部层。方法1300亦可包括通过替换多个牺牲层来形成多个栅极层。方法1300亦可包括形成沿第一方向向多个栅极层的离轴内侧延伸且在垂直于第一方向的第二方向(例如，y方向)上耦合至多个栅极层的记忆体层。方法1300亦包括形成沿第一方向延伸且在第二方向上耦合至记忆体层的离轴内表面的通道层。方法1300亦包括形成沿通道层的部分在第一方向上延伸、且在第二方向上耦合至通道层的离轴内表面的栅极延伸结构。方法1300亦包括形成源极及设置于源极的任一侧上且在第一方向上与源极间隔开(例如，通过内部间隔物)的一对漏极。至少漏极的离轴外表面的一部分在第二方向上与相应栅极延伸结构接触。
216.进一步扩展方法1300自操作1302开始，操作1302包括提供基板，举例而言，图1及图16中所示的基板107。基板107可是半导体基板，诸如体半导体、绝缘体上半导体(silicon on insulator，soi)基板、或类似者，其可经掺杂(例如，使用p型或n型掺杂剂)或无掺杂。基板107可是晶圆，诸如硅晶圆。通常，soi基板包括形成于绝缘体层上的半导体材料层。绝缘体层可是例如埋入式氧化物(buried oxide，box)层、sio层、sin层、或类似者。绝缘体层安置于基板上，通常为硅或玻璃基板。亦可使用其他基板，诸如多层或梯度基板。在一些实施例中，基板107的半导体材料可包括硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟的化合物半导体；包括sige、gaasp、alinas、algaas、gainas、gainp、及/或gainasp、任何其他适合的半导体材料、或其组合物的合金半导体。
217.在1304处，在基板上形成堆叠(例如，图16中所示的堆叠108)。堆叠包括多个绝缘层(例如，绝缘层112)及多个牺牲层(例如，图16中所示的牺牲层111)在垂直方向(例如，z方向)上交替堆叠于彼此的顶部上。对应于操作1302～1304，图16是设置于基板107上的堆叠108的顶部立体图。绝缘层112与牺牲层111在z方向上交替地设置于彼此的顶部上。举例而言，牺牲层111中的一者设置于绝缘层112中的一者上方，接着绝缘层112中的另一者设置于牺牲层111上方，依此类推。如图16中所示，堆叠108的最顶层(例如，最远离基板107的层)及最底层(例如，最近接基板107的层)可包括一绝缘层112。虽然图16显示堆叠108包括5个绝缘层112及4个牺牲层，但堆叠108可包括任意数目的绝缘层112及牺牲层111(例如，4、5、6、7、8、甚或更多)。在各种实施例中，若堆叠108中牺牲层111的数目为n，则堆叠108中绝缘层112的数目可为n+1。
218.多个绝缘层112中的各者可具有约相同的厚度，举例而言，在约5nm至约100nm(包含)的范围内，或任何其他适合的厚度。此外，牺牲层111可具有与绝缘层112相同或不同的厚度。牺牲层111的厚度可在几纳米至几十纳米之间(例如，在5纳米至100(包含)纳米范围内，或任何其他适合的厚度)。
219.绝缘层112及牺牲层111具有不同的组成。在各种实施例中，绝缘层112及牺牲层111具有在个别层之间提供不同氧化速度及/或不同蚀刻选择性的组成。在一些实施例中，绝缘层112可由sio形成，且牺牲层111可由sin形成。在各种实施例中，如关于半导体元件110所述，绝缘层112可由任何适合的第一材料(例如，绝缘材料)形成，且牺牲层111可由不同于第一材料的第二材料(例如，亦是绝缘材料)形成。在一些实施例中，牺牲层可包括sin、hfo2、taox、tio
x
、alo
x
、或相对于绝缘层112具有高蚀刻选择性的任何其他材料(例如，至少1:100的蚀刻选择性比，或任何其他适合的蚀刻选择性比)。牺牲层111仅是最终移除的间隔层，并不形成半导体晶片1400的主动元件。
220.在各种实施例中，绝缘层112及/或牺牲层111可自基板107磊晶生长。举例而言，绝缘层112及牺牲层111中的各者可通过分子束磊晶(molecular beam epitaxy，mbe)制程、化学气相沉积(chemical vapor deposition，cvd)制程(诸如金属有机cvd(metal organic cvd，mocvd)制程、熔炉cvd制程)、及/或其他适合的磊晶生长制程来生长。在磊晶生长期间，基板107的晶体结构向上延伸，导致绝缘层112及牺牲层111具有与基板107相同的晶向。在其他实施例中，绝缘层112及牺牲层111可使用原子层沉积(atomic layer deposition，ald)制程生长。
221.在1306处，穿过堆叠在第一方向(例如，x方向)上形成多个第一沟槽，沟槽自最顶
deposition，mbd)、原子层沉积(atomic layer deposition，ald)、cvd、pecvd、mocvd、磊晶生长、及类似者的任何适合方法来沉积附着层125。在一些实施例中，附着层125的厚度可在0.1nm至5nm(包含)的范围内，或任何其他适合的厚度。
226.在各种实施例中，通过将栅极介电质及/或栅极金属沉积于附着层125上方的空腔117中来形成栅极层结构121，使得栅极层结构121沿第一沟槽128中的各者的壁、及在基板107的顶表面上是连续的。在各种实施例中，栅极层结构121可由高k介电材料形成。尽管图19中所示的栅极层结构121中的各者显示为单层，但在其他实施例中，栅极层结构121可形成为多层堆叠(例如，包括栅极介电层及栅极金属层)，同时仍在本揭露的范畴内。栅极层结构121可由不同的高k介电材料或类似的高k介电材料形成。实例性高k介电材料包括hf、al、zr、la、mg、ba、ti、pb的金属氧化物或硅酸盐、及其组合物(例如，al、ti、tin、tan、co、ag、au、cu、ni、cr、hf、ru、w、pt、wn、ru等)。栅极层结构121可使用任何适合的方法来沉积，包括举例而言，分子束沉积(molecular beam deposition，mbd)、原子层沉积(atomic layer deposition，ald)、cvd、pecvd、mocvd、磊晶生长、及类似者。
227.在一些实施例中，栅极层结构121可包括多个金属材料的堆叠。举例而言，栅极金属可是p型功函数层、n型功函数层、其多层或其组合物。功函数层亦可称为功函数金属。实例p型功函数金属可包括tin、tan、ru、mo、al、wn、zrsi2、mosi2、tasi2、nisi2、wn、其他适合的p型功函数材料、或其组合物。实例n型功函数金属可包括ti、ag、taal、taalc、tialn、tac、tacn、tasin、mn、zr、其他适合的n型功函数材料、或其组合物。功函数值与功函数层的材料组成相关联，且因此，选择功函数层的材料以调谐其功函数值，以便在待形成的元件中达成目标临界电压v
t
。功函数层(多个)可通过cvd、物理气相沉积(physical vapor deposition，pvd)、ald、及/或其他适合制程来沉积。在一些实施例中，可在填充第一沟槽128之后执行化学机械平坦化(chemical mechanical planarization，cmp)操作，以平坦化半导体晶片1400的顶表面。
228.可使用任何适合的方法来沉积绝缘材料140，举例而言，分子束沉积(molecular beam deposition，mbd)、原子层沉积(atomic layer deposition，ald)、cvd、pecvd、mocvd、磊晶生长、及类似者。绝缘材料140可包括sio2、sion、sin、sicn、hfo2、tao
x
、tio
x
、alo
x
等。在一些实施例中，绝缘材料140可与绝缘层112的材料相同。
229.在操作1316处，在完全移除牺牲层111之后，重复操作1306～1314以在操作1306～1314期间形成的第一组栅极层结构之间形成第二组栅极层结构。对应于操作1316，图20是在形成平行于第一栅极层结构121的第二栅极层结构121从而完全移除牺牲层111之后的半导体晶片1400的顶部立体图。可通过在先前形成的第一沟槽之间形成的另一组第一沟槽中蚀刻牺牲层111的经曝光部分来移除牺牲层111的剩余部分。这在绝缘层112的相邻层之间留下空腔，且相邻于栅极层结构121。如关于操作1310所述，附着层125沉积于新形成的空腔的壁上。接下来，如关于操作1312所述，栅极层材料沉积于空腔中，以便在新一组第一沟槽中形成另一组栅极层结构121，使得两个栅极层结构121彼此抵接，其中附着剂层125设置于两者之间(例如，如图21的剖面图中所示)。可在用绝缘材料140填充第二组第一沟槽之后执行cmp操作，以平坦化半导体晶片1400的顶表面。
230.在操作1318处，移除绝缘材料的经曝光部分以形成由栅极层结构中的各者限定的第二沟槽。蚀刻绝缘材料亦蚀刻亦经曝光的最顶绝缘层。对应于操作1318，图21是在蚀刻绝
缘材料140以形成在第一方向(例如，x方向)上延伸的第二沟槽132、以及最顶经曝光绝缘层112之后的半导体晶片1400的顶部立体图。在一些实施例中，可使用对绝缘材料140具有高选择性的等向性蚀刻(例如，湿式蚀刻，诸如hf或bhf蚀刻)来蚀刻绝缘材料140及最顶绝缘层112(其亦可由与绝缘材料140相同的材料形成)。在其他实施例中，绝缘材料140及最顶绝缘层112可使用干式蚀刻，举例而言，电浆蚀刻制程(包括自由基电浆蚀刻、远端电浆蚀刻、及其他适合的电浆蚀刻制程、rie、drie))、可与诸如n2、o2、co2、so2、co、ch4、sicl4的钝化气体、及其他适合的钝化气体及其组合物一起使用的诸如cl2、hbr、cf4、chf3、ch2f2、ch3f、c4f6、bcl3、sf6、h2、nf3的气体源、及其他适合的蚀刻气体源及其组合物来蚀刻。此外，对于电浆蚀刻制程，可使用诸如ar、he、ne、及其他适合稀释气体及其组合物的气体来稀释气体源及/或钝化气体，以形成第二沟槽132。作为非限制性实例，蚀刻制程期间可使用10瓦至3000瓦的电源功率、0瓦至3000瓦的偏置功率、1毫托至5托的压力、及0sccm至5000sccm的蚀刻气流。
231.在操作1320处，例如通过蚀刻设置于半导体晶片顶表面上的栅极层结构的部分、及设置于面向沟槽的绝缘层的离轴内表面上的部分、垂直设置于相邻绝缘层之间的延伸超出绝缘层的离轴边缘的部分、及设置于基板顶部上的部分来形成多个栅极层。对应于操作1320，图22是在形成设置于绝缘层112之间的多个栅极层124之后的半导体晶片1400的顶部立体图。举例而言，在移除最顶绝缘层112之后仍然设置于半导体晶片1400的顶表面上的栅极层结构121的经曝光部分、设置于面向沟槽132的绝缘层112的离轴内表面上的部分、垂直设置于相邻绝缘层112之间的延伸超出绝缘层112的离轴边缘的部分、及设置于基板107的顶部上的部分经蚀刻。这将栅极层结构121划分成多个栅极层124，使得一组堆叠109保持设置于由沿y方向延伸的由第二沟槽132分离的基板107上。第二沟槽132在垂直或z方向上自半导体晶片1400的顶表面延伸至基板107。各个堆叠包括交替地设置于彼此顶部上的多个绝缘层112及栅极层124(及可选地，附着层125)。此外，形成栅极层124亦导致在操作1318处在先前的最顶绝缘层112之下的绝缘层112在操作1320处成为最顶绝缘层112，如图22中所示。部分蚀刻栅极层结构121使得栅极层124的离轴向外边缘在y方向上与绝缘层112的相应离轴向外边缘对齐。
232.在一些实施例中，栅极层结构121可使用干式蚀刻，举例而言，电浆蚀刻制程(包括自由基电浆蚀刻、远端电浆蚀刻、及其他适合的电浆蚀刻制程、rie、drie)、可与诸如n2、o2、co2、so2、co、ch4、sicl4的钝化气体、及其他适合的钝化气体及其组合物一起使用的诸如cl2、hbr、cf4、chf3、ch2f2、ch3f、c4f6、bcl3、sf6、h2、nf3的气体源、及其他适合的蚀刻气体源及其组合物来蚀刻。此外，对于电浆蚀刻制程，可使用诸如ar、he、ne、及其他适合稀释气体及其组合物的气体来稀释气体源及/或钝化气体，以形成第二沟槽132。作为非限制性实例，蚀刻制程期间可使用10瓦至3000瓦的电源功率、0瓦至3000瓦的偏置功率、1毫托至5托的压力、及0sccm至5000sccm的蚀刻气流。相对于绝缘层112的材料，蚀刻可对栅极材料具有实质选择性。
233.在操作1322处，在多个第二沟槽中的各者中位于第二沟槽中绝缘层及栅极层的经曝光离轴表面上形成记忆体层，使得记忆体层在第一方向(例如，x方向)上延伸，且自半导体晶片1400的顶表面至基板107。在操作1324处，在多个第二沟槽中的各者内记忆体层的经曝光离轴表面上形成通道层结构，使得通道层结构亦在第一方向上延伸。在操作1326处，在记忆体层的经曝光离轴表面上形成栅极延伸层，使得栅极延伸层亦在第一方向上延伸。在
操作1328处，用绝缘材料填充多个第二沟槽以形成沿第一方向延伸的隔离层。
234.对应于操作1322～1328，图23是在形成记忆体层114、通道层结构115、栅极延伸层119、及隔离层142之后的半导体晶片1400的顶部立体图。记忆体层114可包括铁电材料，举例而言，锆钛酸铅(pzt)、pbzr/tio3、batio3、pbtio2、hfo2、hr1-xzrxo2、zro2、tio2、nio、taox、cu2o、nb2o5、alo
x
等。可使用物理气相沉积(physical vapor deposition，pvd)、化学气相沉积(chemical vapor deposition，cvd)、低压化学气相沉积(low pressure chemical vapor deposition，lpcvd)、电浆增强cvd(plasma enhanced cvd，pecvd)、原子层沉积(atomic layer deposition，ald)、mbe、任何其他适合制程或其组合来形成记忆体层114。可沉积共形涂布层，使得记忆体层114在第二沟槽132的壁上连续。
235.通道层结构115在y方向上形成于记忆体层114的离轴内表面上。在一些实施例中，通道层结构115可由半导体材料形成，举例而言，si(例如，可为n型或p型的多晶硅或非晶硅)、ge、sige、碳化硅(sic)、igzo、ito、izo、zno、iwo等。通道层结构115可使用物理气相沉积(physical vapor deposition，pvd)、化学气相沉积(chemical vapor deposition，cvd)、低压化学气相沉积(low pressure chemical vapor deposition，lpcvd)、电浆增强cvd(plasma enhanced cvd，pecvd)、原子层沉积(atomic layer deposition，ald)、分子束磊晶、任何其他适合制程或其组合来形成。可沉积共形涂布层，使得通道层结构115在记忆体层114的离轴内表面上连续。
236.栅极延伸层119在y方向上形成于通道层结构115的离轴内表面上。栅极延伸层119可由介电材料形成，举例而言，sin、hfo2、tao
x
、tio
x
、alo
x
等。栅极延伸层119可使用物理气相沉积(physical vapor deposition，pvd)、化学气相沉积(chemical vapor deposition，cvd)、低压化学气相沉积(low pressure chemical vapor deposition，lpcvd)、电浆增强cvd(plasma enhanced cvd，pecvd)、原子层沉积(atomic layer deposition，ald)、mbe、任何其他适合制程或其组合来形成。可沉积共形涂布层，使得栅极延伸层119在通道层结构115的离轴内表面上连续。
237.接着用绝缘材料(例如，sio、sin、sin、sicn、sic、sioc、siocn、类似者、或其组合物)填充第二沟槽132中的各者，以形成隔离层142。在一些实施例中，隔离层142可由与多个绝缘层112(例如，sio2、sin、，sion、sicn、hfo2、taox、tio
x
、alo
x
等)相同的材料形成。隔离层142可使用物理气相沉积(physical vapor deposition，pvd)、化学气相沉积(chemical vapor deposition，cvd)、低压化学气相沉积(low pressure chemical vapor deposition，lpcvd)、电浆增强cvd(plasma enhanced cvd，pecvd)、原子层沉积(atomic layer deposition，ald)、mbe、任何其他适合制程或其组合、高深宽比制程(high aspect ratio process，harp)、其他适用制程、或其组合来形成。因此，在半导体晶片1400中形成包括记忆体层114、通道层结构115、栅极延伸层119、及隔离层142的多个列，且在x方向上延伸。可在形成隔离层142之后执行cmp操作，以平坦化半导体晶片1400的顶表面。
238.在操作1330处，形成穿过绝缘层的多个第一空腔。对应于操作1330，图24a是形成第一空腔144之后半导体晶片1400的顶部立体图，且图24b是由图24a中箭头b指示的半导体晶片1400的一部分的俯视图。在z方向上，自半导体晶片1400的顶表面至基板107的顶表面，穿过隔离层142形成多个第一空腔144。多个第一空腔144可使用用于形成第一复数个沟槽128的相同制程形成。举例而言，第一空腔144可通过例如在半导体晶片1400的顶表面上沉
积光阻剂或其他遮蔽层、及对应于在遮罩层中界定的第一空腔144的图案来形成(例如，透过光学微影术、e束光学微影术、或任何其他适合的光学微影术制程)。在其他实施例中，可使用硬遮罩。随后，隔离层142可使用电浆蚀刻制程(包括自由基电浆蚀刻、远端电浆蚀刻、及其他适合的电浆蚀刻制程、rie、drie)、可与诸如n2、o2、co2、so2、co、ch4、sicl4的钝化气体、及其他适合的钝化气体及其组合物一起使用的诸如cl2、hbr、cf4、chf3、ch2f2、ch3f、c4f6、bcl3、sf6、h2、nf3的气体源、及其他适合的蚀刻气体源及其组合物来蚀刻。此外，对于电浆蚀刻制程，可使用诸如ar、he、ne及其他适合稀释气体及其组合物的气体来稀释气体源及/或钝化气体，以形成第一空腔144。作为非限制性实例，蚀刻制程期间可使用10瓦至3000瓦的电源功率、0瓦至3000瓦的偏置功率、1毫托至5托的压力、及0sccm至5000sccm的蚀刻气流。然而，需注意，亦考虑这些范围之外的电源功率、偏置功率、压力、及流速。
239.在操作1332处，第一牺牲材料沉积于第一空腔中。对应于操作1332，且图25a是半导体晶片1400的顶部立体图，且图25b是由图25a中箭头c指示的在第一空腔144中沉积第一牺牲材料146之后的半导体晶片1400的一部分的俯视图。可使用物理气相沉积(physical vapor deposition，pvd)、化学气相沉积(chemical vapor deposition，cvd)、低压化学气相沉积(low pressure chemical vapor deposition，lpcvd)、电浆增强cvd(plasma enhanced cvd，pecvd)、原子层沉积(atomic layer deposition，ald)、mbe、任何其他适合的制程或其组合、高深宽比制程(high aspect ratio process，harp)、另一适用制程、或其组合来沉积第一牺牲材料146。第一牺牲材料146可包括例如sin、hfo2、tao
x
、tio
x
、alo
x
、或任何其他材料，且在一些实施例中，可包括与形成牺牲层111相同的材料。在各种实施例中，第一牺牲材料146具有相对于隔离层142及绝缘层112的材料的高蚀刻选择性。可在通过平坦化半导体晶片1400的顶表面来沉积第一牺牲材料146之后执行cmp制程。
240.在操作1334处，蚀刻第一牺牲材料及栅极延伸结构的部分以形成第二空腔。对应于操作1334，图26a是半导体晶片1400的顶部立体图，且图26b是由图26a中箭头d指示的，在自半导体晶片1400的顶表面至基板107的顶表面蚀刻第一牺牲材料146的部分以及栅极延伸层119以形成穿过第一牺牲材料146的第二空腔148之后，半导体晶片1400的一部分的俯视图。第二空腔148可使用用于形成多个第一空腔144的相同制程形成。举例而言，第二空腔148可通过例如在半导体晶片1400的顶表面上沉积光阻剂或其他遮蔽层、及对应于遮蔽层中界定的第二空腔148的图案来形成(例如，通过光学微影术、e束光学微影术、或任何其他适合的微影术制程)。在其他实施例中，可使用硬遮罩。随后，第一牺牲材料146可使用电浆蚀刻制程(包括自由基电浆蚀刻、远端电浆蚀刻、及其他适合的电浆蚀刻制程、rie、drie)、可与诸如n2、o2、co2、so2、co、ch4、sicl4的钝化气体以及其他适合的钝化气体及其组合物一起使用的诸如cl2、hbr、cf4、chf3、ch2f2、ch3f、c4f6、bcl3、sf6、h2、nf3的气体源及其他适合的蚀刻气体源及其组合物来蚀刻。此外，对于电浆蚀刻制程，可使用诸如ar、he、ne及其他适合稀释气体及其组合物的气体来稀释气体源及/或钝化气体，以形成第二空腔148。作为非限制性实例，蚀刻制程中可使用10瓦至3000瓦的电源功率、0瓦至3000瓦的偏置功率、1毫托至5托的压力、及0sccm至5000sccm的蚀刻气流。然而，需注意，亦考虑这些范围之外的电源功率、偏置功率、压力、及流速。
241.在操作1336处，第二牺牲材料沉积于第二空腔中。对应于操作1336，图27a是半导体晶片1400的顶部立体图，且图27b是由图27a中箭头e指示的在用第二牺牲材料152填充第
二空腔148之后半导体晶片1400的一部分的俯视图。第二牺牲材料152在y方向上由通道层结构115限定，且在x方向上由第一牺牲材料146及栅极延伸层119限定。在一些实施例中，第二牺牲材料152可包括与第一牺牲材料146相同的材料，举例而言，sin、hfo2、tao
x
、tio
x
、alo
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、或任何其他材料，且在一些实施例中，可包括与形成牺牲层111相同的材料。第二牺牲材料152可使用物理气相沉积(physical vapor deposition，pvd)、化学气相沉积(chemical vapor deposition，cvd)、低压化学气相沉积(low pressure chemical vapor deposition，lpcvd)、电浆增强cvd(plasma enhanced cvd，pecvd)、原子层沉积(atomic layer deposition，ald)、mbe、任何其他适合制程或其组合、高深宽比制程(high aspect ratio process，harp)、另一适用制程、或其组合来沉积。可在沉积第二牺牲材料之后执行cmp操作，以平坦化半导体晶片1400的顶表面。
242.在操作1338处，蚀刻第二牺牲材料的部分及通道层结构以形成穿过第二牺牲材料、及通道层的第二空腔。对应于操作1338，图28a是半导体晶片1400的顶部立体图，且图28b是由图28a中箭头f指示的，在自半导体晶片1400的顶表面至基板107的顶表面蚀刻第二牺牲材料152以及通道层结构115的部分，以形成穿过第二牺牲材料152的第三空腔154之后，半导体晶片1400的一部分的俯视图。亦蚀刻通道层结构115的部分以形成包括于最终形成于半导体晶片1400中的半导体元件110中的各者的通道层116。第三空腔154可使用用于形成多个第一空腔144的相同制程形成。举例而言，第三空腔154可通过例如在半导体晶片1400的顶表面上沉积光阻剂或其他遮蔽层、及对应于遮蔽层中界定的第三空腔154的图案来形成(例如，通过光学微影术、e束光学微影术、或任何其他适合的微影术制程)。在其他实施例中，可使用硬遮罩。随后，第二牺牲材料152的部分及通道层结构115的部分可使用电浆蚀刻制程(包括自由基电浆蚀刻、远端电浆蚀刻、及其他适合的电浆蚀刻制程、rie、drie)、可与诸如n2、o2、co2、so2、co、ch4、sicl4的钝化气体以及其他适合的钝化气体及其组合物一起使用的诸如cl2、hbr、cf4、chf3、ch2f2、ch3f、c4f6、bcl3、sf6、h2、nf3的气体源及其他适合的蚀刻气体源及其组合物来蚀刻。此外，对于电浆蚀刻制程，可使用诸如ar、he、ne、及其他适合稀释气体及其组合物的气体来稀释气体源及/或钝化气体，以形成第三空腔154。作为非限制性实例，蚀刻制程期间可使用10瓦至3000瓦的电源功率、0瓦至3000瓦的偏置功率、1毫托至5托的压力、及0sccm至5000sccm的蚀刻气流。然而，需注意，亦考虑这些范围之外的电源功率、偏置功率、压力、及流速。
243.在1340处，形成元件间隔物。对应于操作1340，图29a是半导体晶片1400的顶部立体图，且图29b是由图29a中的箭头g指示的在形成元件间隔物113之后半导体晶片1400的一部分的俯视图。元件间隔物113通过用绝缘材料(例如，sio2、sin、sion、sicn、hfo2、tao
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等)填充多个第三空腔154而形成。在一些实施例中，可使用与绝缘层112及/或隔离层142相同的材料形成元件间隔物113。可使用物理气相沉积(physical vapor deposition，pvd)、化学气相沉积(chemical vapor deposition，cvd)、低压化学气相沉积(low pressure chemical vapor deposition，lpcvd)、电浆增强cvd(plasma enhanced cvd，pecvd)、原子层沉积(atomic layer deposition，ald)、mbe、任何其他适合制程或其组合、高深宽比制程(high aspect ratio process，harp)、另一适用制程、或其组合来形成元件间隔物113。因此，在沿x方向延伸的半导体晶片1400中形成包括记忆体层114、通道层116、栅极延伸层119、及隔离层142的多个列，且具有以规则间隔设置、以分离待在后续步骤
中形成的半导体晶片1400中相邻半导体元件110。可在形成隔离层142之后执行cmp操作，以平坦化半导体晶片1400的顶表面。
244.在操作1342处，移除第一牺牲材料及第二牺牲材料以形成第四空腔。对应于操作1340，图30a是半导体晶片1400的顶部立体图，且图30b是由图30a中的箭头h指示的在移除第一牺牲材料146及第二牺牲材料152以形成第四空腔156之后半导体晶片1400的一部分的俯视图。可通过透过等向性蚀刻湿式蚀刻(例如，氢氟蚀刻、缓冲氢氟酸蚀刻、磷酸蚀刻等)蚀刻第一牺牲材料146及第二牺牲材料152来移除牺牲材料。在其他实施例中，第一牺牲材料146及第二牺牲材料152通过透过干法刻蚀制程的蚀刻来移除，举例而言，电浆刻蚀制程(包括自由基电浆刻蚀、远端电浆刻蚀、及其他适合的电浆刻蚀制程、rie、drie)、可与诸如n2、o2、co2、so2、co、ch4、sicl4的钝化气体以及其他适合的钝化气体及其组合物一起使用的诸如cl2、hbr、cf4、chf3、ch2f2、ch3f、c4f6、bcl3、sf6、h2、nf3的气体源及其他适合的蚀刻气体源及其组合物。此外，对于电浆蚀刻制程，可使用诸如ar、he、ne、及其他适合稀释气体及其组合物的气体来稀释气体源及/或钝化气体，以形成第四空腔156。作为非限制性实例，蚀刻制程期间可使用10瓦至3000瓦的电源功率、0瓦至3000瓦的偏置功率、1毫托至5托的压力、及0sccm至5000sccm的蚀刻气流。然而，需注意，亦考虑这些范围之外的电源功率、偏置功率、压力、及流速。
245.在操作1344处，通过用漏极材料填充第四空腔来形成漏极。对应于操作1344，图31a是半导体晶片1400的顶部立体图，且图31b是由图31a中的箭头i指示的在形成漏极122a/b之后半导体晶片1400的一部分的俯视图。可通过使用磊晶生长制程、物理气相沉积(physical vapor deposition，pvd)、化学气相沉积(chemical vapor deposition，cvd)、低压化学气相沉积(low pressure chemical vapor deposition，lpcvd)、电浆增强cvd(plasma enhanced cvd，pecvd)、原子层沉积(atomic layer deposition，ald)、mbe、任何其他适合的制程或其组合、高深宽比制程(high aspect ratio process，harp)、其他适用制程、或其组合将漏极材料沉积于第四空腔156中来形成漏极122a/b。原位掺杂(in-situ doping，isd)可用于形成经掺杂漏极122a/b，由此为各个半导体元件110产生接合面。漏极122a/b位于隔离层142的相对轴向端上。漏极122a/b的离轴外表面的部分与通道层116及栅极延伸层119的离轴内表面的相应部分接触。cmp操作可在形成漏极122a/b之后执行，以平坦化半导体晶片1400的顶表面。
246.在操作1346处，形成栅极延伸结构。对应于操作1346，图32a是半导体晶片1400的顶部立体图，且图32b是由图32a中的箭头j指示的在形成栅极延伸结构123a/b之后半导体晶片1400的一部分的俯视图。为了形成栅极延伸结构，第五空腔158形成于隔离层142中，隔离层142设置于待形成源极120的位置处的漏极122a/b之间，且亦通过蚀刻栅极延伸层119的一部分来形成。这导致形成栅极延伸结构123a/b，其与相应漏极122a/b接触且延伸至第五空腔158的边缘。第五空腔158自半导体晶片1400的顶表面延伸至基板的顶表面107。此外，隔离层142的剩余部分形成内部间隔物118。
247.第五空腔158可透过干式蚀刻制程形成，举例而言，电浆蚀刻制程(包括自由基电浆蚀刻、远端电浆蚀刻及其他适合的电浆蚀刻制程、rie、drie)、可与诸如n2、o2、co2、so2、co、ch4、sicl4的钝化气体以及其他适合的钝化气体及其组合物一起使用的诸如cl2、hbr、cf4、chf3、ch2f2、ch3f、c4f6、bcl3、sf6、h2、nf3的气体源及其他适合的蚀刻气体源及其组合物。
此外，对于电浆蚀刻制程，可使用诸如ar、he、ne、及其他适合稀释气体、及其组合物的气体来稀释气体源及/或钝化气体，以形成第五空腔158。作为非限制性实例，蚀刻制程期间可使用10瓦至3000瓦的电源功率、0瓦至3000瓦的偏置功率、1毫托至5托的压力、及0sccm至5000sccm的蚀刻气流。然而，需注意，亦考虑这些范围之外的电源功率、偏置功率、压力、及流速。
248.在操作1348处，形成源极，从而形成半导体元件阵列。对应于操作1348，图33a是半导体晶片1400的顶部立体图，且图33b是由图33a中的箭头k指示的在形成源极120之后半导体晶片1400的一部分的俯视图。源极120可通过使用磊晶生长制程、物理气相沉积(physical vapor deposition，pvd)、化学气相沉积(chemical vapor deposition，cvd)、低压化学气相沉积(low pressure chemical vapor deposition，lpcvd)、电浆增强cvd(plasma enhanced cvd，pecvd)、原子层沉积(atomic layer deposition，ald)、mbe、任何其他适合的制程或其组合、高深宽比制程(high aspect ratio process，harp)、其他适用制程、或其组合将源极材料沉积于第五空腔158中来形成。原位掺杂(in-situ doping，isd)可应用于形成经掺杂源极120。在各种实施例中，通过将不同类型的掺杂剂布植至选定区域(例如，源极120或漏极122a/b)中以形成接合面(多个)来形成n型及p型fet。n型元件可通过布植砷(as)或磷(p)形成，且p型元件可通过布植硼(b)形成。一对漏极122a/b位于x方向上的源极120的任一侧上，且由内部间隔物118与之分离。此外，栅极延伸结构123a/b中的各者的轴向端延伸至相应漏极122a/b中，且栅极延伸结构123a/b的相对轴向端延伸至源极120的外轴向边缘，且可与源极120的外轴向边缘接触。
249.在一些实施例中，半导体元件包含源极、及沿第一方向设置于源极任一侧上且与源极间隔开的一对漏极。通道层在垂直于第一方向的第二方向上设置于源极及一对漏极的至少一个离轴外表面上，通道层在第一方向上延伸。记忆体层在第二方向上设置于通道层的离轴外表面上，且在第一方向上延伸。至少一个栅极层在第二方向上设置于记忆体层的离轴外表面上且在第一方向上延伸。栅极延伸结构自漏极中的各者在第一方向上至少部分地朝向源极延伸，栅极延伸结构位于近接于通道层且与各个通道层及相应漏极接触。在一些实施例中，该半导体元件包含多个栅极层及一堆叠，在该第二方向上设置于该记忆体层的一离轴外表面上，该堆叠包含交替地堆叠于彼此顶部上的多个绝缘层及多个该栅极层。在一些实施例中，该栅极延伸结构的一第一轴向端在该第一方向上设置于近接于该源极的该相应漏极的一轴向向内边缘的轴向外侧，且与该第一轴向端相对的该栅极延伸结构的一第二轴向端与在该第一方向上近接于该相应漏极的该源极的一轴向向外边缘接触。在一些实施例中，该相应漏极为一第一漏极，该栅极延伸结构为一第一栅极延伸结构，且一第二栅极延伸结构与相对于该第一漏极的一第二漏极接触，该第二栅极延伸结构的一第一轴向端与该第二漏极的一轴向向内边缘接触，且该第二栅极延伸结构的一第二轴向端设置于该源极的一轴向向外边缘的离轴内侧，该源极在该第一方向上近接于该第二漏极。在一些实施例中，该栅极延伸结构的一第一轴向端在该第一方向上设置于近接于该源极的该相应漏极的一轴向向内边缘的轴向外侧，且与该第一轴向端相对的该栅极延伸结构的一第二轴向端与该相应漏极的该轴向向内边缘轴向对齐。在一些实施例中，该栅极延伸结构的一第一离轴边缘在该第二方向上位于该相应漏极的一离轴向外边缘的离轴内侧，且与该第一离轴边缘相对的该栅极延伸结构的一第二离轴边缘在该第二方向上与该相应漏极的该离轴向外
边缘轴向对齐。在一些实施例中，该栅极延伸结构的一第一离轴边缘在该第二方向上与该漏极的一离轴向外边缘轴向对齐，且与该第一离轴边缘相对的该栅极延伸结构的一第二离轴边缘在该第二方向上位于该相应漏极的该离轴向外边缘的离轴外侧。该栅极延伸结构的该第一离轴边缘在该第二方向上与该通道层的一相应离轴向内边缘轴向对齐，且该栅极延伸结构的该第二离轴边缘在该第二方向上设置于该通道层的该相应离轴向内边缘的离轴外侧。在一些实施例中，该通道层包含一对通道层，该对通道层中的一者设置于该源极及该些漏极的多个第一离轴外表面上，且该对通道层中的另一者设置于与该些第一离轴外表面相对的该源极及该些漏极的多个第二离轴外表面上。在一些实施例中，该对漏极中的每一者包含两个栅极延伸结构，该两个栅极延伸结构在第二方向上与近接于该些漏极的多个相对离轴边缘接触。在一些实施例中，一单个通道层在该第二方向上设置于该源极及该些漏极的多个第一离轴外表面上，且一绝缘层设置于该源极及该些漏极的多个第二离轴内表面上，该些第二离轴内表面在该第二方向上与该些第一离轴外表面相对。
250.在一些实施例中，半导体晶片包括半导体元件阵列，半导体元件阵列的各个列在第一方向上延伸。各个半导体元件包含源极及一对漏极，该对漏极沿第一方向设置于源极的任一侧且与源极间隔开。通道层在垂直于第一方向的第二方向上设置于源极及一对漏极的至少一个离轴外表面上，通道层在第一方向上延伸。记忆体层在第二方向上设置于通道层的离轴外表面上且在第一方向上延伸。至少一个栅极层在第二方向上设置于记忆体层的离轴外表面上且在第一方向上延伸。栅极延伸结构与相应漏极及通道层接触，使得各个半导体元件的栅极长度的至少一部分由栅极延伸结构中的各者界定。在一些实施例中，设置于该半导体晶片的一第一列中的各个半导体元件与设置于在该第二方向上平行于该第一列的一第二列中的另一半导体元件平行且在该第一方向上轴向对齐。在一些实施例中，设置于该半导体晶片的一第一列中的各个半导体元件与设置于在该第二方向上平行于该第一列的一第二列中的另一半导体元件平行且在该第一方向上轴向偏移。在一些实施例中，该些栅极延伸结构中的各者的一第一离轴边缘在该第二方向上与一漏极的一离轴向外边缘轴向对齐，且与该第一离轴边缘相对的该些栅极延伸结构中的各者的一第二离轴边缘在该第二方向上位于该相应漏极的该离轴向外边缘的离轴外侧。在一些实施例中，该些栅极延伸结构中的各者的该第一离轴边缘在该第二方向上与该通道层的一相应离轴向内边缘轴向对齐，且该些栅极延伸结构中的各者的该第二离轴边缘在该第二方向上设置于该通道层的该相应离轴向内边缘的离轴外侧。在一些实施例中，该至少一个通道层包含一对通道层，该对通道层中的一者设置于该源极及该些漏极的多个第一离轴外表面上，且该对通道层中的另一者设置于与该第一离轴外表面相对的该源极及该些漏极的一第二离轴外表面上。在一些实施例中，该对漏极中的各者包含两个栅极延伸结构，该两个栅极延伸结构与在该第二方向上近接于该些漏极的多个相对离轴边缘的该些漏极接触。在一些实施例中，各个列包含一第一半导体元件及在该第二方向上平行于该第一半导体元件设置的一第二半导体元件，该第一半导体元件的该些漏极的多个离轴外表面在该第二方向上与一第一通道层接触，该第二半导体元件的多个漏极与该第一半导体元件的该些漏极间隔开，该第二半导体元件的该些漏极的多个离轴外表面在该第二方向上与相对于该第一通道层的一第二通道层接触，且该源极在该第二方向上自该第一通道层延伸至该第二通道层，使得该源极包括于该第一半导体元件及该第二半导体元件中的各者中。
251.一种制造半导体元件的方法包含提供一堆叠，该堆叠包含交替地堆叠于彼此的顶部上的多个绝缘层及多个牺牲层，该堆叠在第一方向上延伸。通过替换多个牺牲层形成多个栅极层。该方法亦包括形成沿着第一方向向多个栅极层的离轴内侧延伸且在垂直于第一方向的第二方向上耦合至多个栅极层的记忆体层。该方法亦包括形成沿着第一方向延伸且在第二方向上耦合至记忆体层的离轴内表面的通道层。该方法亦包括形成沿着通道层的部分在第一方向上延伸、且耦合至通道层的离轴内表面的栅极延伸结构。形成源极及设置于源极的任一侧上且在第一方向上与源极间隔开的一对漏极，至少漏极的离轴外表面的一部分在第二方向上与相应栅极延伸结构接触。
252.如本文中所使用，术语“约”及“大体上”通常意谓给定值的正负10％。举例而言，约0.5将包括0.45与0.55，约10将包括9至11，约1000将包括900至1100。
253.前述内容概述若干实施例的特征，使得熟悉此项技术者可更佳地理解本揭露的态样。熟悉此项技术者应了解，其可易于使用本揭露作为用于设计或修改用于实施本文中引入的实施例的相同目的及/或达成相同优势的其他制程及结构的基础。熟悉此项技术者亦应认识到，此类等效构造并不偏离本揭露的精神及范畴，且此类等效构造可在本文中进行各种改变、取代、及替代而不偏离本揭露的精神及范畴。