一种低压瞬态抑制二极管及其制造方法与流程

1.本发明涉及瞬态抑制二极管技术领域，具体涉及一种低压瞬态抑制二极管及其制造方法。


背景技术：

2.现有的瞬态抑制二极管（英文简称tvs）在低电压领域（业内定义低电压为5v≤vr≤10v，vr为反向最大电压）产品主要存在台面结构及平面结构两种芯片结构，其中低漏电流产品普遍采用平面结构。
3.台面工艺一般采用玻璃钝化工艺，沟槽处采用玻璃钝化工艺进行钝化，由于玻璃有绝缘、防潮及耐压较高，有一定的机械强度的特点，钝化防护效果远比二氧化硅层有优势，因而属于比较优质的钝化保护层。但由于玻璃烧结过程会导致芯片pn结的表面漏电流增加，从而导致低电压产品的漏电流控制是低压tvs芯片玻璃钝化工艺的工艺难点。
4.现有采用玻璃钝化层的低压tvs芯片，存在漏电流增加的技术问题。


技术实现要素：

5.本发明主要解决的技术问题是现有采用玻璃钝化层的低压tvs芯片，存在漏电流增加的技术问题。
6.根据第一方面，一种实施例中提供一种低压瞬态抑制二极管的制造方法，包括：提供一基底，基底包括衬底以及形成在衬底的两个表面上的第一掺杂层，衬底为掺杂有第一导电类型材料的单晶硅，第一掺杂层掺杂有第二导电类型材料，衬底与第一掺杂层之间形成第一pn结；第一导电类型和第二导电类型属于不同的半导体导电类型；在基底的两个表面分别形成沟槽，沟槽贯穿第一掺杂层以及部分衬底；沟槽对应低压瞬态抑制二极管的划片区；对有沟槽的基底进行氧化，以在沟槽表面形成预设厚度的二氧化硅层，并在氧化过程中使得衬底靠近二氧化硅层的一侧形成第二掺杂区，第一掺杂层靠近二氧化硅层的一侧形成第三掺杂区，第二掺杂区具有第一导电类型，第三掺杂区具有第二导电类型，第二掺杂区与第三掺杂区之间形成第二pn结；其中，第二掺杂区的掺杂浓度小于衬底的掺杂浓度，且第三掺杂区的掺杂浓度大于第一掺杂层的掺杂浓度；或者，第二掺杂区的掺杂浓度大于衬底的掺杂浓度，且第三掺杂区的掺杂浓度小于第一掺杂层的掺杂浓度；在沟槽上形成玻璃钝化层。
7.根据第二方面，一种实施例中提供一种低压瞬态抑制二极管，包括：衬底，衬底为掺杂有第一导电类型材料；形成在衬底的两个表面上的第一掺杂层，第一掺杂层掺杂有第二导电类型材料，衬底与第一掺杂层之间形成第一pn结，第一导电类型和第二导电类型属于不同的半导体导电类型；形成在第一掺杂层表面上的沟槽，沟槽位于第一掺杂层的边缘，沟槽贯穿第一掺
杂层以及部分衬底；形成在沟槽表面上的二氧化硅层；形成在衬底靠近二氧化硅层一侧的第二掺杂区，第二掺杂区具有第二导电类型；形成在第一掺杂层靠近二氧化硅层一侧的第三掺杂区，第三掺杂区具有第一导电类型，第二掺杂区与第三掺杂区之间形成第二pn结；其中，第二掺杂区的掺杂浓度小于衬底的掺杂浓度，且第三掺杂区的掺杂浓度大于第一掺杂层的掺杂浓度；或者，第二掺杂区的掺杂浓度大于衬底的掺杂浓度，且第三掺杂区的掺杂浓度小于第一掺杂层的掺杂浓度；以及形成在二氧化硅层上的玻璃钝化层。
8.依据上述实施例的低压瞬态抑制二极管及其制造方法，在沟槽表面氧化形成二氧化硅层，在氧化过程中，由于二氧化硅对磷原子的固溶度相对硅对磷原子的固溶度低，而二氧化硅对硼原子的固溶度相对硅对硼原子的固溶度高，因此，衬底以及第一掺杂层在氧化形成二氧化硅层时，二氧化硅内的磷原子被排挤衬底或第一掺杂层，衬底或第一掺杂层内的硼原子会被吸入二氧化硅层，衬底以及第一掺杂层靠近二氧化硅层的区域的掺杂浓度改变，从而形成第二掺杂区以及第三掺杂区，第二掺杂区以及第三掺杂区在沟槽内表面形成一个窄小的第二pn结，由于二氧化硅排磷效果大于吸硼效应，因此第二pn结的击穿电压低于第一pn结的击穿电压；因为第二pn结的低击穿电压，第二pn结的总面积比较小，从而使芯片体内漏电流变小。
附图说明
9.图1为一种实施例提供的一种低压瞬态抑制二极管的制造方法的流程图；图2至图5为一种实施例提供的一种低压瞬态抑制二极管的制造方法的过程图；图6为一种实施例提供的一种低压瞬态抑制二极管的结构示意图。
10.附图标记：10-衬底；11-第二掺杂区；20-第一掺杂层；21-第三掺杂区；30-沟槽；40-二氧化硅层；50-玻璃钝化层。
具体实施方式
11.下面通过具体实施方式结合附图对本发明作进一步详细说明。其中不同实施方式中类似元件采用了相关联的类似的元件标号。在以下的实施方式中，很多细节描述是为了使得本技术能被更好的理解。然而，本领域技术人员可以毫不费力的认识到，其中部分特征在不同情况下是可以省略的，或者可以由其他元件、材料、方法所替代。在某些情况下，本技术相关的一些操作并没有在说明书中显示或者描述，这是为了避免本技术的核心部分被过多的描述所淹没，而对于本领域技术人员而言，详细描述这些相关操作并不是必要的，他们根据说明书中的描述以及本领域的一般技术知识即可完整了解相关操作。
12.另外，说明书中所描述的特点、操作或者特征可以以任意适当的方式结合形成各种实施方式。同时，方法描述中的各步骤或者动作也可以按照本领域技术人员所能显而易见的方式进行顺序调换或调整。因此，说明书和附图中的各种顺序只是为了清楚描述某一个实施例，并不意味着是必须的顺序，除非另有说明其中某个顺序是必须遵循的。
13.本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本技术所说“连接”、“联接”，如无特别说明，均包括直接和
间接连接（联接）。
14.tvs芯片主要包括台面结构以及平面结构两种芯片结构，其中，平面结构的tvs芯片，pn结的界面暴露在基底的表面，一般采用二氧化硅做钝化层，且厚度比较薄（一般《20k埃）。在后续金属面光刻以及机械冲击等因素影响，二氧化硅层容易出现损伤，或者在封装过程中出现损伤；还会存在焊接工序中，金属外溢到切割面，造成短路。因此平面结构的tvs芯片在焊接以及封装工艺中，要求高于台面结构。
15.台面结构的tvs芯片的pn结界面在沟槽的侧壁，一般不采用二氧化硅做钝化层，二氧化硅在机械冲击防护，以及电绝缘钝化的钝化性能不如玻璃钝化层，因此，现有的台面结构的tvs芯片多常用玻璃钝化层，玻璃粉一般是铅系玻璃粉。
16.在tvs的低压领域中，由于基底材料（如单晶硅）需要进行高浓度掺杂，漏电流大一直是一个工艺难点。同时，采用玻璃钝化工艺，烧结过程会增加沟槽处pn结表面的漏电流，一般在5v规格的低压芯片，漏电流一般在200ua-600ua的水平，10v规格的低压芯片，漏电流一般在1 ua
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5ua水平。
17.由于tvs芯片在结构上并不复杂，台面结构的tvs芯片采用玻璃钝化工艺已经是形成行业常态，因此，进一步降低低压tvs芯片的漏电流成为一项技术难点，对于提升产品的竞争力也尤为重要。
18.在本技术中，第一导电类型和第二导电类型属于不同的半导体导电类型，第一导电类型与第二导电类型为p型与n型，当第一导电类型为n型时，第二导电类型则为p型，反之亦然。
19.在本发明实施例中，通过在进行玻璃钝化工艺之前，在沟槽形成二氧化硅层，隔绝玻璃钝化的烧结过程对沟槽的pn结的影响。通过采用氧化的方式形成二氧化硅层，使得二氧化硅层与单晶硅之间发生掺杂元素的相互扩散，提高单晶硅中靠近二氧化硅层区域的施主杂质浓度，降低受主杂质浓度，在二氧化硅层内表面形成第二pn结，降低tvs芯片内部的漏电流。
20.实施例一：请参考图1，本实施例提供一种低压瞬态抑制二极管的制造方法，以下以npn型tvs芯片为例进行说明，其中，衬底10为p型单晶硅衬底，衬底10的掺杂元素为三价元素，如硼元素；n型掺杂元素为五价元素，如磷元素。该制造方法包括：步骤1：如图2所示，提供一基底，基底包括衬底10以及形成在衬底10的两个表面上的第一掺杂层20，衬底10可以为掺杂有第一导电类型材料的单晶硅，第一掺杂层20掺杂有第二导电类型材料，衬底10与第一掺杂层20之间形成第一pn结；第一导电类型和第二导电类型属于不同的半导体导电类型。
21.具体地，步骤1可以包括以下步骤：步骤1.1：提供一个p型单晶硅衬底。例如是采用p型《111》晶向的单晶研磨片，电阻率0.002-0.018范围。
22.步骤1.2：清洗烘干衬底10。例如是，采用rca清洗将表面清洗干净，甩干，并于130-140℃/15min洁净烤箱内烤干。
23.步骤1.3：对衬底10进行表面n型掺杂，形成第一掺杂层20。例如是，采用三氯氧磷1100-1250℃预扩散3-6h，然后在1100-1250℃再分布2-20h，形成第一掺杂层20，第一掺杂
层20与衬底10之间形成第一pn结。
24.步骤1.4：清洗基底。例如是，再用hf或boe浸泡10分钟，将硅片表面长成的磷硅玻璃去除并用rca清洗将硅片表面清洗干净，甩干，并于130-140℃/15min洁净烤箱内烤干。
25.步骤1.5：表面氧化。例如是，通过1000-1100℃/30-120min的高温并通氧气5-7.5lpm，使表面长出氧化层，然后以5℃/min的速度降温到600℃，出炉。基底表面的二氧化硅层，可以作为后续沟槽刻蚀的硬掩膜，保护划片区以外的区域不被刻蚀。
26.步骤2：如图3所示，在基底的两个表面分别形成沟槽30，沟槽30贯穿第一掺杂层20以及部分衬底10；沟槽30对应低压瞬态抑制二极管的划片区。划片区根据芯片的外形设置，在本实施例中并不限制具体的形状，一般为方形。
27.具体地，步骤2可以包括以下步骤：步骤2.1：光刻。在基底的表面涂覆光刻胶，并进行图案化处理，图案形状对应划片区的形状。
28.步骤2.2：沟槽刻蚀。单晶硅可以采用湿法刻蚀或干法刻蚀，在使用湿法刻蚀时，先对步骤1.5形成的氧化层进行湿法刻蚀或干法刻蚀，最后进行单晶硅刻蚀。在光刻胶的掩蔽下，刻蚀第一掺杂层20以及部分衬底10 ，得到沟槽30。
29.步骤2.3：去胶清洗。采用硫酸或其他去胶剂对基底表面的光刻胶进行去胶处理，之后可以进行rca清洗。
30.步骤3：如图4所示，以一个沟槽30为例进行说明，对有沟槽30的基底进行氧化，以在沟槽30表面形成预设厚度的二氧化硅层40，并在氧化过程中使得衬底10靠近二氧化硅层40的一侧形成第二掺杂区11，第一掺杂层20靠近二氧化硅层40的一侧形成第三掺杂区21，第二掺杂区11具有第一导电类型，第三掺杂区21具有第二导电类型，第二掺杂区11与第三掺杂区21之间形成第二pn结；其中，第二掺杂区11的掺杂浓度小于衬底10的掺杂浓度，且第三掺杂区21的掺杂浓度大于第一掺杂层20的掺杂浓度；或者，第二掺杂区11的掺杂浓度大于衬底10的掺杂浓度，且第三掺杂区21的掺杂浓度小于第一掺杂层20的掺杂浓度。
31.具体地，预设厚度可以为4千埃~12千埃，上述对基底氧化的方式可以为热氧化，热氧化包括干氧氧化、水汽氧化以及湿氧氧化等方式。在本发明实施例中，采用湿氧氧化中的氢氧合成氧化工艺形成二氧化硅层40。
32.例如，氢氧合成氧化的工艺温度可以为950℃~1100℃，工艺时长可以为2小时~4小时。
33.氢氧合成在生长二氧化硅层40的过程中，由于二氧化硅对磷原子的固溶度相对硅对磷原子的固溶度低，而二氧化硅对硼原子的固溶度相对硅对硼原子的固溶度高。当基底表面的二氧化硅层40由单晶硅基底表面的硅氧化生成时，二氧化硅层40内的磷原子会被排挤到第一掺杂层20中，而衬底10内的硼原子会被吸入二氧化硅层40，使二氧化硅层40下的n型第一掺杂层20硅表面的磷浓度相对其他区域的磷浓度高，p型衬底10表面硼浓度相对其他区域的硼浓度低，在沟槽30表面形成一个窄小的第二pn结。
34.由于二氧化硅生长的工艺条件下，二氧化硅排磷效果大于吸硼效应，因此第一掺杂层20靠近二氧化硅层40（或沟槽30）的区域由于二氧化硅层40排磷形成n+型的第三掺杂区21，衬底10靠近二氧化硅层40（或沟槽30）的区域由于二氧化硅层40吸硼形成p-型的第二掺杂区11，第二掺杂区11与第三掺杂区21之间形成的第二pn结（p-n+型pn结）的击穿电压低
于内部的第一pn结的击穿电压；因为第二pn结的总面积比较小，从而使芯片体内漏电流变小。而氢氧合成生长的二氧化硅层40致密性优良，缺陷少，而且二氧化硅本身为绝缘的钝化层，从而能很好的束缚住沟槽30表面可动电子，降低第二pn结表面漏电流，因而使芯片的整体的漏电流较小。
35.应理解的是，如图4中所示的第一掺杂层20、第二掺杂区11与第三掺杂区21，填充颜色并不代表掺杂浓度的均匀性或局部浓度关系，形状或边缘仅做示例说明，并不限制实际的半导体结构的边缘平整性或具体的形状。例如，采用第一掺杂层20采用热扩散形成在衬底10上时，越靠近衬底10的部分，其掺杂浓度越低。又例如，第二pn结的厚度也不是处处相等，通过实验测试与分析，越靠近第二pn结的界面的厚度越窄。
36.步骤4：如图5所示，在沟槽30上形成玻璃钝化层50。
37.具体地，步骤5可以包括以下步骤：步骤5.1：在基底表面以及沟槽30表面上涂覆玻璃浆。
38.例如，可以采用刀刮法进行玻璃浆涂覆，将玻璃粉与粘合剂按预设比例混合，采用刀刮法在基底表面以及沟槽30表面上涂覆玻璃浆。其中，玻璃浆配制比例可以为：玻璃粉：乙基纤维素：丁基卡必醇按约1kg：12.0g：500ml的比例配制；配制时可以先把丁基卡必醇加热到80
±
5℃，再将乙基纤维素溶解丁基卡必醇内，然后倒入玻璃粉，再搅拌10分钟以上，使之成为玻璃浆，再进行球磨超过2h以上，使玻璃均匀后再倒出所需的量使用。玻璃粉可以是对应芯片的铅系玻璃粉。
39.然后将硅片水平放到一个圆形可旋转的吸盘上，然后用将玻璃浆沾适量（约5-10g）到硅片中间，刀刃与硅片表面呈现约45
°
角的方式对玻璃浆进行刮涂，使玻璃浆均匀涂覆在硅片表面；然后将涂覆好的硅片置于花篮内，再进行下一片涂覆。
40.步骤5.2：对基底进行烧结，在沟槽30上形成玻璃钝化层50，玻璃钝化层50形成在二氧化硅层40上。
41.具体地，烧结可以包括预烧结以及烧结步骤。
42.预烧结、在第一预设温度下进行预烧结，去除粘合剂。例如，将涂好玻璃浆的硅片转移到扩散石英炉管内，通过500℃/30分钟的预烧，将玻璃浆内的乙基纤维素进行分解碳化。
43.烧结、在第二预设温度下进行烧结，在沟槽30上形成玻璃钝化层50。例如，经过820-960℃温度/30min以内的条件进行玻璃烧结后，在500-600℃温区下冷却10-15分钟，然后取出。
44.经过烧结后的玻璃钝化层50的厚度为10-25um，高质量的二氧化硅层40隔离了玻璃钝化层50对第二pn结的直接作用，起到缓冲层作用，避免了玻璃对第二pn结的低电压击穿层结构的破坏，从而使玻璃烧结后的漏电流仍可维持在玻璃烧结前的漏电流水平附近。
45.步骤6：如图6所示，沿沟槽30的中心线进行划片，得到瞬态抑制二极管芯片。
46.通过上述制造方法制造的低压tvs芯片，漏电流将于同类玻璃钝化工艺的tvs芯片降低，可以控制5v芯片漏电流《100ua，10v芯片漏电流《1ua。有效降低低压tvs芯片的漏电流，提高产品的时长竞争力。同时在玻璃钝化工艺之前进行氢氧合成氧化形成二氧化硅层，不需要增加繁琐的工艺步骤，易于实现。氢氧合成氧化形成二氧化硅层隔离了玻璃钝化层烧结过程对第二pn结的直接作用，起到缓冲层作用，避免了玻璃对第二pn结表面低电压击
穿层结构的破坏，从而使玻璃烧结后的漏电流仍可维持在玻璃烧结前的漏电流水平附近。
47.实施例二：请参考图6，本实施例提供一种低压瞬态抑制二极管，包括：衬底10、第一掺杂层20、沟槽30、二氧化硅层40、第二掺杂区11、第三掺杂区21以及玻璃钝化层50。
48.其中，衬底10为掺杂有第一导电类型材料。第一掺杂层20形成在衬底10的两个表面上，第一掺杂层20掺杂有第二导电类型材料，衬底10与第一掺杂层20之间形成第一pn结，第一导电类型和第二导电类型属于不同的半导体导电类型。
49.具体地，衬底10可以为掺杂有第一导电类型材料的单晶硅，第一掺杂层20通过第二导电类型元素掺杂形成在衬底10的两个表面。
50.例如，低压瞬态抑制二极管可以为npn型低压瞬态抑制二极管，衬底10为p型单晶硅衬底，掺杂元素为三价元素，如硼元素；第一掺杂层20通过n型掺杂形成在衬底10的两个表面，掺杂元素为五价元素，如磷元素。
51.沟槽30形成在第一掺杂层20表面上，沟槽30位于第一掺杂层20的边缘，对应在实施例一中的制造方法的划片区，沟槽30沿基底的厚度方向（图示的上下方向）贯穿第一掺杂层20以及部分衬底10。
52.二氧化硅层40形成在沟槽30表面上；其中，二氧化硅层40通过热氧化形成在沟槽30上，在二氧化硅层40形成的过程中，二氧化硅层40与衬底10之间形成第二掺杂区11，第一掺杂层20与二氧化硅层40之间形成第三掺杂区21。上述热氧化具体可以为氢氧合成氧化。
53.第二掺杂区11形成在衬底10靠近二氧化硅层40一侧，第二掺杂区11具有第二导电类型；第三掺杂区21形成在第一掺杂层20靠近二氧化硅层40一侧，第三掺杂区21具有第一导电类型，第二掺杂区11与第三掺杂区21之间形成第二pn结；其中，第二掺杂区11的掺杂浓度小于衬底10的掺杂浓度，且第三掺杂区21的掺杂浓度大于第一掺杂层20的掺杂浓度；或者，第二掺杂区11的掺杂浓度大于衬底10的掺杂浓度，且第三掺杂区21的掺杂浓度小于第一掺杂层20的掺杂浓度。
54.例如，当低压瞬态抑制二极管为npn型低压瞬态抑制二极管，第二掺杂区11（对应为p-型）的掺杂浓度小于衬底10（对应为p型）的掺杂浓度，第三掺杂区21（对应为n+型）的掺杂浓度大于第一掺杂层20（对应为n型）的掺杂浓度。
55.玻璃钝化层50形成在二氧化硅层40上。
56.例如，玻璃钝化层50可以是采用铅系玻璃粉，采用刀刮法进行玻璃钝化形成。
57.本实施例提供的一种低压瞬态抑制二极管，具有实施例一所描述的制造方法制造的低压瞬态抑制二极管的技术效果，在此不再赘述。
58.以上应用了具体个例对本发明进行阐述，只是用于帮助理解本发明，并不用以限制本发明。对于本发明所属技术领域的技术人员，依据本发明的思想，还可以做出若干简单推演、变形或替换。