存储单元、集成电路以及存储单元的制造方法与流程

1.本发明实施例涉及一种存储单元、集成电路以及存储单元的制造方法。更具体来说，本发明实施例涉及一种可变电阻层中具有突出部的存储单元、集成电路以及存储单元的制造方法。


背景技术：

2.快闪存储器是一种广泛使用的非易失性存储器(nonvolatile memory)类型。然而，预期快闪存储器会遇到按比例缩放的困难。因此，正在开发替代类型的非易失性存储器。相变存储器(phase change memory，pcm)是这些替代类型的非易失性存储器中的一种。pcm是采用pcm的相位来表示数据单位的一种类型的非易失性存储器。pcm具有快的读取及写入时间、非破坏性读取及高的可按比例缩放性。


技术实现要素：

3.一种存储单元包括底部电极、第一介电层、可变电阻层以及顶部电极。所述第一介电层在侧向上环绕所述底部电极。所述底部电极的顶表面位于比所述第一介电层的顶表面的水平高度低的水平高度处。所述可变电阻层设置在所述底部电极以及所述第一介电层上。所述可变电阻层与所述底部电极的所述顶表面以及所述第一介电层的所述顶表面接触。所述顶部电极设置在所述可变电阻层上。
4.一种集成电路包括衬底、第一晶体管以及内连线结构。所述第一晶体管位于所述衬底上。所述内连线结构设置在所述衬底上。所述内连线结构包括存储单元。所述存储单元包括底部电极、第一介电层、可变电阻层以及顶部电极。所述第一介电层在侧向上环绕所述底部电极。所述可变电阻层设置在所述底部电极以及所述第一介电层上。所述可变电阻层包括主体部以及连接到所述主体部的突出部。所述突出部的底表面与所述底部电极的顶表面形成热保存界面。所述顶部电极设置在所述可变电阻层上。
5.一种存储单元的制造方法包括至少以下步骤。提供具有开口的第一介电层。在所述开口内形成底部电极。执行双等离子体刻蚀处理以使在所述开口中的所述底部电极凹陷。在所述第一介电层以及所述底部电极上沉积可变电阻层。所述可变电阻层填满所述开口。在所述可变电阻层上形成顶部电极。
附图说明
6.结合附图阅读以下详细说明，能最好地理解本公开的各个方面。应注意，根据行业中的标准惯例，各种特征未按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
7.图1是根据本公开一些实施例的集成电路的示意性剖视图。
8.图2a至图2p是图1中的存储单元的制造方法的各个阶段的示意性剖视图。
9.图3a至图3e是图2e中的双等离子体刻蚀处理的机制的示意性剖视图。
10.图4是根据本公开一些替代性实施例的存储单元的制造方法的中间阶段的示意性剖视图。
11.图5是根据本公开一些替代性实施例的存储单元的制造方法的中间阶段的示意性剖视图。
12.图6是根据本公开一些替代性实施例的存储单元的示意性剖视图。
13.图7是根据本公开一些替代性实施例的存储单元的示意性剖视图。
14.附图标号说明
15.20：衬底
16.30：内连线结构
17.32：导通孔
18.34：导电图案
19.36、200、1000：介电层
20.40：钝化层
21.50：后钝化层
22.60：导电垫
23.70：导电端子
24.100：导电层
25.300：阻障层
26.300a：阻障材料层
27.400：底部电极
28.400a：底部电极材料层
29.500：可变电阻层
30.500a：主体部
31.500b：突出部
32.600：顶部电极
33.700、1100：硬掩模层
34.800：间隙壁
35.900：刻蚀终止层
36.1200：导电接触件
37.b
500a
、b
500b
、b
1200
：底表面
38.dr：深度
39.et：双等离子体刻蚀处理
40.ic：集成电路
41.mc、mc1、mc2：存储单元
42.op1、op2、op3：开口
43.pr1、pr2：光刻胶层
44.pt1：第一等离子体处理
45.pt2：第二等离子体处理
46.r：凹槽
47.st1：第一浸渍处理
48.st2：第二浸渍处理
49.t1：第一晶体管
50.t2：第二晶体管
51.t
200
、t
300
、t
400
：顶表面
52.t
200
、t
400
、t
500b
：厚度
53.t
300
：最小厚度
54.t
600
：最顶表面
具体实施方式
55.以下公开内容提供许多不同的实施例或实例以实施所提供主题的不同特征。以下阐述组件及排列的具体实例，以简化本公开。当然，这些仅为实例且并不旨在进行限制。举例来说，在以下说明中，第一特征形成在第二特征之上或形成在第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且还可包括其中在第一特征与第二特征之间可形成有附加特征以使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。此种重复是出于简明及清晰目的而并非自身指示所论述的各种实施例和/或配置之间的关系。
56.此外，为易于说明，本文中可使用例如“在
…
下面(beneath)”、“在
…
下方(below)”、“下部的(lower)”、“在
…
上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所例示的一个元件或特征与另一(其他)元件或特征的关系。除图中所绘示的取向之外，所述空间相对性用语还旨在囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且同样地可据此对本文中所使用的空间相对性描述语加以解释。
57.图1是根据本公开一些实施例的集成电路ic的示意性剖视图。在一些实施例中，集成电路ic包括衬底20、内连线结构30、钝化层40、后钝化层50、多个导电垫60以及多个导电端子70。在一些实施例中，衬底20由以下材料制成：元素半导体材料，例如晶体硅、金刚石或锗；化合物半导体材料，例如碳化硅、砷化镓、砷化铟或磷化铟；或合金半导体材料，例如硅锗、碳化硅锗、磷化镓砷或磷化镓铟。衬底20可为块状硅衬底、绝缘体上硅(silicon-on-insulator，soi)衬底或绝缘体上锗(germanium-on-insulator，goi)衬底。
58.在一些实施例中，衬底20依据电路要求(例如，p型半导体衬底或n型半导体衬底)包括各种掺杂区。在一些实施例中，掺杂区掺杂有p型或n型掺杂剂。举例来说，掺杂区可掺杂有：p型掺杂剂，例如硼或bf2；n型掺杂剂，例如磷或砷；及/或其组合。在一些实施例中，这些掺杂区用作位于衬底20上的第一晶体管t1的源极/漏极区。依据掺杂区中的掺杂剂的类型而定，第一晶体管t1可被称为n型晶体管或p型晶体管。在一些实施例中，第一晶体管t1还包括金属栅极以及位于金属栅极下方的沟道。沟道位于源极区与漏极区之间，以在第一晶体管t1导通时用作电子行进的路径。另一方面，金属栅极位于衬底20上方且嵌入内连线结构30中。在一些实施例中，第一晶体管t1使用合适的前段(front-end-of-line，feol)工艺形成。为了简单起见，图1中示出一个第一晶体管t1。然而，应理解的是，依据集成电路ic的应用，可存在多于一个第一晶体管t1。当存在多个第一晶体管t1时，这些第一晶体管t1可通
过位于两个相邻的第一晶体管t1之间的浅沟槽隔离(shallow trench isolation，sti；未示出)隔开。
59.如图1中所示，内连线结构30设置在衬底20上。在一些实施例中，内连线结构30包括多个导通孔32、多个导电图案34、多个介电层36、存储单元mc以及第二晶体管t2。如图1中所示，导电图案34以及导通孔32嵌入介电层36中。在一些实施例中，位于不同水平高度处的导电图案34通过导通孔32彼此连接。换句话说，导电图案34通过导通孔32彼此电连接。在一些实施例中，最底部的导通孔32连接到第一晶体管t1。举例来说，最底部的导通孔32连接到第一晶体管t1的嵌入到最底部的介电层36中的金属栅极。换句话说，最底部的导通孔32在第一晶体管t1与内连线结构30的导电图案34之间建立电连接。如图1中所示，最底部的导通孔32连接到第一晶体管t1的金属栅极。应注意的是，在一些替代性剖视图中，其他最底部的导通孔32也连接到第一晶体管t1的源极/漏极区。也就是说，在一些实施例中，最底部的导通孔32可被称为第一晶体管t1的“接触结构(contact structure)”。
60.在一些实施例中，介电层36的材料包括聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、苯并环丁烯(benzocyclobutene，bcb)、聚苯并恶唑(polybenzoxazole，pbo)或任何其他合适的聚合物系介电材料。作为另外一种选择，介电层36可由氧化物或氮化物(例如氧化硅、氮化硅等)形成。介电层36可通过合适的制作技术(例如旋涂、化学气相沉积(chemical vapor deposition，cvd)、等离子体增强型化学气相沉积(plasma-enhanced chemical vapor deposition，pecvd)等)形成。
61.在一些实施例中，导电图案34以及导通孔32的材料包括铝、钛、铜、镍、钨或其合金。导电图案34以及导通孔32可通过电镀、沉积及/或光刻及刻蚀形成。在一些实施例中，导电图案34以及下伏的导通孔32同时形成。应注意的是，图1中示出的介电层36的数目、导电图案34的数目以及导通孔32的数目仅是出于例示的目的，且本公开不限于此。在一些替代性实施例中，依据电路设计，可形成更少或更多层的介电层36、导电图案34及/或导通孔32。
62.如图1中所示，存储单元mc嵌入内连线结构30中。举例来说，存储单元mc嵌入介电层36中的一者中。为了简单起见，图1中示出一个存储单元mc。然而，应理解的是，依据集成电路ic的应用，可存在多于一个存储单元mc。稍后将详细阐述存储单元mc的形成方法以及结构。
63.在一些实施例中，第二晶体管t2也嵌入内连线结构30中。举例来说，第二晶体管t2嵌入介电层36中的一者中。为了简单起见，图1中示出一个第二晶体管t2。然而，应理解的是，依据集成电路ic的应用，可存在多于一个第二晶体管t2。在一些实施例中，第二晶体管t2通过对应的导通孔32电连接到导电图案34。在一些实施例中，第二晶体管t2是薄膜晶体管(thin-film transistor，tft)。举例来说，第二晶体管t2包括栅极电极、栅极介电层、沟道层以及源极/漏极区。栅极介电层夹置在沟道层与栅极电极之间。源极/漏极区分别设置在沟道层的两个相对端处。如图1中所示，导通孔32与源极/漏极区实体接触，以提供与第二晶体管t2的电连接。应注意的是，在一些替代性剖视图中，另一导通孔32也连接到第二晶体管t2的栅极电极。在一些实施例中，第二晶体管t2电连接到存储单元mc。在一些实施例中，第二晶体管t2以及存储单元mc可被统称为存储装置。举例来说，第二晶体管t2可用作存储装置的选择器(selector)。如稍后将阐述的，由于存储单元mc包含相变材料，因此图1中所示的存储装置可被称为相变随机存取存储器(phase change random access memory，
pcram)装置。在一些实施例中，由于第二晶体管t2以及存储单元mc嵌入内连线结构30中，因此第二晶体管t2以及存储单元mc被视为是在后段(back-end-of-line，beol)工艺期间形成。应注意的是，尽管图1示出第二晶体管t2以及存储单元mc嵌入不同的介电层36中，但是本公开不限于此。在一些替代性实施例中，第二晶体管t2以及存储单元mc嵌入同一介电层36中。
64.如图1中所示，在内连线结构30上依序形成钝化层40、导电垫60、后钝化层50以及导电端子70。在一些实施例中，钝化层40设置在最顶部的介电层36以及最顶部的导电图案34上。在一些实施例中，钝化层40具有多个开口，所述多个开口部分地暴露出每一最顶部的导电图案34。在一些实施例中，钝化层40是氧化硅层、氮化硅层、氮氧化硅层或由其他合适的介电材料形成的介电层。钝化层40可通过合适的制作技术(例如，高密度等离子体化学气相沉积(high-density-plasma chemical vapor deposition，hdp-cvd)、pecvd等)形成。
65.在一些实施例中，在钝化层40上形成导电垫60。在一些实施例中，导电垫60延伸到钝化层40的开口中，以与最顶部的导电图案34实体接触。也就是说，导电垫60电连接到内连线结构30。在一些实施例中，导电垫60包括铝垫、铜垫、钛垫、镍垫、钨垫或其他合适的金属垫。导电垫60可通过例如电镀、沉积及/或光刻及刻蚀来形成。应注意的是，图1中所示的导电垫60的数目以及形状仅是出于例示的目的，且本公开不限于此。在一些替代性实施例中，导电垫60的数目以及形状可基于需求来调整。
66.在一些实施例中，在钝化层40以及导电垫60上形成后钝化层50。在一些实施例中，后钝化层50形成在导电垫60上以保护导电垫60。在一些实施例中，后钝化层50具有部分地暴露出每一导电垫60的多个接触开口。后钝化层50可为聚酰亚胺层、pbo层或由其他合适的聚合物形成的介电层。在一些实施例中，后钝化层50通过合适的制作技术(例如hdp-cvd、pecvd等)形成。
67.如图1中所示，在后钝化层50以及导电垫60上形成导电端子70。在一些实施例中，导电端子70延伸到后钝化层50的接触开口中，以与对应的导电垫60实体接触。也就是说，导电端子70通过导电垫60电连接到内连线结构30。在一些实施例中，导电端子70是导电柱(conductive pillar)、导电杆(conductive post)、导电球、导电凸块等。在一些实施例中，导电端子70的材料包括各种金属、金属合金或金属与其他材料的混合物。举例来说，导电端子70可由铝、钛、铜、镍、钨、锡及/或其合金制成。导电端子70通过例如沉积、电镀、丝网印刷(screen printing)或其他合适的方法形成。在一些实施例中，导电端子70用于与随后形成或提供的其他组件(未示出)建立电连接。
68.如上所述，存储单元mc嵌入内连线结构30中。以下将结合图2a至图2p阐述存储单元mc的形成方法以及结构。
69.图2a至图2p是图1中的存储单元mc的制造方法的各个阶段的示意性剖视图。参照图2a，提供导电层100。在一些实施例中，导电层100是图1的内连线结构30的导电图案34中的一者，因此在此处省略其详细说明。此后，在导电层100上形成介电层200。在一些实施例中，介电层200由具有介电常数(k值)低于约3.0、约2.5或甚至更低的低k介电材料形成。在一些实施例中，介电层200由非低k介电材料(例如氧化硅、碳化硅(sic)、碳氮化硅(sicn)、碳氮氧化硅(siocn)等)形成。在一些替代性实施例中，介电层200的材料包括聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、bcb、pbo或任何其他合适的聚合物系介电材料。介电层200
可通过合适的制作技术(例如旋涂、cvd、pecvd等)形成。
70.在一些实施例中，介电层200具有开口op1。举例来说，将介电层200图案化以形成开口op1。在一些实施例中，通过光刻以及刻蚀工艺对介电层200进行图案化。举例来说，在介电层200上形成图案化光刻胶层(未示出)。此后，执行刻蚀工艺以移除未被图案化光刻胶层覆盖的介电层200。刻蚀工艺包括例如各向异性刻蚀工艺(例如干式刻蚀)或各向同性刻蚀工艺(例如湿式刻蚀)。随后，通过剥离工艺等移除图案化光刻胶层，以暴露出剩余的介电层200。如图2a中所示，开口op1穿透介电层200以暴露出下伏的导电层100。
71.参照图2b，在介电层200上共形地沉积阻障材料层300a。举例来说，阻障材料层300a覆盖介电层200的顶表面t
200
并延伸到开口op1中以覆盖开口op1的侧壁以及底表面。举例来说，阻障材料层300a在剖视图中呈现出u形，如图2b中所示。在一些实施例中，阻障材料层300a延伸到开口op1中，以与导电层100实体接触。在一些实施例中，阻障材料层300a的材料包括氮化钛(tin)、氮化钽(tan)、氮化钛硅(tisin)、氮化钽硅(tasin)、氮化钨硅(wsin)、碳化钛(tic)、碳化钽(tac)、碳化钛铝(tialc)、碳化钽铝(taalc)、氮化钛铝(tialn)、氮化钽铝(taaln)或其组合。在一些实施例中，阻障材料层300a通过合适的沉积工艺(例如cvd、pecvd、可流动化学气相沉积(flowable chemical vapor deposition，fcvd)、hdp-cvd、亚大气压化学气相沉积(sub-atmospheric chemical vapor deposition，sacvd)、物理气相沉积(physical vapor deposition，pvd)或原子层沉积(atomic layer deposition，ald))形成。
72.参照图2c，在阻障材料层300a上形成底部电极材料层400a。举例来说，底部电极材料层400a覆盖阻障材料层300a的顶表面。在一些实施例中，底部电极材料层400a填满开口op1。在一些实施例中，底部电极材料层400a包含金属氧化物材料，例如tio
x
、wo
x
、ruo
x
、其组合等。在一些替代性实施例中，底部电极材料层400a包含金属材料，例如ti、co、cu、alcu、w、tin、tiw、tial、tialn、ru、其组合等。在一些实施例中，底部电极材料层400a通过ald、cvd、pvd等沉积。
73.参照图2c以及图2d，移除阻障材料层300a的一部分以及底部电极材料层400a的一部分。举例来说，对图2c中所示的阻障材料层300a以及底部电极材料层400a进行减薄直到下伏的介电层200被暴露出，从而形成阻障层300以及底部电极400。在一些实施例中，通过研磨工艺(例如机械研磨工艺、化学机械抛光(chemical mechanical polishing，cmp)工艺等)对阻障材料层300a以及底部电极材料层400a进行减薄。研磨后，介电层200的顶表面t
200
、阻障层300的顶表面t
300
以及底部电极400的顶表面t
400
实质上位于相同的水平高度处。换句话说，介电层200的顶表面t
200
、阻障层300的顶表面t
300
以及底部电极400的顶表面t
400
实质上共面。如图2d中所示，阻障层300以及底部电极400位于介电层200内。换句话说，阻障层300以及底部电极400嵌入介电层200中。也就是说，介电层200在侧向上环绕阻障层300以及底部电极400。在一些实施例中，阻障层300夹置在底部电极400与介电层200之间。在一些实施例中，阻障层300在侧向上环绕底部电极400。举例来说，阻障层300从剖视图来看呈u形以覆盖底部电极400的侧壁以及底表面，如图2d中所示。在一些实施例中，阻障层300用于避免元件之间(例如，底部电极400与介电层200之间)的原子扩散。在一些实施例中，底部电极400电连接到导电层100。在一些实施例中，在对阻障材料层300a以及底部电极材料层400a进行研磨之后，残留物留在介电层200的顶表面t
200
、阻障层300的顶表面t
300
以及底部电极
400的顶表面t
400
上。这些残留物将污染随后形成的元件，并因此产生不利影响。因此，可执行清洁工艺来移除这些残留物。
74.参照图2d以及图2e，对介电层200、阻障层300以及底部电极400执行清洁工艺。在一些实施例中，在清洁工艺期间，移除阻障层300的一部分以及底部电极400的一部分，因此清洁工艺被称为双等离子体刻蚀处理(double plasma etching treatment)et。也就是说，对介电层200、阻障层300以及底部电极400执行双等离子体刻蚀处理et，以选择性地移除阻障层300的一部分以及底部电极400的一部分。另一方面，介电层200不受双等离子体刻蚀处理et的影响。将tio
x
作为用于底部电极400的材料，下面将结合图3a至图3e阐述用于移除底部电极400的一部分的双等离子体刻蚀处理et的详细机制。
75.图3a至图3e是图2e中的双等离子体刻蚀处理et的机制的示意性剖视图。参照图3a以及图3b，使用第一气体对底部电极400执行第一浸渍处理(soaking treatment)st1。在一些实施例中，第一气体包括n2h2等。在一些实施例中，n2h2气体可用作氢供体(donor)，以使得底部电极400的顶表面处的一些氧原子(即，位于底部电极400的顶表面处的tio
x
的氧原子)与源自n2h2的氢原子键结。在一些实施例中，第一浸渍处理st1在介于约200℃至约400℃的范围内的温度以及介于约200毫托(mtorr)至约10托的范围内的压力下执行。在一些实施例中，在第一浸渍处理st1期间，第一气体的流速介于约200标准立方厘米/分钟(standard cubic centimeter per minute，sccm)至约2000sccm的范围内。在一些实施例中，第一浸渍处理st1不包括导入等离子体。
76.参照图3b以及图3c，在第一浸渍处理st1之后，使用第一气体执行第一等离子体处理pt1以移除底部电极400的第一部分。举例来说，第一等离子体处理pt1剥离与氢原子键结的氧原子。也就是说，第一等离子体处理pt1剥离oh分子，以使得底部电极400的第一部分被移除，如图3c中所示。另一方面，未键结到氢原子的氧原子保持其与钛原子的键结，并留在底部电极400中。在一些实施例中，第一等离子体处理pt1在介于约200℃至约400℃的范围内的温度以及介于约100毫托至约10托的范围内的压力下执行。在一些实施例中，在第一等离子体处理pt1期间，第一气体的流速介于约200sccm至约2000sccm的范围内。在一些实施例中，在腔室中供应以产生等离子体的能量介于约200瓦(watt)至约1000瓦的范围内。
77.参照图3c以及图3d，在第一等离子体处理pt1之后，使用第二气体对底部电极400执行第二浸渍处理st2。在一些实施例中，第二气体不同于第一气体。在一些实施例中，第二气体包括hbr等。类似于第一气体的情况，hbr气体也可用作氢供体，以使得底部电极400的顶表面处的剩余的氧原子(即，位于底部电极400的顶表面处的tio
x
的氧原子)与源自hbr的氢原子键结。在一些实施例中，第二浸渍处理st2在介于约200℃至约400℃的范围内的温度以及介于约100毫托至约10托的范围内的压力下执行。在一些实施例中，在第二浸渍处理st2期间，第二气体的流速介于约200sccm至约2000sccm的范围内。在一些实施例中，第二浸渍处理st2不包括导入等离子体。
78.参照图3d以及图3e，在第二浸渍处理st2之后，使用第二气体执行第二等离子体处理pt2以移除底部电极400的第二部分。举例来说，第二等离子体处理pt2剥离与氢原子键结的氧原子。也就是说，第二等离子体处理pt2剥离oh分子，以使得底部电极400的第二部分被移除，如图3e中所示。另一方面，钛原子保留在底部电极400的顶表面处。在一些实施例中，第二等离子体处理pt2在介于约200℃至约400℃的范围内的温度以及介于约100毫托至约
10托的范围内的压力下执行。在一些实施例中，在第二等离子体处理pt2期间，第二气体的流速介于约200sccm至约2000sccm的范围内。在一些实施例中，在腔室中供应以产生等离子体的能量介于约200瓦至约1000瓦的范围内。
79.在一些实施例中，双等离子体刻蚀处理et是图3a至图3e中所示的第一浸渍处理st1、第一等离子体处理pt1、第二浸渍处理st2以及第二等离子体处理pt2的组合。参照图3a至图3e，双等离子体刻蚀处理et移除底部电极400的一部分。换句话说，双等离子体刻蚀处理et减小底部电极400的总厚度。在一些实施例中，由于双等离子体刻蚀处理et从钛原子移除氧原子，因此双等离子体刻蚀处理et也可被称为金属氧化物的化学还原处理(chemical reduction treatment)。
80.尽管图3a至图3e示出利用双等离子体刻蚀处理et来移除底部电极400的一部分，但是本公开不限于此。在一些实施例中，双等离子体刻蚀处理et也可应用于移除图2d中所示的阻障层300的一部分。具体来说，返回参照图2d以及图2e，如图2e所示，在开口op1中的阻障层300以及底部电极400被凹陷。在使阻障层300以及底部电极400凹陷之后，凹槽r形成在剩余的阻障层300以及剩余的底部电极400上方。举例来说，凹槽r从介电层200的顶表面t
200
向阻障层300的顶表面t
300
以及底部电极400的顶表面t
400
下沉。也就是说，如图2e中所示，阻障层300的顶表面t
300
以及底部电极400的顶表面t
400
位于比介电层200的顶表面t
200
的水平高度低的水平高度处。同时，阻障层300的顶表面t
300
以及底部电极400的顶表面t
400
位于相同的水平高度处。也就是说，阻障层300的顶表面t
300
与底部电极400的顶表面t
400
实质上共面。
81.在一些实施例中，使阻障层300以及底部电极400凹陷，而使得凹槽r的深度dr介于约至约的范围内。如图2e中所示，阻障层的最小厚度t
300
、底部电极400的厚度t
400
以及凹槽r的深度dr的和实质上等于介电层200的厚度t
200
。在一些实施例中，阻障层的最小厚度t
300
介于约1nm至约4nm的范围内，且底部电极400的厚度t
400
介于约50nm至约80nm的范围内。另一方面，介电层200的厚度t
200
介于约52nm至约82nm的范围内。
82.图2e示出双等离子体刻蚀处理et使阻障层300以及底部电极400二者均凹陷。然而，本公开不限于此。在一些替代性实施例中，双等离子体刻蚀处理et仅使底部电极400凹陷，而阻障层300在双等离子体刻蚀处理et后保持不变。以下将结合图4阐述这种情况。
83.图4是根据本公开一些替代性实施例的存储单元mc1的制造方法的中间阶段的示意性剖视图。参照图4，介电层200以及阻障层300二者均没有被双等离子体刻蚀处理et损坏。同时，底部电极400的一部分通过双等离子体刻蚀处理et被移除。换句话说，双等离子体刻蚀处理et仅使底部电极400凹陷。因此，阻障层300的顶表面t
300
以及介电层200的顶表面t
200
位于相同的水平高度处。也就是说，阻障层300的顶表面t
300
与介电层200的顶表面t
200
实质上共面。另一方面，底部电极400的顶表面t
400
位于比阻障层300的顶表面t
300
以及介电层200的顶表面t
200
的水平高度低的水平高度处。
84.图2e示出通过双等离子体刻蚀处理et使阻障层300以及底部电极400以相同的速率凹陷。然而，本公开不限于此。在一些替代性实施例中，阻障层300以及底部电极400可通过双等离子体刻蚀处理et以不同的速率凹陷。以下将结合图5阐述这种情况。
85.图5是根据本公开一些替代性实施例的存储单元mc2的制造方法的中间阶段的示意性剖视图。参照图5，双等离子体刻蚀处理et移除底部电极400的一部分以及阻障层300的
一部分。然而，底部电极400以不同于阻障层300的移除速率的速率被移除。因此，底部电极400的顶表面t
400
位于比阻障层300的顶表面t
300
的水平高度低的水平高度处。另一方面，由于介电层200没有被双等离子体刻蚀处理et损坏，因此介电层200的顶表面t
200
位于比阻障层300的顶表面t
300
的水平高度高的水平高度处。换句话说，从图5中所示的剖视图来看，介电层200、阻障层300以及底部电极400呈现阶梯形状。
86.应注意的是，尽管图2e、图4以及图5示出阻障层300的顶表面t
300
以及底部电极400的顶表面t
400
实质上是平坦的，但是本公开不限于此。在一些替代性实施例中，阻障层300的顶表面t
300
不是平坦的，且可具有介于约0.5nm至约2nm的范围内的粗糙度(roughness)。类似地，底部电极400的顶表面t
400
也不是平坦的，且可具有介于约1nm至约2nm的范围内的粗糙度。
87.在一些实施例中，当形成多个存储单元时，双等离子体刻蚀处理et使得不同区域中能够有一致的单元轮廓。举例来说，分别位于稀疏区域(iso-area)以及密集区域(dense-area)中的不同存储单元的单元轮廓实质上相同。因此，双等离子体刻蚀处理et可充分减少源自稀疏区域以及密集区域中的不均匀性的负载效应(loading effect)。
88.参照图2f，在执行双等离子体刻蚀处理et之后，在介电层200、阻障层300以及底部电极400上沉积可变电阻层500。在一些实施例中，可变电阻层500包含相变材料。相变材料可包括硫属化物(chalcogenide)材料，例如铟(in)-锑(sb)-碲(te)(ist)材料或锗(ge)-锑(sb)-碲(te)(gst)材料。在一些实施例中，isg材料包括in2sb2te5、in1sb2te4、in1sb4te7等。另一方面，gst材料包括ge8sb5te8、ge2sb2te5、ge1sb2te4、ge1sb4te7、ge4sb4te7、ge4sbte2、ge6sbte2等。本文中所用的连字符化学成分符号(hyphened chemical composition notation)表示包含在特定混合物或化合物中的元素，且旨在表示包含所指示元素的所有化学计量(stoichiometry)。在一些替代性实施例中，其他相变材料可包括ge-te、in-se、sb-te、ga-sb、in-sb、as-te、al-te、ge-sb-te、te-ge-as、in-sb-te、te-sn-se、ge-se-ga、bi-se-sb、ga-se-te、sn-sb-te、in-sb-ge、te-ge-sb-s、te-ge-sn-o、te-ge-sn-au、pd-te-ge-sn、in-se-ti-co、ge-sb-te-pd、ge-sb-te-co、sb-te-bi-se、ag-in-sb-te、ge-sb-se-te、ge-sn-sb-te、ge-te-sn-ni、ge-te-sn-pd以及ge-te-sn-pt。在一些实施例中，可变电阻层500通过合适的沉积工艺(例如cvd、pecvd、fcvd、hdp-cvd、sacvd、pvd或ald)沉积。
89.在一些实施例中，可变电阻层500包括主体部500a以及连接到主体部500a的突出部500b。在一些实施例中，突出部500b从主体部500a的底表面b
500a
突出。举例来说，突出部500b从主体部500a突出以填满凹槽r。换句话说，可变电阻层500延伸到开口op1中以填满开口op1。如图2f中所示，可变电阻层500与介电层200的顶表面t
200
、阻障层300的顶表面t
300
以及底部电极400的顶表面t
400
接触。也就是说，可变电阻层500的底表面的一部分与介电层200的顶表面t
200
共面，且可变电阻层500的底表面的另一部分与阻障层300的顶表面t
300
以及底部电极400的顶表面t
400
共面。举例来说，主体部500a的底表面b
500a
与介电层200的顶表面t
200
共面，而突出部500b的底表面b
500b
与阻障层300的顶表面t
300
以及底部电极400的顶表面t
400
共面。在一些实施例中，突出部500b的底表面b
500b
与底部电极400的顶表面t
400
形成热保存界面(thermal conservation interface)。
90.在一些实施例中，由于可变电阻层500的突出部500b填满凹槽r，因此突出部500b的厚度t
500b
实质上等于凹槽r的深度dr。举例来说，突出部500b的厚度t
500b
介于约至约
的范围内。如图2f中所示，阻障层300的最小厚度t
300
、底部电极400的厚度t
400
以及可变电阻层500的突出部500b的厚度t
500b
的和实质上等于介电层200的厚度t
200
。
91.在一些实施例中，由于可变电阻层500包含相变材料，因此可变电阻层500具有表示数据位(data bit)的可变相位。举例来说，可变电阻层500具有可互换的晶相(crystalline phase)与非晶相(amorphous phase)。晶相以及非晶相可分别代表二进制(binary)“1”以及二进制“0”，或者反之。因此，可变电阻层500具有随着可变电阻层500的可变相位而变化的可变电阻。举例来说，可变电阻层500在非晶相具有高电阻而在晶相具有低电阻。
92.在一些实施例中，可变电阻层500的相位通过加热而改变。举例来说，底部电极400将可变电阻层500加热到引起可变电阻层500结晶的第一温度，以将可变电阻层500改变为晶相(例如，设置(set)随后形成的存储单元mc)。类似地，底部电极400将可变电阻层500加热到熔化可变电阻层500的第二温度，以将可变电阻层500改变为非晶相(例如，重置(reset)随后形成的存储单元mc)。在一些实施例中，第一温度低于第二温度。举例来说，第一温度为约100℃至约200℃，而第二温度为约500℃至约800℃。由于可变电阻层500的相变依赖于温差，因此热限制(thermal confinement)在存储单元mc中至关重要。如上所述，可变电阻层500的突出部500b填入到凹槽r中，以使得突出部500b的底表面b
500b
与底部电极400的顶表面t
400
形成热保存界面。由于可变电阻层500与底部电极400之间的热保存界面位于凹槽r内，因此热量可在可变电阻层500内被充分保存(conserved)。换句话说，利用图2f中所示的配置，可充分减少可变电阻层500内的散热，从而确保随后形成的存储单元mc的性能。
93.在一些实施例中，底部电极400产生的热量与施加到底部电极400的电流成比例变化。也就是说，当特定电流通过底部电极400时，可变电阻层500被加热到某一温度。换句话说，随后形成的存储单元mc的重置电流(reset current，i
reset
)与可变电阻层500内保存的热量相关。如上所述，由于可变电阻层500的突出部500b充分有助于可变电阻层500内的热量保存，因此图2f中所示的配置也可充分降低随后形成的存储单元mc的重置电流。如此，可进一步增强随后形成的存储单元mc的性能。
94.参照图2g，在可变电阻层500上形成顶部电极600。在一些实施例中，顶部电极600的材料与底部电极400的材料相同。然而，本公开不限于此。在一些替代性实施例中，顶部电极600的材料可不同于底部电极400的材料。在一些实施例中，顶部电极600包含金属氧化物材料，例如tio
x
、wo
x
、ruo
x
、其组合等。在一些替代性实施例中，顶部电极600包含金属材料，例如ti、co、cu、alcu、w、tin、tiw、tial、tialn、ru、其组合等。在一些实施例中，顶部电极600通过ald、cvd、pvd等沉积。
95.参照图2h，在顶部电极600上形成硬掩模层700。在一些实施例中，硬掩模层700由非金属材料(例如sio2、sic、sin、sion等)制成。然而，本公开不限于此。在一些替代性实施例中，硬掩模层700由金属材料(例如ti、tin、ta、tan、al等)制成。在一些实施例中，硬掩模层700通过cvd、pecvd、ald、pvd、其组合等形成。
96.参照图2i，在硬掩模层700上形成光刻胶层pr1。在一些实施例中，光刻胶层pr1部分地覆盖硬掩模层700。换句话说，硬掩模层700的至少一部分被光刻胶层pr1暴露出。
97.参照图2i以及图2j，使用光刻胶层pr1作为掩模对硬掩模层700、顶部电极600以及
可变电阻层500进行图案化。举例来说，执行刻蚀工艺以移除未被光刻胶层pr1覆盖的硬掩模层700的一部分、顶部电极600的一部分以及可变电阻层500的一部分。刻蚀工艺包括例如各向异性刻蚀工艺(例如干式刻蚀)或各向同性刻蚀工艺(例如湿式刻蚀)。随后，通过剥离工艺等移除光刻胶层pr1。在一些实施例中，硬掩模层700、顶部电极600以及可变电阻层500通过相同的工艺同时被图案化。如此一来，硬掩模层700的侧壁、顶部电极600的侧壁以及可变电阻层500的侧壁对齐。如图2j中所示，在将硬掩模层700、顶部电极600以及可变电阻层500图案化之后，介电层200的一部分被暴露出。
98.参照图2k，在硬掩模层700、顶部电极600以及可变电阻层500旁形成一对间隙壁800。举例来说，所述一对间隙壁800设置在介电层200上并覆盖硬掩模层700的侧壁、顶部电极600的侧壁以及可变电阻层500的侧壁。在一些实施例中，间隙壁800由介电材料(例如氧化硅、氮化硅、sicn、siocn、其组合等)形成。在一些实施例中，间隙壁800通过沉积接着进行各向异性刻蚀形成。尽管图2k示出间隙壁800是单层结构，但是本公开不限于此。在一些替代性实施例中，间隙壁800可为多层结构。
99.参照图2l，在介电层200、所述一对间隙壁800以及硬掩模层700上形成刻蚀终止层900。举例来说，刻蚀终止层900共形地覆盖介电层200、所述一对间隙壁800以及硬掩模层700。在一些实施例中，刻蚀终止层900包括碳化硅、氮化硅、氮氧化硅、碳氮化硅或其多层。在一些实施例中，使用cvd、hdp-cvd、sacvd、分子层沉积(molecular layer deposition，mld)或其他合适的方法来沉积刻蚀终止层900。
100.参照图2m，在刻蚀终止层900上依序设置介电层1000以及硬掩模层1100。举例来说，介电层1000夹置在刻蚀终止层900与硬掩模层1100之间。在一些实施例中，介电层1000的材料与介电层200的材料相同。然而，本公开不限于此。在一些替代性实施例中，介电层1000的材料不同于介电层200的材料。在一些实施例中，介电层1000由具有k值低于约3.0、约2.5或甚至更低的低k介电材料形成。在一些实施例中，介电层1000由非低k介电材料(例如氧化硅、sic、sicn、siocn等)形成。在一些替代性实施例中，介电层1000的材料包括聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、bcb、pbo或任何其他合适的聚合物系介电材料。介电层1000可通过合适的制作技术(例如旋涂、cvd、pecvd等)形成。
101.在一些实施例中，硬掩模层1100的材料与硬掩模层700的材料相同。然而，本公开不限于此。在一些替代性实施例中，硬掩模层1100的材料不同于硬掩模层700的材料。在一些实施例中，硬掩模层1100由非金属材料(例如sio2、sic、sin、sion等)制成。然而，本公开不限于此。在一些替代性实施例中，硬掩模层1100由金属材料(例如ti、tin、ta、tan、al等)制成。在一些实施例中，硬掩模层1100通过cvd、pecvd、ald、pvd、其组合等形成。
102.参照图2n，在硬掩模层1100上形成光刻胶层pr2。在一些实施例中，光刻胶层pr2部分地覆盖硬掩模层1100。举例来说，光刻胶层pr2具有暴露出硬掩模层1100的一部分的开口op2。
103.参照图2n以及图2o，使用光刻胶层pr2作为掩模将硬掩模层1100、介电层1000、刻蚀终止层900、硬掩模层700以及顶部电极600图案化。举例来说，执行刻蚀工艺以移除硬掩模层1100的一部分、介电层1000的一部分、刻蚀终止层900的一部分、硬掩模层700的一部分以及顶部电极600的一部分，从而形成开口op3。刻蚀工艺包括例如各向异性刻蚀工艺(例如干式刻蚀)或各向同性刻蚀工艺(例如湿式刻蚀)。随后，通过剥离工艺等移除光刻胶层pr2。
如图2o中所示，开口op3穿透硬掩模层1100、介电层1000、刻蚀终止层900以及硬掩模层700。另一方面，尽管开口op3没有穿透顶部电极600，但是开口op3延伸到顶部电极600中。
104.参照图2p，在开口op3中形成导电接触件1200以形成存储单元mc。在一些实施例中，通过将导电材料(未示出)填入到开口op3中来形成导电接触件1200。导电材料包括例如钨、铝、铜、钛、钽、氮化钛、氮化钽、其合金及/或其多层。随后，执行平坦化工艺以移除硬掩模层1100上的导电材料的多余部分，从而形成导电接触件1200。如图2p中所示，导电接触件1200穿透硬掩模层1100、介电层1000、刻蚀终止层900以及硬掩模层700，以与顶部电极600实体接触。如上所述，由于开口op3延伸到顶部电极600中，填满开口op3的导电接触件1200也会延伸到顶部电极600中。举例来说，如图2p中所示，导电接触件1200的底表面b
1200
位于比顶部电极600的最顶表面t
600
的水平高度低的水平高度处。
105.参照图2p以及图1，图1中所示的导通孔32中的一些导通孔32可用作导电接触件1200，以将存储单元mc与导电图案34电连接。换句话说，存储单元mc通过内连线结构30的导通孔32以及导电图案34电连接到第一晶体管t1、第二晶体管t2及/或导电端子70。
106.图6是根据本公开一些替代性实施例的存储单元mc1的示意性剖视图。图6中的存储单元mc1对应于图4中所示的中间阶段的最终产品。参照图6，存储单元mc1类似于图2p中的存储单元mc，因此此处省略其详细说明。然而，在图6的存储单元mc1中，阻障层300不仅在侧向上环绕底部电极400，而且还在侧向上环绕可变电阻层500的突出部500b。举例来说，可变电阻层500的突出部500b的侧壁与阻障层300实体接触。在一些实施例中，阻障层300的顶表面t
300
与可变电阻层500的主体部500a的底表面b
500a
共面。
107.在一些实施例中，利用如图6所示的配置，热量可在可变电阻层500内被充分保存。换句话说，可充分减少存储单元mc1的可变电阻层500内的散热。此外，由于可变电阻层500的突出部500b充分有助于可变电阻层500内的热量保存，因此图6中所示的配置也可充分降低存储单元mc1的重置电流。如此，可确保存储单元mc1的性能。
108.图7是根据本公开一些替代性实施例的存储单元mc2的示意性剖视图。图7中的存储单元mc2对应于图5中所示的中间阶段的最终产品。参照图7，存储单元mc2类似于图2p中的存储单元mc，因此本文省略其详细说明。然而，在图7的存储单元mc2中，可变电阻层500的突出部500b的一部分被阻障层300在侧向上环绕，而可变电阻层500的突出部500b的另一部分被介电层200在侧向上环绕。举例来说，可变电阻层500的突出部500b的侧壁的一部分与阻障层300实体接触，而可变电阻层500的突出部500b的侧壁的另一部分与介电层200实体接触。在一些实施例中，阻障层300的顶表面t
300
与可变电阻层500的突出部500b的底表面b
500b
的一部分共面，而底部电极400的顶表面t
400
与可变电阻层500的突出部500b的底表面b
500b
的另一部分共面。在一些实施例中，可变电阻层500的突出部500b从图7所示的剖视图来看呈现阶梯形状。
109.在一些实施例中，利用如图7所示的配置，热量可在可变电阻层500内被充分保存。换句话说，可充分减少存储单元mc2的可变电阻层500内的散热。此外，由于可变电阻层500的突出部500b充分有助于可变电阻层500内的热量保存，因此图7中所示的配置也可充分降低存储单元mc2的重置电流。如此，可确保存储单元mc2的性能。
110.根据本公开的一些实施例，一种存储单元包括底部电极、第一介电层、可变电阻层以及顶部电极。所述第一介电层在侧向上环绕所述底部电极。所述底部电极的顶表面位于
比所述第一介电层的顶表面的水平高度低的水平高度处。所述可变电阻层设置在所述底部电极以及所述第一介电层上。所述可变电阻层与所述底部电极的所述顶表面以及所述第一介电层的所述顶表面接触。所述顶部电极设置在所述可变电阻层上。
111.根据本公开的一些实施例，所述存储单元还包括夹置在所述底部电极与所述第一介电层之间的阻障层。
112.根据本公开的一些实施例，所述阻障层的顶表面与所述底部电极的所述顶表面位于相同的水平高度处。
113.根据本公开的一些实施例，所述阻障层的顶表面与所述第一介电层的所述顶表面位于相同的水平高度处。
114.根据本公开的一些实施例，所述存储单元还包括硬掩模层、一对间隙壁、刻蚀终止层、第二介电层以及导电接触件。所述硬掩模层设置在所述顶部电极上。所述一对间隙壁设置在所述可变电阻层、所述顶部电极以及所述硬掩模层旁。所述刻蚀终止层覆盖所述第一介电层、所述一对间隙壁以及所述硬掩模层。所述第二介电层设置在所述刻蚀终止层上。所述导电接触件穿透所述第二介电层、所述刻蚀终止层以及所述硬掩模层以与所述顶部电极实体接触。
115.根据本公开的一些实施例，所述导电接触件的底表面位于比所述顶部电极的最顶表面的水平高度低的水平高度处。
116.根据本公开的一些实施例，所述硬掩模层的侧壁、所述顶部电极的侧壁以及所述可变电阻层的侧壁对齐。
117.根据本公开的一些实施例，一种集成电路包括衬底、第一晶体管以及内连线结构。所述第一晶体管位于所述衬底上。所述内连线结构设置在所述衬底上。所述内连线结构包括存储单元。所述存储单元包括底部电极、第一介电层、可变电阻层以及顶部电极。所述第一介电层在侧向上环绕所述底部电极。所述可变电阻层设置在所述底部电极以及所述第一介电层上。所述可变电阻层包括主体部以及连接到所述主体部的突出部。所述突出部的底表面与所述底部电极的顶表面形成热保存界面。所述顶部电极设置在所述可变电阻层上。
118.根据本公开的一些实施例，所述存储单元还包括夹置在所述底部电极与所述第一介电层之间的阻障层。
119.根据本公开的一些实施例，所述阻障层的最小厚度、所述底部电极的厚度以及所述可变电阻层的所述突出部的厚度的和实质上等于所述第一介电层的厚度。
120.根据本公开的一些实施例，所述阻障层在侧向上环绕所述底部电极。
121.根据本公开的一些实施例，所述阻障层进一步在侧向上环绕所述可变电阻层的所述突出部。
122.根据本公开的一些实施例，所述可变电阻层包含铟(in)-锑(sb)-碲(te)(ist)材料或锗(ge)-锑(sb)-碲(te)(gst)材料。
123.根据本公开的一些实施例，一种存储单元的制造方法包括至少以下步骤。提供具有开口的第一介电层。在所述开口内形成底部电极。执行双等离子体刻蚀处理以使在所述开口中的所述底部电极凹陷。在所述第一介电层以及所述底部电极上沉积可变电阻层。所述可变电阻层填满所述开口。在所述可变电阻层上形成顶部电极。
124.根据本公开的一些实施例，执行所述双等离子体刻蚀处理包括至少以下步骤。使
用第一气体对所述底部电极执行第一浸渍处理。使用所述第一气体执行第一等离子体处理以移除所述底部电极的第一部分。使用不同于所述第一气体的第二气体对所述底部电极执行第二浸渍处理。使用所述第二气体执行第二等离子体处理以移除所述底部电极的第二部分。
125.根据本公开的一些实施例，所述第一气体包括n2h2，且所述第二气体包括hbr。
126.根据本公开的一些实施例，所述存储单元的制造方法还包括在所述底部电极与所述第一介电层之间形成阻障层。形成所述底部电极以及所述阻障层包括至少以下步骤。在所述第一介电层上沉积阻障材料层，其中所述阻障材料层延伸到所述第一介电层的所述开口中以覆盖所述开口的侧壁以及底表面。在所述阻障材料层上形成底部电极材料层，其中所述底部电极材料层填入到所述开口中。移除所述阻障材料层的一部分以及所述底部电极材料层的一部分直到暴露出所述第一介电层，从而形成所述阻障层以及所述底部电极。
127.根据本公开的一些实施例，所述存储单元的制造方法还包括至少以下步骤。在所述顶部电极上形成硬掩模层。将所述硬掩模层、所述顶部电极以及所述可变电阻层图案化，以暴露出所述第一介电层的一部分。
128.根据本公开的一些实施例，所述硬掩模层、所述顶部电极以及所述可变电阻层通过相同的工艺同时被图案化。
129.根据本公开的一些实施例，使所述底部电极凹陷，从而使得所述底部电极的顶表面位于比所述第一介电层的顶表面的水平高度低的水平高度处。
130.前述内容概述了若干实施例的特征，以使所属领域的技术人员可更好地理解本公开的各方面。所属领域的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域的技术人员还应意识到此种等效构造并不背离本公开的精神及范围，且他们可在不背离本公开的精神及范围的情况下在本文中作出各种改变、替代及更改。