三维存储器及其制备方法、存储器系统与流程

1.本技术涉及半导体技术领域，更具体地，涉及三维存储器及其制备方法、存储器系统。


背景技术：

2.为提高单位面积的存储容量，向纵向方向发展的三维存储器(例如，3d nand)应运而生。三维存储器通常包括形成于叠层结构中的沟道结构，叠层结构中导电层和沟道结构与该导电层对应的部分共同组成存储单元，使得存储单元在垂直于衬底的方向上一维排列。在多个沟道结构形成于叠层结构中的情况下，存储单元相对于衬底形成三维阵列。此外，三维存储器通常还包括栅线缝隙结构。栅线缝隙结构可用于将存储单元阵列划分为存储块。


技术实现要素：

3.本技术的实施方式提供了一种三维存储器。该三维存储器包括：半导体层；叠层结构，位于半导体层上，多个栅线缝隙结构，贯穿叠层结构；以及多个隔离部，穿过叠层结构的靠近半导体层的一部分，并分别包覆每个栅线缝隙结构的至少一部分。
4.在一些实施方式中，叠层结构沿平行于半导体层的第一方向被划分为第一区域和第二区域，多个栅线缝隙结构包括在第一区域和第二区域内沿第一方向连续地延伸的至少一个第一栅线缝隙结构；以及多个隔离部包括在第一区域和第二区域内的至少一个第一隔离部，每个第一隔离部包覆每个第一栅线缝隙结构的至少一部分。
5.在一些实施方式中，在第一方向上，第一隔离部的长度小于第一栅线缝隙结构的长度。
6.在一些实施方式中，第一隔离部在第一区域和第二区域内对称分布。
7.在一些实施方式中，三维存储器包括多个沟道结构和多个虚设沟道结构，多个沟道结构以第一分布密度形成于第一区域内，多个虚设沟道结构以第二分布密度形成于第二区域内，第一分布密度与第二分布密度不同。
8.在一些实施方式中，多个栅线缝隙结构包括在第一区域和第二区域内沿第一方向间断地延伸的至少一个第二栅线缝隙结构；以及多个隔离部包括至少一个第二隔离部，每个第二隔离部包覆每个第二栅线缝隙结构的间断面。
9.在一些实施方式中，在第一方向上，第二隔离部的长度大于第二栅线缝隙结构的间断区域的长度。
10.在一些实施方式中，在平行于半导体层的第二方向上，第一栅线缝隙结构和第二栅线缝隙结构的关键尺寸沿着朝向半导体层的方向逐渐减小，第二方向与第一方向垂直。
11.在一些实施方式中，第一隔离部和第二隔离部均由电介质材料制成。
12.在一些实施方式中，叠层结构沿远离半导体层的方向依次包括第一叠层结构和第二叠层结构，三维存储器还包括底部选择栅切口结构，其中，第一隔离部、第二隔离部以及
底部选择栅切口结构贯穿第一叠层结构。
13.本技术的实施方式还提供了一种存储器系统。该存储器系统包括：至少一个如上文实施方式所描述的三维存储器；以及控制器，与至少一个三维存储器电连接，被配置为控制至少一个三维存储器。
14.本技术的实施方式还提供了一种三维存储器的制备方法。该三维存储器的制备方法包括：在衬底上形成初始叠层结构；在初始叠层结构中形成多个初始隔离部；形成贯穿初始叠层结构的多个栅线缝隙结构，并将多个初始隔离部转变为多个隔离部，使得多个隔离部穿过初始叠层结构的靠近衬底的一部分，并分别包覆每个栅线缝隙结构的至少一部分。
15.在一些实施方式中，初始叠层结构沿平行于衬底的第一方向被划分为第一区域和第二区域，形成初始贯穿叠层结构的多个栅线缝隙结构，并将多个初始隔离部转变为多个隔离部包括：形成在第一区域和第二区域内沿第一方向连续地延伸的至少一个第一栅线缝隙结构，并将多个初始隔离部中的至少一个初始隔离部转变为在第一区域和第二区域内的至少一个第一隔离部，每个第一隔离部包覆每个第一栅线缝隙结构的至少一部分。
16.在一些实施方式中，形成贯穿初始叠层结构的多个栅线缝隙结构，并将多个初始隔离部转变为多个隔离部包括：形成在第一区域和第二区域内沿第一方向间断地延伸的至少一个第二栅线缝隙结构，并将多个初始隔离部中的至少一个初始隔离部转变为至少一个第二隔离部，每个第二隔离部包覆每个第二栅线缝隙结构的间断面。
17.在一些实施方式中，初始叠层结构沿远离衬底的方向依次包括第一初始叠层结构和第二初始叠层结构，在初始叠层结构中形成多个初始隔离部包括：形成贯穿第一初始叠层结构的多个初始隔离部。
18.在一些实施方式中，第一隔离部和第二隔离部均由电介质材料制成。
19.根据本技术一些实施方式提供的三维存储器及其制备方法、存储器系统，通过形成包覆栅线缝隙结构至少一部分的隔离部，能够使得在形成栅线缝隙结构工艺过程中产生的尖角延伸至隔离部中，从而降低后续工艺中尖角内残留的导电材料与叠层结构中导电层之间形成漏电路径的风险，进而提高了三维存储器的电学性能。
附图说明
20.结合附图，通过以下非限制性实施方式的详细描述，本技术的其它特征、目的和优点将变得更加明显。在附图中：
21.图1是相关技术中三维存储器制备过程中的俯视示意图；
22.图2a是根据图1示出的三维存储器沿剖面线i-i’截取的剖面示意图；
23.图2b是根据图2a示出的三维存储器经过“栅极替换”工艺后的剖面示意图；
24.图3a是根据图1示出的三维存储器沿剖面线ii-ii’截取的剖面示意图；
25.图3b是根据图3a示出的三维存储器经过“栅极替换”工艺后的剖面示意图；
26.图4是根据本技术实施方式的三维存储器的制备方法的流程图；
27.图5a至图5h是根据本技术实施方式的三维存储器的制备方法的剖面示意图；
28.图6a至图6d是根据本技术实施方式的三维存储器的制备方法的俯视示意图；
29.图7a至图7c是根据本技术另一实施方式的三维存储器的结构示意图；
30.图8是根据本技术实施方式的具有存储器系统的系统框图；以及
31.图9a和9b是根据本技术的实施方式的存储器系统的示意图。
具体实施方式
32.为了更好地理解本技术，将参考附图对本技术的各个方面做出更详细的说明。应理解，这些详细说明只是对本技术的示例性实施方式的描述，而非以任何方式限制本技术的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
33.应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制。
34.还应理解的是，用语“包括”、“包括有”、“具有”、“包含”和/或“包含有”，当在本说明书中使用时表示存在所陈述的特征、元件和/或部件，但不排除存在或附加有一个或多个其它特征、元件、部件和/或它们的组合。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，修饰整个所列特征，而不是修饰列表中的单独元件。此外，当描述本技术的实施方式时，使用“可”表示“本技术的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
35.除非另外限定，否则本文中使用的所有用语(包括技术用语和科学用语)均具有与本技术所属领域普通技术人员的通常理解相同的含义。还应理解的是，用语(例如在常用词典中定义的用语)应被解释为具有与它们在相关技术的上下文中的含义一致的含义，并且将不被以理想化或过度形式化解释，除非本文中明确如此限定。
36.如在本文中所使用的，术语“层”指代包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中，层的底侧相对靠近衬底并且顶侧相对远离衬底。层能够在整个下层结构或上层结构上延伸，或者能够具有小于下层结构或上层结构的范围。此外，层能够是均匀或不均匀连续结构的区域，其厚度小于连续结构的厚度。例如，层能够位于连续结构的顶表面和底表面处或者其之间的任何一组水平平面之间。层能够水平、垂直和/或沿着锥形表面延伸。衬底能够是层，能够在其中包括一个或多个层，和/或能够在其上、其之上和/或在其之下具有一个或多个层。层能够包含多个层。
37.需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。下面将参考附图来详细说明本技术的一些实施方式。在本技术的各个附图中，x方向和y方向示出了在三维存储器中的两个垂直方向。例如，x方向可为三维存储器的字线(wl)方向，y方向可为三维存储器的位线(bl)方向。
38.以下对本技术的特征、原理和其它方面进行详细描述。
39.在一些相关技术的三维存储器中，栅线缝隙结构通常通过刻蚀栅线缝隙(沟槽)以及在栅极缝隙内形成填充结构而形成，然而在刻蚀栅线缝隙的工艺过程中，由于栅线缝隙的形貌或者邻近结构的应力影响，可能会导致沟槽侧壁产生类似鼠咬(mouse bite)的缺陷问题，这种缺陷问题会导致利用栅线缝隙进行“栅极替换”工艺的过程中，使替换后的相邻导电层之间存在漏电路径，从而影响三维存储器的电学性能。
40.图1是相关技术中三维存储器100’制备过程中的俯视示意图，图2a是根据图1示出的三维存储器100’沿剖面线i-i’截取的剖面示意图，图2b是根据图2a示出的三维存储器100’经过“栅极替换(gate replacement)”工艺后的剖面示意图。
41.如图1和2a所示，三维存储器100’可包括衬底111’和位于衬底111’上的叠层结构112’，从垂直于衬底111’的方向来看，叠层结构112’沿x方向被划分为第一区域a’和第二区域b’，多个沟道结构(例如，131)以第一分布密度形成于第一区域a’内，多个虚设沟道结构(例如，132’)以不同于第一分布密度的第二分布密度形成于第二区域b’内。
42.在示例性实施方式中，在形成多个沟道结构(例如，131’)和多个虚设沟道结构(例如，132’)之后，可形成多个沿y方向设置且沿x方向相互平行地延伸的多个栅线缝隙(例如，第一栅线缝隙121’和第二栅线缝隙122’)，多个栅线缝隙可跨越第一区域a’和第二区域b’。示例性地，沿x方向连续地延伸的第一栅线缝隙121’可将三维存储器100’划分为存储块。相邻的第一栅线缝隙121’之间可包括例如两个第二栅线缝隙122’，第二栅线缝隙122’进一步地将存储块划分为指存储块(finger)。每个第二栅线缝隙122’在其延伸方向的预定区域内断开，从而形成多个第二栅线缝隙部分122-1’、122-2’，相邻的第二栅线缝隙部分122-1’和122-2’之间具有间断区域123’。
43.在示例性实施方式中，对于形成第一栅线缝隙121’的工艺而言，由于形成于叠层结构112’中的沟道结构131’和虚设沟道结构132’分别在第一区域a’和第二区域b’内的分布密度不同，从而使待形成第一栅线缝隙121’的叠层结构112’在第一区域a’和第二区域b’的应力不同，在刻蚀叠层结构112’以形成第一栅线缝隙121’的工艺过程中，刻蚀材料受到叠层结构112’的应力影响，使得第一栅线缝隙121’的位于第一区域a’与第二区域b’的交界处附近的侧壁可能会产生类似鼠咬(mouse bite)的尖角。例如，图2a示出的叠层结构112’中的栅极牺牲层114a’和114b’之间并向叠层结构112’中延伸的尖角116’，尖角116’会使相邻的栅极牺牲层114a’和114b’连通。在后续工艺过程中，如图2b所示，经由第一栅线缝隙121’将图2a示出的叠层结构112’中的多个栅极牺牲层(例如，114a’和114b’)替换为导电层(例如，115a’和115b’)的过程中，导电材料117’可能会残留在图2a示出的尖角116’内，从而导致相邻的导电层115a’和115b’通过导电材料117’短接漏电。
44.图3a是根据图1示出的三维存储器100’沿剖面线ii-ii’截取的剖面示意图，图3b是根据图3a示出的三维存储器100’经过“栅极替换”工艺后的剖面示意图。
45.在示例性实施方式中，如图1和图3a所示，对于形成第二栅线缝隙122’的工艺而言，从垂直于衬底111’的方向来看，每个第二栅线缝隙部分122-1’和122-2’靠近间断区域123’的端部在y方向上的宽度需要逐渐减小，以避免由于第二栅线缝隙部分122-1’和122-2’的端部尺寸过大而破坏邻近的沟道结构(例如，131’)或者虚设沟道结构(例如，132’)。然而由于上文所描述的第二栅线缝隙部分122-1’和122-2’端部的形貌特点，可能会使第二栅线缝隙部分122-1’和122-2’的靠近间断区域123’的侧壁产生尖角，例如，图3a示出的叠层结构112’中的栅极牺牲层114a’和114b’之间并向叠层结构112’中延伸的尖角118’，尖角118’会使相邻的栅极牺牲层114a’和114b’连通。相似地，如图3b所示，经由第二栅线缝隙部分122-1’和122-2’将图3a示出的叠层结构112’中的多个栅极牺牲层(例如，114a’和114b’)替换为导电层(例如，115a’和115b’)的过程中，导电材料119’可能会残留在图3a示出的尖角118’内，从而导致相邻的导电层115a’和115b’通过导电材料119’短接漏电。
46.图4是根据本技术实施方式的、用于改进上述工艺处理的三维存储器制备方法1000的流程图。如图4所示，三维存储器制备方法1000包括步骤s110至s130。
47.s110，在衬底上形成初始叠层结构；
48.s120，在初始叠层结构中形成多个初始隔离部；
49.s130，形成贯穿初始叠层结构的多个栅线缝隙结构，并将多个初始隔离部转变为多个隔离部，使得多个隔离部穿过初始叠层结构的靠近衬底的一部分，并分别包覆每个栅线缝隙结构的至少一部分。
50.应理解的是，方法1000中所示的步骤不是排它性的，还可以在所示步骤中的任何步骤之前、之后或之间执行其它步骤。此外，所述步骤中的一些步骤可以是同时地执行的或者可以是按照不同于图4所示的顺序执行的。
51.图5a至图5h是根据本技术实施方式的三维存储器的制备方法1000的剖面示意图，图6a至图6d是根据本技术实施方式的三维存储器的制备方法1000的俯视示意图。下面结合可图5a至图6d进一步描述上述的步骤s110至s130。
52.s110，在衬底上形成初始叠层结构。
53.在步骤s110中，如图5a所示，衬底111可包括硅(si)、硅锗(sige)、锗(ge)、绝缘体上硅(soi)、绝缘体上锗(goi)、砷化镓(gaas)、氮化镓(gan)、碳化硅(sic)、iii-v族化合物半导体以及任何其它适合的半导体材料。示例性地，衬底111可为在其上形成的诸如初始叠层结构112、沟道结构131(参考图5e)等提供机械支撑。示例性地，衬底111可在后续工艺过程中被去除，并在衬底111的大致空间处重新形成半导体层(未示出)，从而使得最终形成的三维存储器不包括衬底111。可选地，半导体层的材料包括但不限于多晶硅。
54.在一些实施方式中，可在衬底111上先形成第一初始叠层结构1121，为在下面将描述的步骤s120中形成多个初始隔离部(例如，141和142)提供制备基础。例如，第一初始叠层结构1121可包括沿垂直于衬底111方向上交替叠置的多个电介质层(例如，第一电介质层1131)和多个栅极牺牲层(例如，第一栅极牺牲层1141)。第一初始叠层结构1121的形成方法可包括诸如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或其任何组合的薄膜沉积工艺。示例性地，第一电介质层1131和第一栅极牺牲层1141可选用在同一刻蚀条件下具有不同的刻蚀选择比的材料制备。例如，第一电介质层1131可由氧化硅制备，第一栅极牺牲层1141可由氮化硅制备。第一初始叠层结构1121中的第一栅极牺牲层1141可在后续工艺过程中被第一导电层(例如图5g示出的1151a和1151b)替换，并作为底部选择晶体管的栅极。
55.需要说明的是，图5a示出的第一初始叠层结构1121中第一电介质层1131和第一栅极牺牲层1141对的数量仅为示例性地，第一初始叠层结构1121可包括例如1、2、4、5
……
n个第一电介质层1131和第一栅极牺牲层1141对。第一初始叠层结构1121中的第一栅极牺牲层(例如，1141)经替换后的第一导电层(例如图5g示出的1151a和1151b)可例如作为底部选择晶体管的栅极，故第一初始叠层结构1121中的第一栅极牺牲层1141的数量可对应于底部选择晶体管的数量。
56.s120，在初始叠层结构中形成多个初始隔离部。
57.图5b至图5e以及图6a至图6b示出了体现步骤s120的工艺的一个示例，其中，图5b是图6a示出的三维存储器100沿剖面线iii-iii’截取的剖面示意图，图5e是图6b示出的三维存储器100沿剖面线iii-iii’截取的剖面示意图。
58.在一些实施方式中，如图5b和6a所示，第一初始隔离部141可形成于第一初始叠层结构1121中。示例性地，可例如采用光刻和刻蚀工艺(例如干法刻蚀工艺或者湿法刻蚀工
艺)在预定区域内形成贯穿第一初始叠层结构1121的开口，进一步地，可采用诸如cvd、pvd、ald或其任何组合的薄膜沉积工艺该开口内填充例如氧化硅的电介质材料，以形成第一初始隔离部141。示例性的，在y方向上，第一初始隔离部141的尺寸(宽度)大于将要形成的第一栅线缝隙121(参考图6c)的尺寸(宽度)。
59.在一些实施方式中，可采用与形成第一初始隔离部141相似的工艺方法，在预定区域内形成贯穿第一初始叠层结构1121的第二初始隔离部142。可选地，第二初始隔离部142可选用与第一初始隔离部141相同的材料例如氧化硅制备。
60.在一些实施方式中，可采用与形成第一初始隔离部141相似的工艺方法，在预定区域内形成贯穿第一初始叠层结构1121的底部选择栅切口结构151。例如，底部选择栅切口结构151可沿x方向延伸(参考图6a)。可选地，底部选择栅切口结构151可选用与第一初始隔离部141和/或第二初始隔离部142相同的材料例如氧化硅制备。
61.在一些实施方式中，第一初始隔离部141、第二初始隔离部142以及底部选择栅切口结构151可通过掩膜设计在相同的光刻和刻蚀工艺过程中形成。因此形成第一初始隔离部141和/或第二初始隔离部142的工艺方法与形成底部选择栅切口结构151的工艺方法兼容性较好，有利于降低形成第一初始隔离部141和/或第二初始隔离部142的工艺复杂度。可选地，第一初始隔离部141、第二初始隔离部142以及底部选择栅切口结构151也可分步地在第一初始叠层结构1121中形成，本申对此不做具体地限定。
62.需要说明的是，如图6a所示，第一初始隔离部141、第二初始隔离部142以及底部选择栅切口结构151形成的“预定区域”与后续工艺过程中形成第一栅线缝隙结构124和第二栅线缝隙结构125(参考图6d)等相关，第一初始隔离部141、第二初始隔离部142以及底部选择栅切口结构151所位于的预定区域将在下文中进行详细地说明。
63.在步骤s120的一个示例中，如图5c所示，第二初始叠层结构1122的第一部分1122-1可形成于第一初始叠层结构1121上，并覆盖例如第一初始隔离部141、第二初始隔离部142和/或底部选择栅切口结构151的端面以及第一初始叠层结构1121的表面。然后，可例如采用光刻和刻蚀工艺(例如干法或者湿法刻蚀工艺)形成贯穿第二初始叠层结构的第一部分1122-1和第一初始叠层结构1121至例如衬底111中的第一沟道孔133-1。可选地，可采用诸如cvd、pvd、ald或其任何组合的薄膜沉积工艺在第一沟道孔133-1内形成第一牺牲层(未示出)。接着，如图5d所示，在第二初始叠层结构1122的第一部分1122-1上形成第二初始叠层结构的第二部分1122-2，以覆盖第二初始叠层结构1122的第一部分1122-1的表面和例如第一沟道孔133-1内的第一牺牲层。进一步地，可例如采用光刻和刻蚀工艺(例如干法或者湿法刻蚀工艺)形成贯穿第二初始叠层结构1122的第二部分1122-2并与第一沟道孔133-1至少部分对准的第二沟道孔133-2。可选地，可采用例如干法或者湿法刻蚀工艺去除第一沟道孔133-1内的第一牺牲层，从而形成贯穿第一初始叠层结构1121和第二初始叠层结构1122且彼此连通的第一沟道孔133-1和第二沟道孔133-2，例如可将两者统称为“沟道孔133”并应用于下文中进行描述。
64.在一些实施方式中，与第一初始叠层结构1121相似，第二初始叠层结构1122可包括在垂直于衬底111方向上交替叠置的多个电介质层(例如，第二电介质层1132)和多个栅极牺牲层(例如，第二栅极牺牲1142)。示例性地，第二初始叠层结构1122中的第二电介质层1132和第二栅极牺牲层1142分别与第一初始叠层结构1121中的第一电介质层1131和第一
栅极牺牲层1141的形成工艺方法和材料选取均可相同，本技术在此不再赘述。可选地，第二初始叠层结构1122中的第二栅极牺牲层1142可在后续工艺过程中被第二导电层(例如图5g示出的1152)替换，并作为存储单元的栅极。
65.需要说明的是，上文所描述的第二初始叠层结构1122和沟道孔133的形成方法仅为示例性的，形成第二初始叠层结构1122和沟道孔133的方法不限于此。
66.在一些实施方式中，经上述工艺处理后形成的第一初始叠层结构1121和第二初始叠层结构1122可在平行于衬底111的平面上沿x方向被划分为第一区域a和第二区域b，并且分别用于以不同的分布密度形成例如沟道结构131和例如虚设沟道结构132(参考图6b)。虚设沟道孔(未示出)可采用与形成沟道孔133相同或相似的工艺例如同步地形成。
67.值得注意的是，如图6a所示，第一初始隔离部141可位于第一区域a和第二区域b内。换言之，第一初始隔离部141可跨域第一区域a和第二区域b。例如，第一区域a和第二区域b的交界处(虚线)分别沿负x方向和正x方向的预定区域范围内可称为交界区域，第一初始隔离部141可位于交界区域内。
68.在一些实施方式中，如图5e和6b所示，可利用上述工艺形成的沟道孔133在初始叠层结构112的第一区域a内以第一分布密度形成例如交错排列的多个沟道结构(例如，131)。相似地，可利用上述工艺形成的虚设沟道孔在初始叠层结构112的第二区域b内以例如小于第一分布密度的第二分布密度形成例如交错排列的多个虚设沟道结构(例如，132)。换言之，在一个示例中，从第一区域a至第二区域b，多个沟道结构(例如，131)至多个虚设沟道结构(例如，132)的分布密度逐渐减小，从而使得初始叠层结构112在第一区域a与第二区域b之间的交界处附近或者交界区域内的应力分布不均匀。
69.在一些实施方式中，可采用诸如cvd、pvd、ald或其任何组合的薄膜沉积工艺在沟道孔133(参考图5d)内依次形成由电荷阻挡层、电荷捕获层和隧穿层(未示出)构成的功能层1311以及沟道层1312。电荷阻挡层、电荷捕获层和隧穿层的材料可依次包括氧化硅、氮化硅和氧化硅，进而形成具有ono结构的功能层1311。沟道层1312的材料可包括硅(诸如非晶硅、多晶硅、单晶硅)等半导体材料。可选地，在沟道结构131内部可填充有电介质材料，例如氧化硅。
70.在一些实施方式中，沟道结构131还可包括位于远离衬底111端部的沟道插塞(未示出)，沟道插塞可采用与沟道层1312相同的半导体材料制备，并与沟道层1312相接触。沟道插塞可例如起到沟道结构131的漏极的作用。可选地，可采用任意一种已知的工艺方法使沟道层1312与衬底111实现电连接。例如，深孔刻蚀(sono etch)工艺、swnn(side wall n-poly/n-sub)工艺或者无深孔刻蚀(sono less)工艺等，本技术对此不做具体地限定。
71.在一些实施方式中，沟道结构131中功能层1311和沟道层1312与初始叠层结构112中每个第二栅极牺牲1142(即替换后的第二导电层1152)对应的部分以及该第二导电层1152的一部分共同构成存储单元。第二导电层1152的一部分可对应于存储单元的栅极。例如，沿沟道结构131延伸方向排列的多个存储单元在垂直于衬底111的方向上串联排列，并共享沟道层1312。存储单元可在第二导电层1152的电压控制下，使沟道层1312中的载流子进入功能层1311中的电荷捕获层，或者使功能层1311的电荷捕获层中的载流子退回沟道层1312，从而使存储单元处于编程状态或者擦除状态。可选地，在垂直于衬底111的方向上串联排列的多个存储单元两端可具有选择晶体管，例如用于控制串联排列的多个存储单元的
接通或者关断。示例性地，可根据选择晶体管的位置将其称之为顶部选择晶体管或者底部选择晶体管。可选地，底部选择晶体管可靠近衬底111设置，并且底部选择晶体管的数量可为至少一个，例如四个，本技术对此不做具体地限定。
72.在一些实施方式中，多个虚设沟道结构(例如，132)在第二区域b内贯穿初始叠层结构112。虚设沟道结构132可与沟道结构131具有相似的外轮廓形状以及形成工艺，并可例如用于提供机械支撑和/或负载平衡。可选地，虚设沟道结构132可填充有至少一种绝缘材料，例如氧化硅。值得注意的是，尽管图6b示出了在平行于衬底111的平面上，虚设沟道结构132的关键尺寸(例如，直径)大于沟道结构131的关键尺寸(例如，直径)，然而虚设沟道结构132的关键尺寸也可小于或者等于沟道结构131的关键尺寸，本技术对此不做具体地限定。
73.s130，形成贯穿初始叠层结构的多个栅线缝隙结构，并将多个初始隔离部转变为多个隔离部，使得多个隔离部穿过初始叠层结构的靠近衬底的一部分，并分别包覆每个栅线缝隙结构的至少一部分。
74.图5f至图5h以及图6c至图6d示出了步骤s130的一个示例，其中，图5f是图6c示出的三维存储器100沿剖面线iii-iii’截取的剖面示意图，图5h是图6d示出的三维存储器100沿剖面线iii-iii’截取的剖面示意图。需要说明的是，为清楚的表示尖角116和117位置，图6c和图6d示出了三维存储器100在尖角116和117所在的水平面处的俯视示意图。可以理解的是，在未存在尖角的三维存储器100的其它水平面处(例如，远离衬底111的水平面处)，从俯视图来看，第一栅线缝隙121或第二栅线缝隙122的外轮廓可不具有尖角。
75.在步骤s130中的一个示例中，如图5f和6c所示，可例如采用光刻和刻蚀工艺(例如干法和湿法刻蚀工艺)形成贯穿初始叠层结构112的第一栅线缝隙121。第一栅线缝隙121可在第一区域a和第二区域b内沿x方向连续地延伸。示例性地，第一栅线缝隙121在第一区域a和第二区域b的交界区域内可贯穿第一初始隔离部141，使得第一初始隔离部141被分割为包括两个部分143-1和143-2的第一隔离部143，两个部分143-1和143-2分别位于第一栅线缝隙121的两侧外壁和第一初始叠层结构1121之间。
76.在一些实施方式中，在初始叠层结构112的第一区域a与第二区域b之间的交界处附近或者交界区域内的应力分布不均匀的情况下，在刻蚀初始叠层结构112以形成第一栅线缝隙121的工艺过程中，刻蚀材料受到初始叠层结构112的应力影响，使得第一栅线缝隙121的侧壁产生类似鼠咬的尖角。例如，第一栅极牺牲层1141a和1141b之间并向第一隔离部143-1和143-2中延伸的尖角116。由于第一隔离部143包覆于第一栅线缝隙121的两侧，尖角116并不会延伸至例如第一初始叠层结构1121中，而是延伸至第一隔离部143中，这样不会使相邻的第一栅极牺牲层(例如，1141a和1141b)之间连通。
77.在一些实施方式中，可例如采用与形成第一栅线缝隙121相似的工艺方法形成贯穿初始叠层结构112的第二栅线缝隙122。第二栅线缝隙122可在第一区域a和/或第二区域b内沿x方向间断地延伸。第二栅线缝隙122可在x方向上断开以形成间断区域123，并且形成彼此分离的第二栅线缝隙部分122-1和122-2。示例性地，第二栅线缝隙部分122-1和122-2可贯穿第二初始隔离部142，使得第二初始隔离部142转变为第二隔离部144。例如，在x方向上，第二隔离部144可具有两个相对的表面，这两个表面分别与第二栅线缝隙部分122-1和122-2的间断面(靠近衬底111部分的间断面)相接触，这样使得第二隔离部144中的至少部分在间断区域123内填充于第二栅线缝隙部分122-1和122-2之间。换言之，第二隔离部144
包覆于第二栅线缝隙部分122-1和122-2的(靠近衬底111部分)间断面。
78.需要说明的是，间断区域123位于第一区域a和第二区域b的交界区域仅为示例性地，间断区域123还可位于第一区域a内或第二区域b内。换言之，第二栅线缝隙122可在第一区域a内、第二区域b内或第一区域a和第二区域b之间的交界区域内的断开，因而第二初始隔离部142可分别在第一区域a内、第二区域b内或第一区域a和第二区域b之间的交界区域内贯穿第一初始叠层结构1121。
79.在一些实施方式中，如图6c所示，第二栅线缝隙部分122-1或122-2靠近间断区域123的端部在y方向上的宽度可逐渐减小，在刻蚀初始叠层结构112以形成第二栅线缝隙122的工艺过程中，可能会使得第二栅线缝隙部分122-1或122-2靠近间断区域123的侧壁产生类似鼠咬的尖角。例如，第一栅极牺牲层1141a和1141b之间并向第二隔离部144中延伸的尖角118。由于第二隔离部144包覆于第二栅线缝隙部分122-1和122-2的间断面，尖角118并不会延伸至例如第一初始叠层结构1121中，而是延伸至第二隔离部144中，这样不会使相邻的第一栅极牺牲层(例如，1141a和1141b)之间连通。
80.在一些实施方式中，可例如采用湿法刻蚀工艺，经由第一栅线缝隙121和/或第二栅线缝隙122将初始叠层结构112中的多个第一栅极牺牲层(例如，1141a)和多个第二栅极牺牲层(例如，1142)去除，以形成牺牲间隙(未示出)。进一步地，可采用诸如cvd、pvd、ald或其任何组合的薄膜沉积工艺在牺牲间隙内填充例如金属钨的导电材料，以形成多个导电层(例如，第一导电层1151a和1151b、第二导电层1152)，如图5g所示。经上述工艺处理后，初始叠层结构121(参考图5f)转变为叠层结构161。
81.在一些实施方式中，如图5g所示，在填充导电材料的工艺过程中，虽然导电材料117和119可能残留在尖角116和118(参考图5f)内，但是由于第一隔离部143和/或第二隔离部144的电隔离作用，残留在尖角116和118内导电材料117和119分别被第一隔离部143和第二隔离部144包围，从而不会通过尖角116和118内导电材料117和119使相邻的第一导电层(例如，1151a和1151b)之间形成导电路径，进而导致短接漏电。
82.在一些实施方式中，如图5h和6d所示，可采用诸如cvd、pvd、ald或其任何组合的薄膜沉积工艺在第一栅线缝隙121的侧壁形成绝缘层126。绝缘层126的材料可选用例如氧化硅、氮化硅、氮氧化硅或者其它适合的电介质材料。示例性地，可采用诸如cvd、pvd、ald或其任何组合的薄膜沉积工艺在形成有绝缘层126的第一栅线缝隙121(参考图5g)内填充至少一种导电材料127，例如掺杂多晶硅、铜、铝、钨或者其任意组合，以形成第一栅线缝隙结构124。示例性地，可采用相同的工艺例如同步地形成第二栅线缝隙结构125。在一个示例中，第一栅线缝隙结构124和/或第二栅线缝隙结构125可作为多个沟道结构(例如，131)的共源极引出结构，例如，通过使第一栅线缝隙结构124中的导电材料127与例如衬底111相接触，可与多个沟道结构(例如，131)的沟道层1312电连接。在另一些示例中，可采用诸如cvd、pvd、ald或其任何组合的薄膜沉积工艺在第一栅线缝隙121和/或第二栅线缝隙122中填充至少一个绝缘材料，而不填充导电材料，使得多个沟道结构(例如，131)的共源极通过重新形成的半导体层110引出。
83.根据本技术提供的三维存储器的制备方法1000，通过形成包覆栅线缝隙结构至少一部分的隔离部，能够使得在形成栅线缝隙工艺过程中产生的尖角延伸至隔离部中，从而降低后续工艺中尖角内残留的导电材料与叠层结构中相邻的导电层之间形成漏电路径风
险，进而提高了三维存储器的电学性能。
84.本技术还提供了一种三维存储器100。图6d是根据本技术实施方式的三维存储器100的俯视示意图。图5h是根据图6d示出的三维存储器100中沿着剖面线iii-iii’截取的剖面示意图。其中与上文中相同的内容本技术不再赘述。
85.如图5h和图6d所示，三维存储器100包括：半导体层110、叠层结构161、多个栅线缝隙结构(例如，第一栅线缝隙结构124和第二栅线缝隙结构125)、多个隔离部(例如，第一隔离部144和第二隔离部144)。其中，多个栅线缝隙结构(例如，124和125)贯穿叠层结构161，多个隔离部(例如，143和144)穿过叠层结构161的靠近半导体层110的一部分，并分别包覆每个栅线缝隙结构(例如，124和125)的至少一部分。
86.在一些实施方式中，半导体层110可例如包括多晶硅，叠层结构161位于半导体层110上。示例性地，叠层结构161包括交替叠置的多个电介质层(例如，第一电介质层1131)和多个导电层(例如，第一导电层1151a和1151b)。多个电介质层(例如，1131)可由氧化硅制备，多个导电层(例如，1151a)可由金属钨制备。叠层结构161中的电介质层和导电层的堆叠层数可为8层、32层、64层、128层等，叠层结构161的堆叠层数越多，集成度越高，由其形成的存储单元的个数越多，可根据实际存储需求来设计叠层结构161的堆叠层数及堆叠高度，本技术对此不做具体地限定。
87.在一些实施方式中，如图6d所示，在x方向上，叠层结构161可被划分为例如用于形成多个沟道结构(例如，131)的第一区域a和例如用于形成多个虚设沟道结构132的第二区域b。示例性地，多个沟道结构(例如，131)以第一分布密度(交错地)形成于第一区域a内，多个虚设沟道结构(例如，132)以例如小于第一分布密度的第二分布密度形成于第二区域b内。
88.在一些实施方式中，如图5h和图6d所示，第一栅线缝隙结构124贯穿叠层结构161并沿x方向在第一区域a和第二区域b内连续地延伸，以将三维存储器100划分为存储块。第一隔离部143在第一区域a和第二区域b内穿过叠层结构161的靠近半导体层110的一部分，并包覆第一栅线缝隙结构124位于交界区域内的一部分，以使第一栅线缝隙结构124的位于交界区域内的部分与叠层结构161的靠近半导体层110的部分之间形成绝缘隔离。示例性地，第一隔离部143可包括两个部分143-1和143-2，两个部分143-1和143-2分别位于第一栅线缝隙结构124的位于交界区域内的部分的两侧，使得第一栅线缝隙结构124与两侧的叠层结构161的靠近半导体层110的部分之间形成绝缘隔离。可选地，第一隔离部143可由电介质材料例如氧化硅制备。
89.在一些实施方式中，在形成第一栅线缝隙结构124的工艺过程中，向第一隔离部143-1和/或143-2延伸的由导电材料117填充的尖角被包围在第一隔离部143-1和/或143-2中，可避免尖角内导电材料117与叠层结构161中的导电层(例如，1151a和1151b)之间形成漏电路径，进而提高了三维存储器的电学性能。
90.在一些实施方式中，在平行于半导体层110的平面上，第一栅线缝隙结构124的关键尺寸沿着朝向半导体层110的方向逐渐减小。例如，第一栅线缝隙结构124在y方向上的宽度沿着朝向半导体层110的方向逐渐减小。换言之，在y方向上，第一栅线缝隙结构124在远离半导体层110的宽度w1大于第一栅线缝隙结构124在靠近半导体层110的宽度w2。在这种情况下，如上文所述的由导电材料117填充的尖角更容易地形成于叠层结构161的靠近半导
体层110的部分中，而将第一隔离部143设置于叠层结构161的靠近半导体层110的部分中，能够进一步地降低叠层结构161中相邻的导电层(例如，1151a和1151b)之间形成漏电路径的风险。
91.在一些实施方式中，第一隔离部143可在x方向上延伸。在x方向上，第一隔离部143的长度可小于第一栅线缝隙结构124的长度。例如，第一隔离部143在x方向上的长度可为400nm至500nm。可选地，第一隔离部143在第一区域a和第二区域b内可呈对称分布。例如，第一隔离部143相对于第一区域a和第二区域b的交界处对称分布。需要说明的是，第一隔离部143在x方向的延伸长度本技术对此不做具体的限定，例如，第一隔离部143的长度也可等于第一栅线缝隙结构124的长度。可以理解的是，由导电材料117填充的尖角是由于第一区域a和第二区域b的应力分布不均匀而形成的，第一隔离部143小于第一栅线缝隙结构124的长度能够在避免叠层结构161中相邻的导电层(例如，1151a和1151b)形成漏电路径的前提下，减小第一隔离部143所占用的空间。
92.在一些实施方式中，如图5h和图6d所示，第二栅线缝隙结构125贯穿叠层结构161并沿x方向在第一区域a和第二区域b内间断地延伸，以将存储块进一步地划分为指存储块。第二栅线缝隙结构125可在第一区域a、第二区域b或者第一区域a和第二区域b的交界部分的预定区域内断开，使得第二栅线缝隙结构125在x方向上形成彼此间隔的多个第二栅线缝隙结构部分(例如125-1和125-2)。相邻的第二栅线缝隙结构部分(例如125-1和125-2)之间可具有间断区域123。例如，在x方向上，第二隔离部144可具有两个相对的表面，这两个表面与第二栅线缝隙结构部分125-1和125-2的间断面(靠近半导体层110的一部分)相接触，这样使得第二隔离部144中的至少部分在间断区域123内填充于第二栅线缝隙结构部分125-1和125-2之间。换言之，第二隔离部144包覆于第二栅线缝隙结构部分125-1和125-2的(靠近半导体层110部分)间断面，从而使得第二栅线缝隙结构部分125-1和125-2与叠层结构161之间形成绝缘隔离。可选地，第二隔离部144可由电介质材料例如氧化硅制备。
93.在一些实施方式中，在形成第二栅线缝隙结构125的工艺过程中，向第二隔离部144延伸的由导电材料119填充的尖角被包围在第二隔离部144中，可避免尖角内的导电材料119与叠层结构161中的导电层(例如，1151a和1151b)之间形成漏电路径，进而提高了三维存储器的电学性能。
94.在一些实施方式中，在平行于半导体层110的平面上，第二栅线缝隙结构125的关键尺寸沿着朝向半导体层110的方向逐渐减小。例如，在y方向上，各个第二缝隙结构部分125-1和125-2靠近间断区域123的关键尺寸沿着朝向半导体层110的方向逐渐减小。在这种情况下，如上文所述的由导电材料119填充的尖角更容易地形成于叠层结构161的靠近半导体层110的部分中，而将第二隔离部144设置于叠层结构161的靠近半导体层110的部分中，能够有效地降低叠层结构161中相邻的导电层(例如，1151a和1151b)之间形成漏电路径的风险。
95.在一些实施方式中，间断区域123可位于第一区域a内、第二区域b内或第一区域a和第二区域b的交界区域内。在间断区域123位于第一区域a和第二区域b的交界区域内的情况下，各个第二栅线缝隙结构部分125-1和125-2可能由于第一区域a和第二区域b应力不均匀而产生位于第二栅线缝隙结构部分125-1和125-2在y方向的两侧由导电材料填充的尖角，第二隔离部144在第一区域a和第二区域b内沿x方向延伸，并且第二隔离部144在x方向
上的长度大于间断区域123在x方向上的长度，使得第二隔离部144在x方向上的表面还能够与各个第二栅线缝隙结构部分125-1和125-2侧壁相接触。换言之，第二隔离部144在y方向上包覆于第二栅线缝隙结构125位于交界区域内的一部分，从而使得在形成第二栅线缝隙结构部分125-1/125-2的工艺过程中形成的在y方向上延伸的尖角被包围在第二隔离部144中，可进一步地降低叠层结构161中相邻的导电层(例如，1151a和1151b)之间形成漏电路径的风险。
96.根据本技术提供的上述三维存储器100，通过设置包覆栅线缝隙结构至少一部分的隔离部，能够使得在形成栅线缝隙结构的工艺过程中产生的尖角延伸至隔离部中，从而降低后续工艺中尖角内残留的导电材料与叠层结构中相邻的导电层之间形成漏电路径风险，进而提高了三维存储器的电学性能。
97.图7a至图7c是根据本技术另一实施方式的三维存储器200的结构示意图。其中，图7a为三维存储器200的俯视示意图，图7b为沿剖面线
ⅳ‑ⅳ’
截取的剖面示意图，图7c为沿剖面线
ⅴ‑ⅴ’
截取的剖面示意图。三维存储器200的内部结构与上文详细描述的三维存储器100相同，本技术在此不再赘述。该实施方式旨在说明，尖角217可在第一隔离部243的一侧中延伸(参考图7b)，而且不在第二隔离部244中延伸(参考图7c)。换言之，在第一栅线缝隙结构224和第二栅线缝隙结构225的工艺过程中，尖角出现在第一栅线缝隙结构224和/或第二栅线缝隙结构225的外周是随机的，而单独地设置第一隔离部243、单独地设置第二隔离部244或同时地设置第一隔离部243和第二隔离部244均具有降低使相邻的导电层之间形成漏电路径的风险，从而有利于提高三维存储器200的电学性能。
98.本技术的另一方面还提供了一种存储器系统12。图8示出了根据本技术实施方式的具有存储器系统12的系统10的框图。
99.系统10可为移动电话、台式计算机、膝上型电脑、平板电脑、车载计算机、游戏控制台、打印机、定位器件、可穿戴电子器件、智能传感器、虚拟现实(virtual reality，vr)器件、增强现实(argument reality，ar)器件或者任何其他适当的电子器件(该电子器件具有位于其中的存储器系统12)。如图8所示，系统10可包括主机18和存储器系统12，存储器系统12具有一个或多个三维存储器14和控制器16。主机18可为电子器件的处理器，诸如，中央处理单元(central processing unit，cpu)，或者可为片上系统(system-on-chip，soc)，诸如，应用处理器(application processor，ap)。主机18可被配置为往来于三维存储器14发送或接收数据。
100.三维存储器14可为本文公开的任何实施方式所描述的三维存储器，例如，图6d或图7a示出的三维存储器100或200。在一些实施方式中，每个三维存储器14包括存储单元阵列以及存储单元阵列的外围电路。示例性地，存储单元阵列与外围电路可在不同平面中堆叠在彼此之上。
101.根据一些实施方式，控制器16耦合至三维存储器14和主机18，并且被配置为控制三维存储器14。控制器16可管理存储在三维存储器14中的数据，并且与主机18通信。在一些实施方式中，控制器16被设计为在低占空比环境下工作，比如安全数字(secure digital，sd)卡、紧致闪存(compact flash，cf)卡、通用串行总线(universal serial bus，usb)闪存驱动器或者在诸如个人计算器、数字相机、移动电话等的电子器件中使用的其他介质。在一些实施方式中，控制器16被设计为在高占空比环境下工作，比如用作移动器件的数据存储
装置的ssd或嵌入式多媒体卡(embedded multi-media-card，emmc)、以及企业存储阵列，移动器件诸如是智能电话、平板电脑、膝上型电脑等。控制器16可被配置为控制三维存储器14的操作，诸如读取、擦除和编程操作。控制器16还可被配置为管理与存储在三维存储器14中的或者将被存储在三维存储器14中的数据有关的各种功能，该各种功能包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、磨损均衡等。在一些实施方式中，控制器16被进一步配置为处理与从三维存储器14读取的或者被写入到三维存储器14的数据有关的纠错码(error correction code，ecc)。还可由控制器16执行任何其他适当功能，例如，对三维存储器14进行格式化。控制器16可根据特定通信协议与外部器件(例如，主机18)通信。例如，控制器16可通过各种接口协议中的至少一种与外部器件通信，接口协议诸如是usb协议、mmc协议、外围部件互连(peripheral component interconnection，pci)协议、高速pci(pci-express，pci-e)协议、高级技术附件(advanced technology attachment，ata)协议、串行ata协议、并行ata协议、小型计算机小型接口(small computer small interface，scsi)协议、增强型小型磁盘接口(enhanced small disk interface，esdi)协议、集成驱动电子设备(integrated drive electronics，ide)协议、firewire协议等。
102.控制器16和一个或多个三维存储器14可被集成到各种类型的存储器系统中，例如，被包括在同一封装(诸如通用闪速存储(universal flash storage，ufs)封装或emmc封装)中。也就是说，存储器系统12可被实施并且封装到不同类型的最终电子产品中。在如图9a中所示的一个示例中，控制器16和单个三维存储器14可被集成到存储器卡22中。存储器卡22可包括pc卡(pcmcia，个人计算机存储器卡国际协会)、cf卡、智能媒体(smart media，sm)卡、存储棒、多媒体卡(mmc、rs-mmc、mmcmicro)、sd卡(sd、minisd、microsd、sdhc)、ufs等。存储器卡22可进一步包括将存储器卡22与主机(例如，图8中的主机18)耦合的存储器卡连接器24。在如图9b中所示的另一示例中，控制器16和多个三维存储器14可被集成到ssd 26中。ssd 26可进一步包括将ssd 26与主机(例如，图8中的主机18)耦合的ssd连接器28。在一些实施方式中，ssd 26的存储容量和/或操作速度高于存储器卡22的存储容量和/或操作速度。
103.以上描述仅为本技术的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本技术中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本技术中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。