半导体存储装置的制作方法

半导体存储装置
1.关联申请的引用
2.本技术以基于在2021年09月10日申请的在先的日本国专利申请第2021-147983号的优先权的利益为基础，并且，要求该利益，其内容整体通过引用而包含于此。
技术领域
3.本实施方式涉及半导体存储装置。


背景技术：

4.已知包括多个存储器晶体管的半导体存储装置。在这些多个存储器晶体管的栅极绝缘层例如设置有氮化硅(si3n4)等的绝缘性的电荷蓄积层、浮置栅极等的导电性的电荷蓄积层、铁电层等的能够存储数据的存储部。


技术实现要素：

5.一个实施方式提供长寿命的半导体存储装置。
6.一个实施方式涉及的半导体存储装置具备：第1半导体层，在第1方向上延伸；第1导电层及第2导电层，在第1方向上排列，分别与第1半导体层相对；第1绝缘部，设置在第1半导体层与第1导电层之间，包含氧(o)和铪(hf)；第2绝缘部，设置在第1半导体层与第2导电层之间，包含氧(o)和铪(hf)；以及第1电荷蓄积层，设置在第1绝缘部与第2绝缘部之间，与第1导电层以及第2导电层分开。
7.根据上述的构成，能够提供长寿命的半导体存储装置。
附图说明
8.图1是示出第1实施方式涉及的半导体存储装置的一部分的构成的示意性的电路图。
9.图2是该半导体存储装置的示意性的俯视图。
10.图3是示出该半导体存储装置的一部分的构成的示意性的立体图。
11.图4是将图3的a所示的部分放大示出的示意性的剖视图。
12.图5是用于对存储单元mc的阈值电压进行说明的示意性的直方图。
13.图6是用于对存储单元mc的极化率进行说明的示意性的曲线图。
14.图7是用于对存储单元mc的状态进行说明的示意性的剖视图。
15.图8是用于对存储单元mc的状态进行说明的示意性的剖视图。
16.图9是用于对存储单元mc的状态进行说明的示意性的能带图。
17.图10是用于对存储单元mc的状态进行说明的示意性的能带图。
18.图11是用于对第1实施方式涉及的半导体存储装置的制造方法进行说明的示意性的剖视图。
19.图12是用于对该制造方法进行说明的示意性的剖视图。
20.图13是用于对该制造方法进行说明的示意性的剖视图。
21.图14是用于对该制造方法进行说明的示意性的剖视图。
22.图15是用于对该制造方法进行说明的示意性的剖视图。
23.图16是用于对该制造方法进行说明的示意性的剖视图。
24.图17是用于对该制造方法进行说明的示意性的剖视图。
25.图18是用于对该制造方法进行说明的示意性的剖视图。
26.图19是用于对该制造方法进行说明的示意性的剖视图。
27.图20是用于对该制造方法进行说明的示意性的剖视图。
28.图21是用于对该制造方法进行说明的示意性的剖视图。
29.图22是用于对该制造方法进行说明的示意性的剖视图。
30.图23是用于对该制造方法进行说明的示意性的剖视图。
31.图24是用于对该制造方法进行说明的示意性的剖视图。
32.图25是用于对第1实施方式涉及的半导体存储装置的读出动作进行说明的示意性的剖视图。
33.图26是用于对第1实施方式涉及的半导体存储装置的写入动作进行说明的示意性的剖视图。
34.图27是用于对第1实施方式涉及的半导体存储装置的擦除动作进行说明的示意性的剖视图。
35.图28是用于对存储单元mc的状态进行说明的示意性的剖视图。
36.图29是用于对存储单元mc的状态进行说明的示意性的剖视图。
37.图30是用于对第1实施方式涉及的半导体存储装置的阈值电压调整动作进行说明的示意性的剖视图。
38.图31是示出第2实施方式涉及的半导体存储装置的一部分的构成的示意性的剖视图。
39.图32是示出第3实施方式涉及的半导体存储装置的一部分的构成的示意性的剖视图。
40.图33是用于对第3实施方式涉及的半导体存储装置的制造方法进行说明的示意性的剖视图。
41.图34是用于对该制造方法进行说明的示意性的剖视图。
42.图35是用于对该制造方法进行说明的示意性的剖视图。
43.图36是用于对该制造方法进行说明的示意性的剖视图。
44.图37是用于对该制造方法进行说明的示意性的剖视图。
45.图38是示出第4实施方式涉及的半导体存储装置的一部分的构成的示意性的剖视图。
46.图39是示出第5实施方式涉及的半导体存储装置的一部分的构成的示意性的剖视图。
47.图40是示出第6实施方式涉及的半导体存储装置的一部分的构成的示意性的剖视图。
48.图41是示出第7实施方式涉及的半导体存储装置的一部分的构成的示意性的剖视
图。
49.图42是示出第8实施方式涉及的半导体存储装置的一部分的构成的示意性的剖视图。
50.图43是示出第9实施方式涉及的半导体存储装置的一部分的构成的示意性的剖视图。
51.图44是示出第9实施方式涉及的半导体存储装置的其他构成例的一部分的构成的示意性的剖视图。
52.图45是示出其他实施方式涉及的半导体存储装置的一部分的构成的示意性的剖视图。
53.图46是示出其他实施方式涉及的半导体存储装置的一部分的构成的示意性的剖视图。
具体实施方式
54.接着，参照附图对实施方式涉及的半导体存储装置进行详细说明。此外，以下的实施方式终究只是一例，并非以限定本发明的意图示出。另外，以下的附图是示意性的，为了便于说明，有时省略一部分的构成等。另外，有时对关于多个实施方式所共通的部分赋予同一标号并省略说明。
55.另外，在本说明书中表述为“半导体存储装置”的情况下，有时意味着存储器裸片，有时意味着存储芯片、存储卡、ssd(solid state drive，固态硬盘驱动器)等包括控制器裸片的存储系统。而且，有时也意味着智能手机、平板终端、个人计算机等包括主机计算机的构成。
56.另外，在本说明书中表述为“控制电路”的情况下，有时意味着设置于存储器裸片的定序器等外围电路，有时意味着与存储器裸片连接的控制器裸片或者控制器芯片等，有时还意味着包括它们双方的构成。
57.另外，在本说明书中，在表述为第1构成与第2构成“电连接”的情况下，既可以是第1构成与第2构成直接连接，也可以是第1构成经由布线、半导体部件或者晶体管等与第2构成连接。例如在串联连接了3个晶体管的情况下，即使第2个晶体管为截止(off)状态，第1个晶体管也与第3个晶体管“电连接”。
58.另外，在本说明书中，在表述为第1构成“连接”在第2构成和第3构成之“间”的情况下，有时意味着第1构成、第2构成以及第3构成串联连接、且第2构成经由第1构成与第3构成连接。
59.另外，在本说明书中，在表述为电路等使两条布线等“导通”的情况下，例如有时意味着该电路等包括晶体管等，该晶体管等设置于两条布线之间的电流路径，该晶体管等成为导通(on)状态。
60.另外，在本说明书中，将相对于基板的上表面平行的预定方向称为x方向，将相对于基板的上表面平行、且与x方向垂直的方向称为y方向，将相对于基板的上表面垂直的方向称为z方向。
61.另外，在本说明书中，有时将沿着预定面的方向称为第1方向，将沿着该预定面并与第1方向交叉的方向称为第2方向，将与该预定面交叉的方向称为第3方向。这些第1方向、
第2方向以及第3方向既可以与x方向、y方向以及z方向中的任一方向对应，也可以不对应。
62.另外，在本说明书中，“上”“下”等表述以基板为基准。例如，将沿着上述z方向从基板远离的方向称为上，将沿着z方向靠近基板的方向称为下。另外，在关于某构成表述为下表面、下端的情况下，设为意味着该构成的基板侧的面、端部，在表述为上表面、上端的情况下，设为意味着该构成的与基板相反侧的面、端部。另外，将与x方向或者y方向交叉的面称为侧面等。
63.另外，在本说明书中，在关于构成、部件等表述为预定方向的“宽度”“长度”或者“厚度”等的情况下，有时意味着通过sem(scanning electron microscopy，扫描电子显微镜)、tem(transmission electron microscopy，透射电子显微镜)等观察到的截面等中的宽度、长度或者厚度等。
64.[第1实施方式]
[0065]
[存储器裸片md的电路构成]
[0066]
图1是示出第1实施方式涉及的存储器裸片md的一部分的构成的示意性的电路图。如图1所示，存储器裸片md具备存储数据的存储单元阵列mca和与存储单元阵列mca连接的外围电路pc。
[0067]
如图1所示，存储单元阵列mca具备多个存储块blk。这多个存储块blk分别具备多个串单元su。这多个串单元su分别具备多个存储串ms。这多个存储串ms的一端分别经由电独立的多条位线bl连接于外围电路pc。另外，这多个存储串ms的另一端分别经由在电气上共同的1条源极线sl连接于外围电路pc。
[0068]
存储串ms具备串联连接在位线bl和源极线sl之间的漏极侧选择晶体管std、多个存储单元mc(存储器晶体管)以及源极侧选择晶体管sts。以下，有时将漏极侧选择晶体管std和源极侧选择晶体管sts简称为选择晶体管(std、sts)。
[0069]
存储单元mc是具备作为沟道区域发挥功能的半导体层、包含存储部的栅极绝缘层以及栅电极的场效应型的晶体管。存储单元mc的阈值电压根据存储部的状态而变化。存储单元mc存储1位(bit)或者多位的数据。此外，在与1个存储串ms对应的多个存储单元mc的栅电极分别连接有字线wl。这些字线wl分别共同连接于1个存储块blk中的全部存储串ms。
[0070]
选择晶体管(std、sts)是具备作为沟道区域发挥功能的半导体层、栅极绝缘层以及栅电极的场效应型的晶体管。在选择晶体管(std、sts)的栅电极分别连接有选择栅极线(sgd、sgs)。漏极侧选择栅极线sgd与串单元su对应地设置，共同连接于一个串单元su中的全部存储串ms。源极侧选择栅极线sgs共同连接于存储块blk中的全部存储串ms。
[0071]
外围电路pc例如具备生成动作电压并向电压供给线输出的电压生成电路、使所希望的电压供给线与位线bl、源极线sl、字线wl以及选择栅极线(sgd、sgs)导通的解码电路、对位线bl的电流或者电压进行检测的感测放大器电路、对这些电路进行控制的定序器等。
[0072]
[存储器裸片md的构造]
[0073]
图2是存储器裸片md的示意性的俯视图。如图2所示，存储器裸片md具备半导体基板100。在图示的例子中，在半导体基板100设置有在x方向上排列的两个存储单元阵列区域r
mca
。另外，在存储单元阵列区域r
mca
设置有在y方向上排列的多个存储块blk。另外，在半导体基板100的y方向上的端部设置有外围电路区域r
pc
。
[0074]
图3是示出存储器裸片md的一部分的构成的示意性的立体图。图4是将图3的a中所
示的部分放大示出的示意性的剖视图。
[0075]
如图3所示，本实施方式涉及的存储器裸片md具备在半导体基板100的上方在z方向上排列的多个导电层110、在z方向上延伸的多个半导体层120、分别设置在多个导电层110和多个半导体层120之间的多个栅极绝缘层130、与半导体基板100连接的导电层140以及设置在这些构成的上方的导电层150。
[0076]
半导体基板100例如是由包含硼(b)等p型杂质的p型硅(si)形成的半导体基板。在半导体基板100的表面例如设置有包含磷(p)等n型杂质的n型阱区域、包含硼(b)等p型杂质的p型阱区域以及未设置n型阱区域和p型阱区域的半导体基板区域。n型阱区域、p型阱区域以及半导体基板区域分别作为构成外围电路pc的多个晶体管以及多个电容器等的一部分发挥功能。
[0077]
导电层110是在x方向上延伸的大致板状的导电层。例如如图4所例示，导电层110也可以包括氮化钛(tin)等的势垒导电膜112和钨(w)等的金属膜113的层叠膜等。另外，导电层110例如也可以包括包含磷(p)或者硼(b)等杂质的多晶硅等。在z方向上排列的多个导电层110之间分别设置有氧化硅(sio2)等的绝缘层101。此外，如图4所示，在本实施方式中，在导电层110与绝缘层101之间分别设置有绝缘层102。
[0078]
如图3所示，一部分的导电层110分别作为字线wl(图1)以及与其连接的多个存储单元mc(图1)的栅电极发挥功能。另外，一部分的导电层110分别作为漏极侧选择栅极线sgd(图1)以及与其连接的多个漏极侧选择晶体管std(图1)的栅电极发挥功能。
[0079]
在导电层110的下方设置有导电层111。导电层111例如也可以包括氮化钛(tin)等的势垒导电膜和钨(w)等的金属膜的层叠膜等。另外，在导电层111和导电层110之间设置有氧化硅(sio2)等的绝缘层101。
[0080]
半导体层120在x方向以及y方向上以预定图案排列。半导体层120作为一个存储串ms(图1)所包括的多个存储单元mc以及漏极侧选择晶体管std的沟道区域发挥功能。半导体层120例如是多晶硅(si)等的半导体层。半导体层120具有大致有底圆筒状的形状，在中心部分设置有氧化硅等的绝缘层125。另外，半导体层120的外周面分别由导电层110包围，与导电层110相对。
[0081]
在半导体层120的上端部设置有包含磷(p)等n型杂质的杂质区域121。杂质区域121经由接触ch和接触cb而连接于位线bl。
[0082]
半导体层120的下端部经由由单晶硅(si)等形成的半导体层122而连接于半导体基板100的p型阱区域。半导体层122作为源极侧选择晶体管sts的沟道区域发挥功能。半导体层122的外周面由导电层111包围，与导电层111相对。在半导体层122与导电层111之间设置有氧化硅等的绝缘层123。
[0083]
栅极绝缘层130具有将半导体层120的外周面覆盖的大致圆筒状的形状。例如如图4所示，栅极绝缘层130具备与多个导电层110对应地在z方向上排列的多个铁电层131、在z方向上延伸的绝缘层132以及设置在铁电层131和绝缘层101之间的电荷蓄积层133。
[0084]
多个铁电层131分别设置在导电层110与半导体层120之间。在图示的例子中，铁电层131与导电层110相接。另外，在图示的例子中，在z方向上排列的多个铁电层131被在z方向上截断，且在z方向上相互分离。
[0085]
铁电层131例如也可以包含正交晶的氧化铪。铁电层131所包含的氧化铪也可以是
以正交晶为主。更具体而言，铁电层131所包含的氧化铪也可以是以第三正交晶(orthorhombic iii、空间群pbc21、空间群编号第29)为主。在铁电层131所包含的氧化铪的结晶中，正交晶的结晶所占的比例也可以最多。此外，正交晶也被称为斜方晶。
[0086]
另外，铁电层131可以包含选自由硅(si)、锆(zr)、铝(al)、钇(y)、锶(sr)、镧(la)、钐(sm)、钆(gd)、铽(tb)、镝(dy)、钬(ho)、铒(er)、镱(yb)、镥(lu)及钡(ba)构成的群的至少一个添加元素。
[0087]
从使氧化铪显现铁电性的观点出发，上述添加元素的浓度优选为0.1原子％以上且60原子％以下。用于使氧化铪显现铁电性的上述添加元素的浓度的合适范围根据添加元素的种类而不同。例如在添加元素为硅(si)的情况下，用于使得显现铁电性的上述添加元素的浓度的合适范围为3原子％以上且7原子％以下。例如，在添加元素为钡(ba)的情况下，用于使得显现铁电性的上述添加元素的浓度的合适范围为0.1原子％以上且3原子％以下。例如在添加元素为锆(zr)的情况下，用于使得显现铁电性的上述添加元素的浓度的合适范围为10原子％以上且60原子％以下。
[0088]
绝缘层132设置在多个铁电层131与半导体层120之间。在图示的例子中，绝缘层132与在z方向上排列的多个铁电层131以及半导体层120相接。绝缘层132例如包含氧化硅(sio2)。
[0089]
电荷蓄积层133在z方向上相邻的两个铁电层131之间各设置有两个。电荷蓄积层133设置在绝缘层102与绝缘层132之间。电荷蓄积层133与导电层110分开。另外，电荷蓄积层133与铁电层131、绝缘层132、绝缘层101以及绝缘层102相接。电荷蓄积层133既可以为浮置栅极，也可以为绝缘性的电荷蓄积层。在电荷蓄积层133为浮置栅极的情况下，电荷蓄积层133例如也可以包含硅(si)等。另外，电荷蓄积层133也可以包含磷(p)等n型杂质或者硼(b)等杂质。在电荷蓄积层133为绝缘性的电荷蓄积层的情况下，电荷蓄积层133例如也可以包含氮化硅(si3n4)等。
[0090]
例如如图3所示，导电层140在z方向以及x方向上延伸。导电层140与设置于半导体基板100的p型阱区域的n型杂质区域连接。导电层140例如也可以包括氮化钛(tin)等的势垒导电膜和钨(w)等的金属膜的层叠膜等。导电层140例如作为源极线sl(图1)的一部分发挥功能。另外，在导电层140的y方向上的侧面设置有氧化硅(sio2)等的绝缘层141。
[0091]
导电层150在x方向上排列，在y方向上延伸。导电层150例如也可以包括氮化钛(tin)等的势垒导电膜和铜(cu)等的金属膜的层叠膜等。导电层150例如作为位线bl(图1)发挥功能。
[0092]
[存储单元mc的阈值电压]
[0093]
接着，参照图5对存储单元mc的阈值电压进行说明。图5是用于对存储单元mc的阈值电压进行说明的示意性的直方图。横轴表示字线wl的电压，纵轴表示存储单元mc的数量。此外，在此所说的阈值电压是指使存储单元mc作为nmos晶体管动作的情况下的阈值电压。
[0094]
在图5的例子中，存储单元mc的阈值电压被控制为两种状态。例如，被控制为了下位状态的存储单元mc的阈值电压为负极性，该阈值电压的绝对值比图5的负极性的电压v1的绝对值大。另外，被控制为了上位状态的存储单元mc的阈值电压为正极性，该阈值电压的绝对值比图5的正极性的电压v2的绝对值大。
[0095]
在读出动作中，例如向选择字线wl供给负极性的电压v1与正极性的电压v2之间的
读出电压v
cgr
。在图5的例子中，读出电压v
cgr
具有接地电压v
ss
程度的大小。由此，在被控制为了下位状态的选择存储单元mc的沟道区域形成电子的沟道，在被控制为了上位状态的选择存储单元mc的沟道区域不形成沟道。
[0096]
另外，在读出动作中，例如向非选择字线wl供给比被控制为了上位状态的存储单元mc的阈值电压大的读出越过电压v
read
。由此，非选择存储单元mc与所记录的数据无关地成为导通(on)状态。由此，选择存储单元mc与位线bl(图1)以及源极线sl(图1)导通。因此，通过在该状态下向位线bl与源极线sl之间供给电压，检测在位线bl中是否流动电流，能够对记录于选择存储单元mc的数据进行读出。
[0097]
接着，参照图6～图8对存储单元mc的阈值电压的控制方法进行说明。图6是用于对存储单元mc的极化率进行说明的示意性的曲线图。图6所示的曲线图的横轴表示字线wl的电压。图6所示的曲线图的纵轴表示铁电层131的极化率p。图7和图8是用于对存储单元mc的状态进行说明的示意性的剖视图。
[0098]
如参照图4说明过的那样，本实施方式涉及的存储单元mc的栅极绝缘层130包括铁电层131。当向与这样的存储单元mc连接的字线wl交替地供给预定以上的大小的正极性的电压和负极性的电压时，能观察到如图6所示的滞后曲线。在图6中，在该滞后曲线上示出了状态s1、s2。
[0099]
状态s1是被控制为了上位状态的存储单元mc的状态。状态s1是极化率p为负的极化率p1、字线wl的电压为接地电压v
ss
的状态。在该状态下，如图7所示，在铁电层131的半导体层120侧的面感生有负电荷。在该状态下，在半导体层120感生正电荷，因此，难以在半导体层120形成电子的沟道。因此，存储单元mc的阈值电压成为正值。
[0100]
在向状态s1的存储单元mc的栅电极供给了读出越过电压程度的大小的电压的情况下，铁电层131中的极化的状态不变化。当在该状态下中断向栅电极的电压供给时，存储单元mc恢复为状态s1。
[0101]
在向状态s1的存储单元mc的栅电极供给了预定以上的大小的正极性的电压的情况下，通过导电层110－半导体层120间的电场，铁电层131中的极化的方向反转，如图6所示，铁电层131中的极化率p增大。当栅电极的电压达到写入电压v
pgm
时，存储单元mc的极化率p发生变化直到一定的大小而饱和。当在该状态下中断向栅电极的电压供给时，存储单元mc转变为状态s2。
[0102]
状态s2是被控制为了下位状态的存储单元mc的状态。状态s2是极化率p为正的极化率p2、字线wl的电压为接地电压v
ss
的状态。在该状态下，如图8所示，在铁电层131的半导体层120侧的面感生有正电荷。在该状态下，在半导体层120感生负电荷。即，在半导体层120形成电子的沟道。因此，存储单元mc的阈值电压成为负值。
[0103]
在向状态s2的存储单元mc的栅电极供给了预定以上的大小的负极性的电压的情况下，通过导电层110－半导体层120间的电场，铁电层131中的极化的方向反转，如图6所示，铁电层131中的极化率p减少。当栅电极的电压达到擦除电压v
era
时，存储单元mc的极化率p发生变化直到一定的大小而饱和。当在该状态下中断向栅电极的电压供给时，存储单元mc转变为状态s1。
[0104]
[伴随于极化反转而产生的电流]
[0105]
接着，参照图9和图10对伴随于极化反转而产生的电流进行说明。图9和图10是存
储单元mc的能带图。
[0106]
如图9所示，在向状态s1(图7)的存储单元mc的栅电极(导电层110)供给正极性的电压、且未发生铁电层131的极化反转的情况下，铁电层131与绝缘层132的界面处的能级比绝缘层132与半导体层120的界面处的能级高。
[0107]
在从如图9所示那样的状态发生了铁电层131的极化反转的情况下，如图10所示，有时铁电层131与绝缘层132的界面处的能级会降低到与绝缘层132与半导体层120的界面处的能级相同程度的高度。在这样的情况下，有时形成于半导体层120的沟道中的电子会隧穿绝缘层132而到达铁电层131。在这样的情况下，到达了铁电层131的电子被存在于铁电层131与绝缘层132的界面的捕获能级捕获。伴随于此，上述能级之差得到缓和。
[0108]
在此，在这样的隧穿电流为预定以上的大小的情况下，有时因该隧穿电流，会在绝缘层132、铁电层131与绝缘层132的界面等产生结晶缺陷。另外，有时这样的结晶缺陷会成为捕获能级。有时在这样的捕获能级蓄积电子，状态s1、s2下的存储单元mc的阈值电压会减少。另外，这样的结晶缺陷有时会由于反复执行半导体存储装置的写入动作和擦除动作而蓄积于绝缘层132、铁电层131与绝缘层132的界面等。
[0109]
于是，在本实施方式中，如参照图4说明过的那样，在铁电层131与绝缘层132的界面附近设置有电荷蓄积层133。
[0110]
在这样的构成中，例如当对状态s1(图7)的存储单元mc的栅电极开始供给正极性的电压时，首先，形成于半导体层120的沟道中的电子隧穿绝缘层132而到达电荷蓄积层133，被蓄积于电荷蓄积层133。当在铁电层131中发生极化反转时，蓄积于电荷蓄积层133的电子向铁电层131与绝缘层132的界面的捕获能级供给。由此，铁电层131与绝缘层132的界面处的能级和绝缘层132与半导体层120的界面处的能级之差得到缓和。由此，能够抑制上述那样的隧穿电流，抑制捕获能级的蓄积，能够谋求半导体存储装置的长寿命化。
[0111]
[制造方法]
[0112]
接着，参照图11～图24对存储器裸片md的制造方法进行说明。图11～图24是用于对该制造方法进行说明的示意性的剖视图。
[0113]
在制造本实施方式涉及的存储器裸片md时，首先，在半导体基板100的外围电路区域r
pc
(图2)形成构成外围电路pc的多个晶体管。
[0114]
接着，例如如图11所示，在半导体基板100上形成多个牺牲层110a以及多个绝缘层101。牺牲层110a例如包含氮化硅(si3n4)等。该工序例如通过cvd(chemical vapor deposition，化学气相沉积)等方法来进行。此外，虽在图11中省略图示，但在该工序中，在多个牺牲层110a和多个绝缘层101之间形成绝缘层102(图4)。
[0115]
接着，例如如图12和图13所示，在与多个半导体层120对应的位置形成多个存储孔mh。存储孔mh是在z方向上延伸、将绝缘层101、牺牲层110a以及绝缘层102贯通、使半导体基板100的上表面露出的贯通孔。该工序例如通过rie(reactive ion etching，反应离子蚀刻)等方法来进行。
[0116]
此外，在图12和图13所示的工序之后，也可以在存储孔mh的底面形成参照图3说明过的半导体层122。该工序例如通过外延生长等方法来进行。
[0117]
接着，例如如图14所示，经由存储孔mh将牺牲层110a的一部分除去，在与铁电层131(图4)对应的位置形成空隙131a。该工序例如通过湿式蚀刻等来进行。
[0118]
接着，例如如图15所示，在存储孔mh的内周面形成铁电层131b。铁电层131b例如形成为厚到将空隙131a(图14)填埋的程度。另外，铁电层131b形成为薄到不将存储孔mh填埋的程度。该工序例如通过cvd等方法来进行。
[0119]
接着，例如如图16所示，将铁电层131b的一部分除去，使多个绝缘层101的侧面露出。通过该工序，形成多个铁电层131。该工序例如通过湿式蚀刻来进行。
[0120]
接着，例如如图17所示，经由存储孔mh将绝缘层102的一部分除去，在与电荷蓄积层133(图4)对应的位置形成空隙133a。该工序例如通过湿式蚀刻等来进行。
[0121]
接着，例如如图18所示，在存储孔mh的内周面形成电荷蓄积层133b。电荷蓄积层133b例如形成为厚到将空隙133a(图17)填埋的程度。另外，电荷蓄积层133b形成为薄到不将存储孔mh填埋的程度。该工序例如通过cvd等方法来进行。
[0122]
接着，例如如图19所示，将电荷蓄积层133b的一部分除去，使多个绝缘层101的侧面露出。通过该工序，形成多个电荷蓄积层133。该工序例如通过湿式蚀刻来进行。
[0123]
接着，例如如图20所示，在存储孔mh的内周面形成绝缘层132、半导体层120以及绝缘层125。该工序例如通过cvd等方法来进行。
[0124]
接着，例如如图21所示，在存储孔mh的上端部形成包含磷(p)等n型杂质的杂质区域121。该工序例如通过cvd等方法来进行。
[0125]
接着，例如如图22所示形成槽sta。槽sta是在z方向以及x方向上延伸、在y方向上将绝缘层101、牺牲层110a以及绝缘层102截断、使半导体基板100的上表面露出的槽。该工序例如通过rie等方法来进行。
[0126]
接着，例如如图23和图24所示，经由槽sta将牺牲层110a除去，形成空隙110b。由此，形成包括在z方向上配设的多个绝缘层101、和支承该绝缘层101的存储孔mh内的构造(半导体层120、栅极绝缘层130以及绝缘层125)的中空构造。该工序例如通过湿式蚀刻等方法来进行。
[0127]
此外，在图23和图24所示的工序之后，也可以在半导体层122的外周面形成绝缘层123(图3)。该工序例如通过氧化处理等方法来进行。
[0128]
接着，例如如图3和图4所示形成导电层110、111。该工序例如通过cvd等方法来进行。
[0129]
[读出动作]
[0130]
接着，参照图25对本实施方式涉及的半导体存储装置的读出动作进行更具体的说明。图25是用于对读出动作进行说明的示意性的剖视图。
[0131]
此外，在以下的说明中，有时将如下的构成称为页pg，该构成包括一个串单元su所包含的、且与一条字线wl连接的全部存储单元mc。在图25中，对从一个页pg一次性地读出数据的例子进行说明。
[0132]
在读出动作中，例如向位线bl供给电压v
dd
，向源极线sl供给电压v
src
。电压v
src
例如具有与接地电压v
ss
相同程度的大小。电压v
src
例如比接地电压v
ss
大，比电压v
dd
小。电压v
dd
例如比接地电压v
ss
大。
[0133]
另外，使与选择字线wl连接的多个存储单元mc与位线bl以及源极线sl导通。例如，向选择栅极线(sgd、sgs)供给电压v
sg
。电压v
sg
与电压v
dd
的差比使选择晶体管(std、sts)作为nmos晶体管动作时的阈值电压大。因此，在选择晶体管(std、sts)的沟道区域形成电子的
沟道。另外，向非选择字线wl供给读出越过电压v
read
。由此，在非选择字线wl的沟道区域形成电子的沟道。
[0134]
另外，向选择字线wl供给读出电压v
cgr
。由此，在与下位状态对应的存储单元mc的沟道区域形成电子的沟道，在与上位状态对应的存储单元mc的沟道区域不形成沟道。
[0135]
另外，通过外围电路pc中的感测放大器单元执行感测动作。在感测动作中，测定在位线bl中流动的电流，由此，取得记录于存储单元mc的数据。
[0136]
此外，在以上的说明中，对在读出动作中从一个页pg所包含的全部存储单元mc一次性地读出数据的例子进行了说明。然而，在读出动作中既可以仅从一个存储单元mc读出数据，也可以仅从一个页pg所包含的一部分的存储单元mc一次性地读出数据。在该情况下，例如也可以向与成为了读出动作的对象的存储单元mc连接的位线bl供给电压v
dd
，向其他位线bl供给电压v
src
。
[0137]
[写入动作]
[0138]
接着，参照图26对写入动作进行说明。图26是用于对写入动作进行说明的示意性的剖视图。
[0139]
在图26中，对向一个页pg一次性地写入数据的例子进行说明。
[0140]
在写入动作中，例如向与多个选择存储单元mc中的进行阈值电压的调整的选择存储单元mc(以下称为“写入存储单元mc”。)连接的位线bl供给电压v
src
，向与多个选择存储单元mc中的不进行阈值电压的调整的选择存储单元mc(以下称为“禁止存储单元mc”。)连接的位线bl供给电压v
dd
。
[0141]
另外，使写入存储单元mc选择性地与位线bl导通。例如，向漏极侧选择栅极线sgd供给电压v
sgd
。电压v
sgd
例如比图25的电压v
sg
小。
[0142]
电压v
sgd
与电压v
src
的差比使漏极侧选择晶体管std作为nmos晶体管动作时的阈值电压大。因此，在与被供给了电压v
src
的位线bl连接的漏极侧选择晶体管std的沟道区域形成电子的沟道。
[0143]
另一方面，电压v
sgd
与电压v
dd
的差比使漏极侧选择晶体管std作为nmos晶体管动作时的阈值电压小。因此，在与被供给了电压v
dd
的位线bl连接的漏极侧选择晶体管std的沟道区域不形成沟道。
[0144]
另外，将存储单元mc从源极线sl电切离。例如，向源极侧选择栅极线sgs供给接地电压v
ss
。
[0145]
另外，向非选择字线wl供给写入越过电压v
pass
。写入越过电压v
pass
例如既可以比图25的读出越过电压v
read
大，也可以为与读出越过电压v
read
相同的程度。由此，在与非选择字线wl连接的存储单元mc的沟道区域形成电子的沟道。
[0146]
另外，向选择字线wl供给写入电压v
pgm
。写入电压v
pgm
比写入越过电压v
pass
大。
[0147]
在此，向写入存储单元mc的沟道区域供给了电压v
src
，因此，向写入存储单元mc的栅极绝缘层130供给写入电压v
pgm
程度的电压。由此，能够使写入存储单元mc的铁电层131的极化状态变化。
[0148]
另一方面，禁止存储单元mc的沟道区域被从位线bl和源极线sl切离，在电气上成为了浮置状态。另外，禁止存储单元mc的沟道的电位通过与非选择字线wl的电容耦合而成为了写入越过电压v
pass
程度的大小。因此，向禁止存储单元mc的栅极绝缘层130供给写入电
压v
pgm
与写入越过电压v
pass
的差程度的电压。由此，能够维持禁止存储单元mc的铁电层131的极化状态。
[0149]
此外，在以上的说明中，对在写入动作中向一个页pg所包含的全部存储单元mc一次性地写入数据的例子进行了说明。然而，在写入动作中，既可以仅向一个存储单元mc写入数据，也可以仅向一个页pg所包含的一部分的存储单元mc一次性地写入数据。在该情况下，例如也可以向与没有成为写入动作的对象的存储单元mc连接的位线bl供给电压v
dd
。
[0150]
[擦除动作]
[0151]
接着，参照图27对擦除动作进行说明。图27是用于对擦除动作进行说明的示意性的剖视图。
[0152]
在图27中，对从一个存储块blk一次性地擦除数据的例子进行说明。
[0153]
在擦除动作中，例如向位线bl以及源极线sl供给擦除电压v
era
。
[0154]
另外，向半导体层120供给空穴。
[0155]
例如在图示的例子中，向漏极侧选择栅极线sgd供给电压v
sg
′
。电压v
sg
′
至少比擦除电压v
era
小。电压v
sg
′
例如是在漏极侧选择晶体管std中产生gidl(gate induced drain leakage，栅致漏极泄漏)的程度的大小的电压。由此，在漏极侧选择晶体管std的沟道区域中产生电子－空穴对，所产生的空穴向半导体层120供给。
[0156]
另外，例如在图示的例子中，向源极侧选择栅极线sgs供给电压v
sg
″
。电压v
sg
″
至少比擦除电压v
era
小。电压v
sg
″
与擦除电压v
era
的差比使源极侧选择栅极线sgs作为pmos晶体管动作时的阈值电压大。因此，在源极侧选择晶体管sts的沟道区域形成空穴的沟道。由此，半导体基板100中的空穴向半导体层120供给。
[0157]
另外，向字线wl供给接地电压v
ss
。在此，向存储单元mc的沟道区域供给了擦除电压v
era
，因此，向存储单元mc的栅极绝缘层130供给擦除电压v
era
程度的电压。由此，能够使存储单元mc的铁电层131的极化状态变化。
[0158]
此外，在以上的说明中，对在擦除动作中从一个存储块blk所包含的全部存储单元mc一次性地擦除数据的例子进行了说明。然而，在擦除动作中，既可以仅从一个存储单元mc擦除数据，也可以对一个页pg所包含的全部或者一部分的存储单元mc一次性地执行擦除，还可以仅从一个存储块blk所包含的一部分的存储单元mc一次性地擦除数据。在该情况下，例如也可以使源极侧选择晶体管sts成为截止(off)状态，向与没有成为擦除动作的对象的存储单元mc连接的位线bl供给比擦除电压v
era
小的电压。另外，在这样的情况下，例如也可以向选择字线wl以外的字线wl供给比擦除电压v
era
或者其他的接地电压v
ss
大的电压。
[0159]
另外，在以上的说明中，对在漏极侧选择晶体管std中通过gidl使得产生空穴并向半导体层120供给、且也从源极侧选择晶体管sts向半导体层120供给空穴的例子进行了说明。然而，在擦除动作中也可以省略其中的一方。
[0160]
[阈值电压调整动作]
[0161]
如上述那样，在本实施方式涉及的半导体存储装置中，当向状态s1(图7)的存储单元mc的栅电极供给正极性的电压时，形成于半导体层120的沟道中的电子会隧穿绝缘层132而到达电荷蓄积层133，蓄积于电荷蓄积层133。在此，在写入动作刚结束之后，例如如图28所示，有时在电荷蓄积层133中残存电子。在这样的情况下，有时会通过电荷蓄积层133中的电子，在半导体层120的表面感生正电荷，由此，形成于半导体层120的表面的电子的沟道会
被截断。在这样的情况下，有时会无法适当地读出存储单元mc的状态。于是，本实施方式涉及的半导体存储装置构成为，能够在从执行写入动作到执行读出动作的期间，执行将蓄积在电荷蓄积层133中的电子向半导体层120侧抽出的动作。由此，如图29所示，能够抑制电子的沟道被截断。以下，将这样的动作称为阈值电压调整动作。
[0162]
接着，参照图30对阈值电压调整动作进行说明。图30是用于对阈值电压调整动作进行说明的示意性的剖视图。
[0163]
在图30中对如下例子进行说明：对一个存储块blk所包含的多个存储单元mc一次性地执行阈值电压调整。
[0164]
阈值电压调整基本上与参照图27说明过的擦除动作同样地进行执行。但是，在阈值电压调整动作中，代替擦除电压v
era
而向位线bl以及源极线sl供给电压v
era
′
。电压v
era
′
大到电子被从电荷蓄积层133中抽出的程度。另外，电压v
era
′
小到在状态s2的存储单元mc的铁电层131中不发生极化反转的程度。例如，电压v
era
′
至少比擦除电压v
era
小。
[0165]
此外，在以上说明中，说明了对一个存储块blk所包含的全部存储单元mc一次性地执行阈值电压调整动作的例子。然而，既可以仅对一个存储单元mc执行阈值电压调整动作，也可以对一个页pg所包含的全部或者一部分的存储单元mc一次性地执行阈值电压调整动作，还可以对一个存储块blk所包含的一部分的存储单元mc一次性地执行阈值电压调整动作。在该情况下，例如也可以使源极侧选择晶体管sts成为截止状态，向与没有成为阈值电压调整动作的对象的存储单元mc连接的位线bl供给比电压
vera
′
小的电压。另外，在这样的情况下，例如也可以向选择字线wl以外的字线wl供给比电压v
era
′
或者其他的接地电压v
ss
大的电压。
[0166]
另外，在以上的说明中，对在漏极侧选择晶体管std中通过gidl而产生空穴并向半导体层120供给、且也从源极侧选择晶体管sts向半导体层120供给空穴的例子进行了说明。然而，在阈值电压调整动作中也可以省略其中的一方。
[0167]
此外，阈值电压调整动作在从执行写入动作到执行读出动作的期间执行即可。
[0168]
例如也可以在执行对多个页pg的写入动作之后，如参照图30说明过的那样，对与这多个页pg对应的存储块blk中的全部存储单元mc一次性地执行阈值电压调整动作。根据这样的方法，能够削减执行阈值电压调整动作所需的时间。
[0169]
另外，也可以每当对一个页pg执行写入动作时，对该页pg中的全部存储单元mc一次性地执行阈值电压调整动作。另外，也可以在对一个页pg执行读出动作时，在即将执行读出动作之前，对该页pg中的全部存储单元mc一次性地执行阈值电压调整动作。这样的方法无需保持执行了阈值电压调整动作的存储块blk的信息、或者没有执行阈值电压调整动作的存储块blk的信息，因此，能够比较容易地实现。
[0170]
[第2实施方式]
[0171]
[构成]
[0172]
接着，参照图31对第2实施方式涉及的半导体存储装置进行说明。图31是示出第2实施方式涉及的半导体存储装置的一部分的构成的示意性的剖视图。
[0173]
在第1实施方式涉及的半导体存储装置中，例如如参照图4说明过的那样，与在z方向上相邻的两个存储单元mc对应的电荷蓄积层133在z方向上被截断，并且，在z方向上相互分开。然而，这样的构成终究不过是例示，与在z方向上相邻的两个存储单元mc对应的电荷
蓄积层也可以相互连接。
[0174]
例如，第2实施方式涉及的半导体存储装置基本上与第1实施方式涉及的半导体存储装置同样地构成。但是，第2实施方式涉及的半导体存储装置不具备绝缘层102(图4)。另外，第2实施方式涉及的半导体存储装置代替栅极绝缘层130(图4)而具备栅极绝缘层230。
[0175]
栅极绝缘层230基本上与栅极绝缘层130同样地构成。不过，栅极绝缘层230代替多个电荷蓄积层133(图4)而具备多个电荷蓄积层233。
[0176]
电荷蓄积层233基本上与电荷蓄积层133同样地构成。不过，电荷蓄积层133在z方向上相邻的两个铁电层131之间各设置有两个。另一方面，电荷蓄积层233在z方向上相邻的两个铁电层131之间各设置有一个。
[0177]
此外，在图示的例子中，电荷蓄积层233与绝缘层101、在z方向上相邻的两个铁电层131以及绝缘层132相接。
[0178]
[制造方法]
[0179]
第2实施方式涉及的半导体存储装置基本上与第1实施方式涉及的半导体存储装置同样地进行制造。
[0180]
但是，在制造第2实施方式涉及的半导体存储装置时，在参照图11说明过的工序中，不形成绝缘层102。
[0181]
另外，在参照图17说明过的工序中，将绝缘层101的一部分而非绝缘层102的一部分除去，在与电荷蓄积层233对应的位置形成空隙。
[0182]
另外，在参照图18说明过的工序中，在上述空隙形成构成电荷蓄积层233的层。
[0183]
[第3实施方式]
[0184]
[构成]
[0185]
接着，参照图32对第3实施方式涉及的半导体存储装置进行说明。图32是示出第3实施方式涉及的半导体存储装置的一部分的构成的示意性的剖视图。
[0186]
在第1实施方式涉及的半导体存储装置中，例如如参照图4说明过的那样，与多个导电层110对应地设置有多个铁电层131。另外，在z方向上排列的多个铁电层131在z方向上被截断，并且，在z方向上相互分开。然而，在z方向上排列的多个铁电层131也可以相互连接。
[0187]
例如，第3实施方式涉及的半导体存储装置基本上与第1实施方式涉及的半导体存储装置同样地构成。不过，第3实施方式涉及的半导体存储装置不具备绝缘层102(图4)。另外，第3实施方式涉及的半导体存储装置代替栅极绝缘层130(图4)而具备栅极绝缘层330。
[0188]
例如如图32所示，栅极绝缘层330具备在z方向上延伸的铁电层331、在z方向上延伸的绝缘层132以及在z方向上排列的多个电荷蓄积层333。
[0189]
铁电层331基本上与铁电层131同样地构成。不过，铁电层331具备与多个导电层110对应地在z方向上排列的多个部分334、与多个绝缘层101对应地在z方向上排列的多个部分335以及与这多个部分334、335连接的多个部分336。
[0190]
多个部分334分别设置在导电层110与绝缘层132之间。在图示的例子中，部分334与导电层110以及绝缘层132相接。
[0191]
多个部分335分别设置在绝缘层101与电荷蓄积层333之间。在图示的例子中，部分335与绝缘层101以及电荷蓄积层333相接。
[0192]
多个部分336分别设置在导电层110与电荷蓄积层333之间。在图示的例子中，从z方向的一侧数，第奇数的部分336与导电层110的下表面以及电荷蓄积层333的上表面相接。另外，这些部分336与部分334的下端以及部分335的上端连接。另外，在图示的例子中，从z方向的一侧数，第偶数的部分336与导电层110的上表面以及电荷蓄积层333的下表面相接。另外，这些部分336与部分334的上端以及部分335的下端连接。
[0193]
电荷蓄积层333基本上与电荷蓄积层133同样地构成。不过，电荷蓄积层333在z方向上相邻的两个铁电层131之间各设置有一个。
[0194]
[制造方法]
[0195]
接着，参照图33～图37对第3实施方式涉及的半导体存储装置的制造方法进行说明。图33～图37是用于对该制造方法进行说明的示意性的剖视图。
[0196]
在制造第3实施方式涉及的半导体存储装置时，执行第1实施方式涉及的半导体存储装置的制造工序中的、到参照图12和图13说明过的工序为止的工序。不过，在制造第3实施方式涉及的半导体存储装置时，在参照图11说明过的工序中，不形成绝缘层102。
[0197]
接着，例如如图33和图34所示，经由存储孔mh将绝缘层101的一部分除去，在与铁电层331(图32)以及电荷蓄积层333对应的位置形成空隙333a。该工序例如通过湿式蚀刻等来进行。
[0198]
接着，例如如图35所示，在存储孔mh的内周面形成铁电层331。铁电层331例如形成为薄到不将空隙333a以及存储孔mh填埋的程度。该工序例如通过cvd等方法来进行。
[0199]
接着，例如如图36所示，在存储孔mh的内周面形成电荷蓄积层333b。电荷蓄积层333b例如形成为厚到将空隙333a(图35)填埋的程度。另外，电荷蓄积层333b形成为薄到不将存储孔mh填埋的程度。该工序例如通过cvd等方法来进行。
[0200]
接着，例如如图37所示，将电荷蓄积层333b的一部分除去，使铁电层331中的多个部分334的侧面露出。通过该工序，形成多个电荷蓄积层333。该工序例如通过湿式蚀刻来进行。
[0201]
然后，执行第1实施方式涉及的半导体存储装置的制造工序中的、参照图20说明过的工序以后的工序。
[0202]
[第4实施方式]
[0203]
[构成]
[0204]
接着，参照图38对第4实施方式涉及的半导体存储装置进行说明。图38是示出第4实施方式涉及的半导体存储装置的一部分的构成的示意性的剖视图。
[0205]
第4实施方式涉及的半导体存储装置基本上与第3实施方式涉及的半导体存储装置同样地构成。不过，第4实施方式涉及的半导体存储装置代替栅极绝缘层330(图32)而具备栅极绝缘层430。
[0206]
栅极绝缘层430基本上与栅极绝缘层330同样地构成。但是，栅极绝缘层430代替多个电荷蓄积层333而具备多个电荷蓄积层433和多个绝缘层401。
[0207]
绝缘层401设置于在z方向上排列的两个导电层110之间。另外，在图示的例子中，绝缘层401与绝缘层132相接。绝缘层401例如包含氧化硅(sio2)等。
[0208]
电荷蓄积层433基本上与电荷蓄积层333同样地构成。不过，电荷蓄积层433具备两个部分434和与这两个部分434连接的部分435。
[0209]
部分434设置在绝缘层401与铁电层331的部分336之间。在图示的例子中，一方的部分434与绝缘层401的下表面、部分336的上表面以及绝缘层132相接。另外，在图示的例子中，另一方的部分434与绝缘层401的上表面、部分336的下表面以及绝缘层132相接。
[0210]
部分435设置在绝缘层401与铁电层331的部分335之间。在图示的例子中，部分435与绝缘层401以及铁电层331的部分335相接。另外，部分435的上端以及下端分别与部分434连接。
[0211]
[制造方法]
[0212]
第4实施方式涉及的半导体存储装置基本上与第3实施方式涉及的半导体存储装置同样地进行制造。
[0213]
不过，在制造第4实施方式涉及的半导体存储装置时，在参照图36说明过的工序中，在存储孔mh的内周面，代替电荷蓄积层333b而形成构成电荷蓄积层433的层和构成绝缘层401的层。这些层例如形成为厚到将空隙333a(图35)填埋的程度。另外，这些层形成为薄到不将存储孔mh填埋的程度。
[0214]
另外，在参照图37说明过的工序中，将这些层的一部分除去，使铁电层331中的多个部分334的侧面露出。通过该工序，形成多个电荷蓄积层433和绝缘层401。
[0215]
[第5实施方式]
[0216]
[构成]
[0217]
接着，参照图39对第5实施方式涉及的半导体存储装置进行说明。图39是示出第5实施方式涉及的半导体存储装置的一部分的构成的示意性的剖视图。
[0218]
第5实施方式涉及的半导体存储装置基本上与第4实施方式涉及的半导体存储装置同样地构成。不过，第5实施方式涉及的半导体存储装置代替栅极绝缘层430(图38)而具备栅极绝缘层530。
[0219]
栅极绝缘层530基本上与栅极绝缘层430同样地构成。不过，栅极绝缘层530代替多个电荷蓄积层433而具备多个电荷蓄积层533和多个绝缘层534。
[0220]
电荷蓄积层533基本上与电荷蓄积层433同样地构成。不过，电荷蓄积层533设置在绝缘层401与铁电层331的部分336之间。在图示的例子中，从z方向的一侧数，第奇数的电荷蓄积层533与绝缘层401的上表面、部分336的下表面以及绝缘层132相接。另外，在图示的例子中，从z方向的一侧数，第偶数的电荷蓄积层533与绝缘层401的下表面、部分336的上表面以及绝缘层132相接。电荷蓄积层533例如包含含有磷(p)或者硼(b)等杂质的硅(si)等。
[0221]
绝缘层534设置在绝缘层401与铁电层331的部分335之间。在图示的例子中，绝缘层534与绝缘层401以及铁电层331的部分335相接。另外，绝缘层534的上端以及下端分别与电荷蓄积层533连接。绝缘层534例如包含氮化硅(si3n4)等。
[0222]
[制造方法]
[0223]
第5实施方式涉及的半导体存储装置基本上与第4实施方式涉及的半导体存储装置同样地进行制造。
[0224]
不过，在制造第5实施方式涉及的半导体存储装置时，代替电荷蓄积层433而形成绝缘层534。
[0225]
另外，在形成了多个绝缘层534和绝缘层401之后，在形成绝缘层132之前，将绝缘层534的一部分除去，在与电荷蓄积层533对应的位置形成空隙。
[0226]
另外，在该空隙形成构成电荷蓄积层533的层。该层形成为厚到将该空隙填埋的程度。另外，该层形成为薄到不将存储孔mh填埋的程度。该工序例如通过cvd等方法来进行。
[0227]
另外，将该层的一部分除去，使铁电层331中的多个部分334的侧面露出。通过该工序，形成多个电荷蓄积层533。
[0228]
[第6实施方式]
[0229]
[构成]
[0230]
接着，参照图40对第6实施方式涉及的半导体存储装置进行说明。图40是示出第6实施方式涉及的半导体存储装置的一部分的构成的示意性的剖视图。
[0231]
第6实施方式涉及的半导体存储装置基本上与第3实施方式涉及的半导体存储装置同样地构成。不过，第6实施方式涉及的半导体存储装置代替导电层110而具备导电层610。
[0232]
导电层610基本上与导电层110同样地构成。例如在图示的例子中，导电层610包括氮化钛(tin)等的势垒导电膜612和钨(w)等的金属膜613的层叠膜等。不过，导电层610具备与半导体层120的距离为一定的范围内的部分614、和与半导体层120的距离为一定的范围外的部分615。部分614的上表面以及下表面与铁电层331相接。部分615的上表面以及下表面与绝缘层101相接。部分614的z方向上的厚度比部分615的z方向上的厚度小。
[0233]
[制造方法]
[0234]
第6实施方式涉及的半导体存储装置基本上与第3实施方式涉及的半导体存储装置同样地进行制造。
[0235]
不过，在制造第6实施方式涉及的半导体存储装置时，在执行参照图34说明过的工序之后且执行参照图35说明过的工序之前，将牺牲层110a的一部分除去。该工序例如通过湿式蚀刻等来进行。
[0236]
[第7实施方式]
[0237]
[构成]
[0238]
接着，参照图41对第7实施方式涉及的半导体存储装置进行说明。图41是示出第7实施方式涉及的半导体存储装置的一部分的构成的示意性的剖视图。
[0239]
第7实施方式涉及的半导体存储装置基本上与第4实施方式涉及的半导体存储装置同样地构成。不过，第7实施方式涉及的半导体存储装置代替导电层110而具备导电层610。
[0240]
[制造方法]
[0241]
第7实施方式涉及的半导体存储装置基本上与第4实施方式涉及的半导体存储装置同样地进行制造。
[0242]
不过，在制造第7实施方式涉及的半导体存储装置时，在执行参照图34说明过的工序之后且执行参照图35说明过的工序之前，将牺牲层110a的一部分除去。该工序例如通过湿式蚀刻等来进行。
[0243]
[第8实施方式]
[0244]
[构成]
[0245]
接着，参照图42对第8实施方式涉及的半导体存储装置进行说明。图42是示出第8实施方式涉及的半导体存储装置的一部分的构成的示意性的剖视图。
[0246]
第8实施方式涉及的半导体存储装置基本上与第5实施方式涉及的半导体存储装置同样地构成。不过，第8实施方式涉及的半导体存储装置代替导电层110而具备导电层610。
[0247]
[制造方法]
[0248]
第8实施方式涉及的半导体存储装置基本上与第5实施方式涉及的半导体存储装置同样地进行制造。
[0249]
不过，在制造第8实施方式涉及的半导体存储装置时，在执行参照图34说明过的工序之后且执行参照图35说明过的工序之前，将牺牲层110a的一部分除去。该工序例如通过湿式蚀刻等来进行。
[0250]
[第9实施方式]
[0251]
[构成]
[0252]
接着，参照图43对第9实施方式涉及的半导体存储装置进行说明。图43是示出第9实施方式涉及的半导体存储装置的一部分的构成的示意性的剖视图。
[0253]
第9实施方式涉及的半导体存储装置基本上与第1实施方式涉及的半导体存储装置同样地构成。不过，第9实施方式涉及的半导体存储装置代替栅极绝缘层130(图4)而具备栅极绝缘层930。
[0254]
栅极绝缘层930基本上与栅极绝缘层130同样地构成。不过，栅极绝缘层930具备导电层931。
[0255]
导电层931在图示的例子中与铁电层131、绝缘层132以及电荷蓄积层133相接。导电层931例如包含氮化钛(tin)。
[0256]
在此，铁电层131有时包含多个晶粒。在这样的情况下，在写入动作和擦除动作时，有时多个晶粒会在不同的定时极化反转。伴随于此，有时会局部地产生如上述那样的隧穿电流，会在绝缘层132的一部分蓄积结晶缺陷。
[0257]
于是，在本实施方式中，如参照图43说明过的那样，在铁电层131与绝缘层132之间设置导电层931。
[0258]
在这样的构成中，在铁电层131与绝缘层132之间形成等电位面。因此，在写入动作和擦除动作时，即使是多个晶粒在不同的定时发生了极化反转的情况下，也能够供给蓄积在电荷蓄积层133中的电子，抑制如上述那样的局部的隧穿电流的产生。
[0259]
此外，在图43的例子中示出了在第1实施方式涉及的半导体存储装置设置导电层931的例子。然而，这样的构成不过是例示，也可以在第2实施方式～第8实施方式涉及的半导体存储装置设置导电层931。
[0260]
例如在图44中示出了第9实施方式涉及的半导体存储装置的其他构成例。该构成例涉及的半导体存储装置基本上与第8实施方式涉及的半导体存储装置同样地构成。不过，该构成例涉及的半导体存储装置代替栅极绝缘层530而具备栅极绝缘层932。
[0261]
栅极绝缘层932基本上与栅极绝缘层530同样地构成。不过，栅极绝缘层932具备导电层931。此外，在图示的例子中，导电层931与铁电层331的部分334、绝缘层132以及电荷蓄积层533相接。
[0262]
[其他]
[0263]
以上，对第1实施方式～第9实施方式涉及的半导体存储装置进行了说明。然而，以
上的说明终究不过是例示，具体的构成等可以适当调整。
[0264]
例如如参照图40～图42说明过的那样，第6实施方式～第8实施方式涉及的半导体存储装置代替导电层110而具备导电层610。在此，这些半导体存储装置均具备在z方向上延伸的铁电层331，而非在z方向上排列的多个铁电层131(图4)。然而，例如也可以如第1实施方式涉及的半导体存储装置(图4)和第2实施方式涉及的半导体存储装置(图31)那样，在具备铁电层131的半导体存储装置中也代替导电层110而设置导电层610。
[0265]
例如在图45中示出了在第1实施方式涉及的半导体存储装置(图4)中代替导电层110而设置了导电层610的例子。在制造这样的半导体存储装置时，例如在与图14对应的工序中将牺牲层110a除去，直到与导电层610的部分614对应的区域。由此，在与图15对应的工序中，在与铁电层131对应的区域以及与部分614对应的区域形成铁电层131b。另外，在与图23和图24对应的工序之后，在如铁电层131未被除去那样的条件下，将绝缘层102的一部分除去，使绝缘层101的上表面和下表面露出。由此，在与导电层610的部分615对应的区域形成空隙。接着，将铁电层131中的、设置在与导电层610的部分614对应的区域的部分除去。然后，通过形成导电层610，能够实现如图45所例示那样的构造。
[0266]
另外，例如在图46中示出了在第2实施方式涉及的半导体存储装置(图31)中代替导电层110而设置有导电层610的例子。在制造这样的半导体存储装置时，例如在与图14对应的工序中，将牺牲层110a除去，直到与导电层610的部分614对应的区域。由此，在与图15对应的工序中，在与铁电层131对应的区域以及与部分614对应的区域形成铁电层131b。另外，在与图23和图24对应的工序之后，在如铁电层131未被除去那样的条件下，将绝缘层101的一部分除去。由此，在与导电层610的部分615对应的区域形成空隙。接着，将铁电层131中的、设置在与导电层610的部分614对应的区域的部分除去。然后，通过形成导电层610，能够实现如图46所例示那样的构造。
[0267]
另外，也可以在如图45和图46所例示那样的构成中设置如参照图43说明过那样的导电层931。
[0268]
[其他]
[0269]
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提示的，并非意在限定发明的范围。这些新的实施方式能够以其他各种各样的形态来实施，能够在不脱离发明的宗旨的范围内进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围、宗旨内，并且，包含在权利要求书记载的发明及其等同的范围内。