记忆体单元、记忆体装置和其形成方法与流程

1.本公开是关于记忆体单元、记忆体装置和记忆体装置的形成方法。


背景技术：

2.半导体记忆体用于电子应用的集成电路中，例如包括收音机、电视、手机和个人计算机装置。半导体记忆体包括两种主要类别。一种是挥发性记忆体，另一种则是非挥发性记忆体。挥发性记忆体包括随机存取记忆体(random access memory，ram)，其可以进一步区分成两种子类别，分别是静态随机存取记忆体(static random access memory，sram)和动态随机存取记忆体(dynamic random access memory，dram)。由于sram和dram在非充电情况下会丧失所储存的信息，两者皆属于挥发性。
3.另一方面，非挥发性记忆体可以保持储存在其中的数据。非挥发性半导体记忆体的一种类型是铁电性随机存取记忆体(ferroelectric random access memory，feram或fram)。铁电性随机存取记忆体的优势包括快速的写入/读取速度和小尺寸。


技术实现要素：

4.根据本公开的一些实施例，提供一种记忆体单元包括半导体基板上方的薄膜晶体管，薄膜晶体管包括接触字元线的记忆体膜、接触源极线和位元线的氧化物半导体层，以及介于记忆体膜和氧化物半导体层之间的导电特征，其中记忆体膜设置在氧化物半导体层和字元线之间。记忆体单元也包括覆盖源极线、记忆体膜和氧化物半导体层的侧壁的介电质材料。
5.根据本公开的一些实施例，提供一种记忆体装置包括半导体基板、半导体基板上方的第一记忆体单元，第一记忆体单元包括第一薄膜晶体管。第一薄膜晶体管包括部分的第一字元线提供的栅极电极、铁电性材料的第一部分，其中铁电性材料的第一部分的第一侧壁接触栅极电极。第一薄膜晶体管也包括在铁电性材料的第一部分相对于第一侧壁的第二侧壁上的第一导电特征，以及包括第一通道区域的氧化物半导体层，其中第一通道区域在第一导电特征的侧壁上。记忆体装置也包括源极线、位元线，其中源极线的第一部分提供第一薄膜晶体管的第一源极/漏极电极，其中位元线的第一部分提供第一薄膜晶体管的第二源极/漏极电极。记忆体装置也包括延伸横跨位元线、铁电性材料的第一部分和氧化物半导体层的侧壁的第一介电质材料，以及第一记忆体单元上方的第二记忆体单元。
6.根据本公开的一些实施例，提供一种形成记忆体装置的方法，包括形成多层堆叠在半导体基板上，多层堆叠包括交替的导电层和介电层，其中第一沟槽延伸穿过多层堆叠。方法也包括从介电层的侧壁凹陷导电层以形成连接至第一沟槽的第一凹槽、沉积记忆体膜在第一沟槽和第一凹槽中，其中记忆体膜覆盖第一凹槽中的导电层的侧壁。方法也包括形成导电特征，其中形成导电特征包括使用导电材料填充第一凹槽的剩余部分。方法也包括沉积氧化物半导体层在导电特征和记忆体膜上方，其中氧化物半导体层沿着第一沟槽的侧壁和底表面延伸。
附图说明
7.当结合附图阅读时，从以下详细描述中可以最好地理解本公开的各方面。应注意，根据工业中的标准方法，各种特征未按比例绘制。实际上，为了清楚地讨论，可任意增加或减少各种特征的尺寸。
8.图1a、图1b和图1c绘示根据一些实施例的记忆体阵列的透视图和电路图；
9.图2、图3a、图3b、图3c、图4、图5、图6、图7、图8、图9、图10、图11a、图11b、图12、图13、图14、图15、图16、图17a、图17b、图17c、图18a、图18b、图19a、图19b、图19c、图19d、图20、图21a、图21b、图21c、图21d、图21e、图21f、图21g、图21h、图22、图23、图24、图25、图26a、图26b、图27a、图27b、图27c、图28a、图28b、图28c、图29a、图29b、图29c、图30a、图30b、图30c、图30d、图30e、图30f、图30g、图30h、图30i、图31a、图31b、图31c和图31d绘示根据一些实施例的制造记忆体阵列的各种视图。
10.【符号说明】
11.31c-31c:线
12.50:基板
13.52,52a,52b,52c,52d:介电层
14.53,53a,53b,53c:虚拟介电层
15.54,54a,54b,54c,54d:导电层
16.56:光阻
17.57,58:多层堆叠
18.60:区域
19.61:开口
20.62,64:区域
21.68,69:阶梯状结构
22.70:金属间介电质
23.72,72a,72b,72c:导线
24.80:硬遮罩
25.82:光阻
26.86:沟槽
27.90:记忆体膜
28.92:氧化物半导体层
29.98,98a,98b:介电质材料
30.100:沟槽
31.102:介电质材料
32.104:沟槽
33.106,108:导线
34.110,112,114:接触件
35.116a,116b,116c:导线
36.118:导电通孔
37.154:横向凹槽
38.172:导电材料
39.200:记忆体阵列
40.201:区域
41.202:记忆体单元
42.203:栅极介电层
43.204:薄膜晶体管
44.205:栅极电极
45.206:箭号
46.207:源极/漏极区域
47.208:栅极间隔物
48.210:第一层间介电质
49.212:第二层间介电质
50.214:源极/漏极接触件
51.216:栅极接触件
52.220:互连结构
53.222:导电特征
54.224:介电层
55.272:导电特征
56.300,400:区域
57.a-a',b-b',c-c':线
58.a1,a2:面积
59.d1:距离
60.t1:第一厚度
61.t2:第二厚度
62.t3:第三厚度
具体实施方式
63.为了实现提及主题的不同特征，以下公开内容提供了许多不同的实施例或示例。以下描述组件、配置等的具体示例以简化本公开。当然，这些仅仅是示例，而不是限制性的。例如，在以下的描述中，在第二特征之上或上方形成第一特征可以包括第一特征和第二特征以直接接触形成的实施例，并且还可以包括在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可以在各种示例中重复参考数字和/或字母。此重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。
64.此外，本文可以使用空间相对术语，诸如“在
…
下面”、“在
…
下方”、“下部”、“在
…
上面”、“上部”等，以便于描述一个元件或特征与如图所示的另一个元件或特征的关系。除了图中所示的取向之外，空间相对术语旨在包括使用或操作中的装置的不同取向。装置可以以其他方式定向(旋转90度或在其他方向上)，并且同样可以相应地解释在此使用的空间相对描述符号。
65.多个实施例提供具有多个垂直堆叠记忆体单元的三维记忆体阵列。各个记忆体单元包括薄膜晶体管(thin film transistor，tft)，其具有字元线区域做为栅极电极，位元线区域做为第一源极/漏极电极，以及源极线区域做为第二源极/漏极电极。各个薄膜晶体管进一步包括记忆体膜(例如栅极介电质)、氧化物半导体(oxide semiconductor，os)通道区域，和设置在记忆体膜和氧化物半导体通道区域之间的导电特征。
66.根据一些实施例，图1a、图1b和图1c绘示记忆体阵列的示例。图1a绘示三维视图中的部分记忆体阵列200的示例，图1b绘示在图1a中的区域201的详细三维视图，以及图1c绘示记忆体阵列200的电路图。记忆体阵列200包括多个记忆体单元202，其可以配置成行与列组成的网格。记忆体单元202可以进一步垂直堆叠以提供三维记忆体阵列，从而增加装置密度。记忆体阵列200可以设置在半导体晶粒的后段制程(back end of line，beol)中。举例而言，记忆体阵列200可以设置在半导体晶粒的互连层中，例如形成在半导体基板上的一或多个主动装置(例如晶体管)上方。
67.在一些实施例中，记忆体阵列200是快闪记忆体阵列，例如nor型快闪记忆体阵列或类似者。各个记忆体单元202可以包括薄膜晶体管204，其具有绝缘记忆体膜90做为栅极介电质。在一些实施例中，各个薄膜晶体管204的栅极电性耦合至个别的字元线(例如，导线72)，各个薄膜晶体管204的第一源极/漏极区域电性耦合至个别的位元线(例如，导线106)，以及各个薄膜晶体管204的第二源极/漏极区域电性耦合至个别的源极线(source line)(例如，导线108)，其中源极线将第二源极/漏极区域电性耦合至接地(ground)。记忆体阵列200的相同水平列中的记忆体单元202可以共享共字元线(common word line)，而记忆体阵列200的相同垂直行中的记忆体单元202可以共享共源极线和共位元线。
68.记忆体阵列200包括多个垂直堆叠导线72(例如字元线)，其中介电层52设置在邻近的导线72之间。导线72延伸的方向平行于下方基板(未明确绘示在图1a和图1b中)的主表面。导线72可以具有阶梯状配置，使得较低的导线72比较高的导线72还长，并且较低的导线72横向延伸越过较高的导线72的端点。例如，在图1a中，导线72的多个堆叠层绘示成最短的最顶部导线72以及最长的最底部导线72。导线72的个别长度可以朝向下方基板的方向增加。在这种情况下，可以从记忆体阵列200上方到达各个导线72的一部分，以及导电接触件可以形成至各个导线72的暴露部分。
69.记忆体阵列200进一步包括多个导线106(例如位元线)和导线108(例如源极线)。导线106和108可以各个延伸在垂直于导线72的方向上。介电质材料98设置在邻近的导线106和导线108之间，并且分离邻近的导线106和导线108。成对的导线106和导线108以及与其相交的导线72定义各个记忆体单元202的边界，介电质材料102设置在邻近的成对导线106和导线108之间并且分离邻近的成对导线106和导线108。在一些实施例中，导线108电性耦合至接地。尽管图1a绘示导线106相对于导线108的特定放置方式，可以理解的是在其他实施例中的导线106和导线108的放置方式可以互换。
70.如上所述，记忆体阵列200可以也包括氧化物半导体(oxide semiconductor，os)层92。氧化物半导体层92可以提供记忆体单元202的薄膜晶体管204的通道区域。例如，当穿过对应的导线72施加适当的电压(例如，比对应的薄膜晶体管204的个别阈值电压(threshold voltage，v
th
)还高的电压)，氧化物半导体层92和导线72相交的区域可以允许电流从导线106流向导线108(例如，在箭号206所指示的方向上)。
71.记忆体膜90和导电特征272设置在导线72和氧化物半导体层92之间，以及记忆体膜90可以提供薄膜晶体管204的栅极介电质。在一些实施例中，记忆体膜90包括铁电性材料，例如氧化铪、氧化铪锆、掺杂硅的氧化铪或类似者。因此，记忆体阵列200可以也称为铁电性随机存取记忆体(ferroelectric random access memory，feram)阵列。替代地，记忆体膜90可以是多层结构，包括在两个sio
x
层之间的sin
x
层(例如ono结构)、不同的铁电性材料、不同类型的记忆体层(例如，可以储存位元)或类似者。
72.导电特征272设置在记忆体膜90和氧化物半导体层92之间，并且电性连接记忆体膜90和氧化物半导体层92。导电特征272包括导电材料，例如和导线72相同的材料。在记忆体膜90包括铁电性材料的实施例中，导电特征272可以结合导线72和记忆体膜90而使用于形成金属-铁-金属(metal-ferro-metal，mfm)电容器。由于和在铁电性记忆体膜与半导体材料(例如类似于氧化物半导体层92的氧化物半导体层)之间的界面相比，在记忆体膜90和导电特征272之间的界面含有较少的缺陷而可以具有较佳的品质。减少在记忆体膜90和导电特征272之间的界面的缺陷可以改善薄膜晶体管204的耐久度(endurance)。导电特征272可以提供记忆体膜90较佳的电荷屏蔽(charge screening)，其可以减少去极化场(depolarization field)以及增加薄膜晶体管204的滞留时间(retention time)。
73.在记忆体膜90包括铁电性材料的实施例中，记忆体膜90可以根据两种不同方向的其中一者极化，并且可以通过施加横跨记忆体膜90的适当电压差和产生适当的电场而改变极化方向。极化可以是相对区域性的(例如，一般而言在记忆体单元202的各个边界之内)，以及记忆体膜90的连续区域可以延伸横跨多个记忆体单元202。取决于记忆体膜90的特定区域的极化方向，对应的薄膜晶体管204的阈值电压有所不同，并且可以储存数字数值(例如0或1)。例如，当记忆体膜90的一个区域具有第一电子极化方向，对应的薄膜晶体管204可以具有相对低的阈值电压，以及当记忆体膜90的此区域具有第二电子极化方向，对应的薄膜晶体管204可以具有相对高的阈值电压。两种阈值电压之间的不同可以称为阈值电压偏移(threshold voltage shift)。较大的阈值电压偏移可以更容易(例如更少失误倾向(error prone))读取储存在对应的记忆体单元202的数字数值。
74.为了在此实施例中的记忆体单元202上执行写入操作，横跨对应于记忆体单元202的部分记忆体膜90施加写入电压。例如，可以通过施加适当的电压至对应的导线72(例如字元线)和对应的导线106/导线108(例如位元线/源极线)而施加写入电压。通过施加横跨部分记忆体膜90的写入电压，可以改变记忆体膜90的区域极化方向。因此，对应的薄膜晶体管204的对应阈值电压也可以从低阈值电压切换至高阈值电压，或反之亦然，并且可以在记忆体单元202中储存数字数值。由于导线72相交于导线106和导线108，可以选择独立的记忆体单元202进行写入操作。
75.为了在此实施例中的记忆体单元202上执行读取操作，施加读取电压(在低阈值电压和高阈值电压之间的电压)至对应的导线72(例如字元线)。取决于记忆体膜90的对应区域的极化方向，可以启动或不启动记忆体单元202的薄膜晶体管204。因此，可以通过导线108(例如耦合至接地的源极线)放电或不放电导线106，并且可以判定储存在记忆体单元202中的数字数值。由于导线72相交于导线106和导线108，可以选择独立的记忆体单元202进行读取操作。
76.图1a进一步绘示后续附图中使用的记忆体阵列200的参考截面。线a-a'沿着导线
72的纵轴并且在例如平行于薄膜晶体管204的电流的方向上。线b-b'垂直于线a-a'，并且平行于导线72的纵轴。线b-b'延伸穿过导线106。线c-c'平行于线b-b'，并且延伸穿过介电质材料102。为了清楚描述，随后的附图将参考这些参考截面。
77.根据一些实施例，图2至图31d绘示制造图1a至图1c的记忆体阵列的中间步骤的三维图和截面图。在图2中，提供基板50。基板50可以是半导体基板，例如块材半导体、绝缘体上半导体(semiconductor-on-insulator，soi)基板或类似者，其可以是掺杂的(例如，具有p型或n型掺杂剂)或未掺杂的。基板50可以是晶圆，例如硅晶圆。一般而言，soi基板是形成在绝缘体层上的半导体材料层。绝缘体层可以例如是埋藏式氧化物(buried oxide，box)层、氧化硅层或类似者。提供绝缘体层在基板上，通常是硅或玻璃基板。也可以使用其他基板，例如多层基板或渐变基板。在一些实施例中，基板50的半导体材料可以包括硅、锗、化合物半导体(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)、合金半导体(包括硅锗、砷磷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟及/或砷磷化镓铟)或上述的组合。
78.图2进一步绘示可以形成在基板50上方的电路。电路包括在基板50的顶表面的主动装置(例如晶体管)。晶体管可以包括基板50的顶表面上方的栅极介电层203和栅极介电层203上方的栅极电极205。源极/漏极区域207设置在栅极介电层203和栅极电极205的相对侧的基板50中。栅极间隔物208沿着栅极介电层203的侧壁形成，并且以适当的横向距离分离源极/漏极区域207和栅极电极205。在一些实施例中，晶体管可以是平面式场效应晶体管(field effect transistor，fet)、鳍式场效应晶体管(fin field effect transistor，finfet)、纳米场效应晶体管(nano-field effect transistor，nanofet)或类似者。
79.第一层间介电质210环绕并分离源极/漏极区域207、栅极介电层203和栅极电极205，并且第二层间介电质212在第一层间介电质210上方。源极/漏极接触件214延伸穿过第二层间介电质212和第一层间介电质210并且电性耦合至源极/漏极区域207，以及栅极接触件216延伸穿过第二层间介电质212并且电性耦合至栅极电极205。互连结构220在第二层间介电质212、源极/漏极接触件214和栅极接触件216上方，其包括一或多个堆叠的介电层224和形成在一或多个介电层224之中的导电特征222。尽管图2绘示两个堆叠的介电层224，可以理解的是互连结构220可以包括任何数量的介电层224并具有导电特征222设置于其中。互连结构220可以电性连接至栅极接触件216和源极/漏极接触件214以形成功能性电路。在一些实施例中，互连结构220形成的功能性电路可以包括逻辑电路、记忆体电路、感测放大器、控制器、输入/输出电路、影像感测器电路、类似者或上述的组合。尽管图2讨论形成在基板50上方的晶体管，其他主动装置(例如，二极管或类似者)及/或被动装置(例如，电容器、电阻器或类似者)也可以形成功能性电路的一部分。
80.在图3a和图3b中，多层堆叠58形成在图2的结构上方。为了简化和清楚描述，在后续的附图中可以省略基板50、晶体管、层间介电质和互连结构220。尽管多层堆叠58绘示成接触互连结构220的介电层224，任何数量的中间层可以设置在基板50和多层堆叠58之间。例如，包括绝缘层(例如低介电常数介电层)中的导电特征的一或多个额外的互连层可以设置在基板50和多层堆叠58之间。在一些实施例中，可以图案化导电特征以提供基板50上的主动装置及/或记忆体阵列200(参考图1a至图1c)的电源、接地及/或信号线。
81.多层堆叠58包括交替的介电层52a至介电层52d(集体称为介电层52)和导电层54a至导电层54c(集体称为导电层54)。可以在后续的步骤中图案化导电层54以定义导线72(例
如字元线)。导电层54可以包括导电材料，例如铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、上述的组合或类似者，以及介电层52可以包括绝缘材料，例如氧化硅、氮化硅、氮氧化硅、上述的组合或类似者。可以使用例如化学气相沉积(chemical vapor deposition，cvd)、原子层沉积(atomic layer deposition，ald)、物理气相沉积(physical vapor deposition，pvd)、电浆增强化学气相沉积(plasma enhanced cvd，pecvd)或类似者个别形成导电层54和介电层52。尽管图3a和图3b绘示特定数量的导电层54和介电层52，其他实施例可以包括不同数量的导电层54和介电层52。
82.在一些实施例中，如图3c所绘示，多层堆叠57可以形成为交替的虚拟介电层53a至虚拟介电层53c(集体称为虚拟介电层53)和介电层52a至介电层52d(集体称为介电层52)。可以随后移除虚拟介电层53或部分的虚拟介电层53，并以导电层取代之(参考后续图17c)。虚拟介电层53的材料可以相对于介电层52的材料具有不同的蚀刻选择性，其可以使用于随后移除虚拟介电层53而保留介电层52。例如，在一些实施例中，虚拟介电层53可以包括氮化物，而介电层52包括氧化物。
83.根据一些实施例，图4至图12是制造记忆体阵列200的阶梯状结构的中间阶段的视图。图4至图12沿着在图1a中的参考线a-a'所绘示。
84.在图4中，光阻56形成在多层堆叠58上方。如上所述，多层堆叠58可以包括交替的介电层52(标示为介电层52a、介电层52b、介电层52c和介电层52d)和导电层54(标示为导电层54a、导电层54b和导电层54c)。可以使用旋涂技术形成光阻56。
85.在图5中，图案化光阻56以暴露区域60中的多层堆叠58，同时遮蔽剩余部分的多层堆叠58。例如，可以暴露区域60中的多层堆叠58的最顶层(例如介电层52d)。可以使用可接受的光刻技术图案化光阻56。
86.在图6中，使用光阻56做为遮罩，蚀刻区域60中的多层堆叠58的暴露部分。蚀刻可以是任何可接受的蚀刻制程，例如湿式蚀刻或干式蚀刻、反应性离子蚀刻(reactive ion etch，rie)、中性粒子束蚀刻(neutral beam etch，nbe)、类似者或上述的组合。蚀刻可以是各向异性的。蚀刻可以移除区域60中的部分介电层52d和导电层54c并且定义开口61。由于介电层52d和导电层54c具有不同的材料成分，移除这些层的暴露部分的蚀刻剂可以是不同的。在一些实施例中，蚀刻介电层52d时以导电层54c做为蚀刻停止层，以及蚀刻导电层54c时以介电层52c做为蚀刻停止层。因此，可以选择性移除部分的导电层54c和介电层52d而免于移除多层堆叠58的剩余层，并且开口61可以延伸至期望的深度。替代地，可以使用定时的蚀刻制程，以在开口61达到期望的深度之后停止开口61的蚀刻。在所产生的结构之中，介电层52c暴露在区域60中。
87.在图7中，修整光阻56以暴露多层堆叠58的额外部分。可以使用可接受的光刻技术修整光阻56。基于修整的结果，光阻56的宽度减少，并且可以暴露区域60和区域62中的部分多层堆叠58。例如，可以暴露区域60中的介电层52c的顶表面，以及可以暴露区域62中的介电层52d的顶表面。
88.在图8中，通过使用光阻56做为遮罩的可接受的蚀刻制程，移除区域60和区域62中的部分介电层52d、导电层54c、介电层52c和导电层54b。蚀刻可以是任何可接受的蚀刻制程，例如湿式蚀刻或干式蚀刻、反应性离子蚀刻、中性粒子束蚀刻、类似者或上述的组合。蚀刻可以是各向异性的。蚀刻可以将开口61进一步延伸进多层堆叠58。由于导电层54c/导电
层54b和介电层52d/介电层52c具有不同的材料成分，用于移除这些层的暴露部分的蚀刻剂可以是不同的。在一些实施例中，蚀刻介电层52d时以导电层54c做为蚀刻停止层；蚀刻导电层54c时以介电层52c做为蚀刻停止层；蚀刻介电层52c时以导电层54b做为蚀刻停止层；以及蚀刻介电层52b时以介电层52b做为蚀刻停止层。因此，可以选择性移除部分的导电层54c/导电层54b和介电层52d/介电层52c而免于移除多层堆叠58的剩余层，并且开口61可以延伸至期望的深度。进一步地，在蚀刻制程期间，导电层54和介电层52的未蚀刻部分做为下方层的遮罩，并且介电层52d和导电层54c先前的图案(参考图7)因此可以转移至下方的介电层52c和导电层54b。在所产生的结构之中，介电层52b暴露在区域60中，以及介电层52c暴露在区域62中。
89.在图9中，修整光阻56以暴露多层堆叠58的额外部分。可以使用可接受的光刻技术修整光阻56。基于修整的结果，光阻56的宽度减少，并且可以暴露区域60、区域62和区域64中的部分多层堆叠58。例如，可以暴露区域60中的介电层52b的顶表面；可以暴露区域62中的介电层52c的顶表面；以及可以暴露区域64中的介电层52d的顶表面。
90.在图10中，通过使用光阻56做为遮罩的可接受的蚀刻制程，移除区域60、区域62和区域64中的部分介电层52d，介电层52c和介电层52b。蚀刻可以是任何可接受的蚀刻制程，例如湿式蚀刻或干式蚀刻、反应性离子蚀刻、中性粒子束蚀刻、类似者或上述的组合。蚀刻可以是各向异性的。蚀刻可以将开口61进一步延伸进多层堆叠58。在一些实施例中，蚀刻介电层52d时以导电层54c做为蚀刻停止层；蚀刻介电层52c时以导电层54b做为蚀刻停止层；以及蚀刻介电层52b时以导电层54a做为蚀刻停止层。因此，可以选择性移除部分的介电层52d、介电层52c和介电层52b而免于移除多层堆叠58的剩余层，并且开口61可以延伸至期望的深度。进一步地，在蚀刻制程期间，各个介电层52做为下方层的遮罩，并且导电层54c/导电层54b的先前的图案(参考图9)因此可以转移至下方的介电层52c/介电层52b。在所产生的结构之中，导电层54a暴露在区域60中；导电层54b暴露在区域62中；以及导电层54c暴露在区域64中。
91.在图11a中，可以移除光阻56，例如通过可接受的灰化或湿剥离制程。因此，形成阶梯状结构68。阶梯状结构68包括交替的导电层54和介电层52的堆叠。较低的导电层54比较宽并且延伸横向越过较高的导电层54，以及各个导电层54的宽度朝基板50的方向增加。例如，导电层54a可以长于导电层54b，以及导电层54b可以长于导电层54c。因此，在随后的制程步骤中，可以形成导电接触件从阶梯状结构68的上方至各个导电层54。
92.根据一些实施例，图11b绘示类似于阶梯状结构68的阶梯状结构69，其中在阶梯状结构的各阶中的介电层52在导电层54的顶部之上。可以使用类似于阶梯状结构68的方法和材料形成阶梯状结构69，如上述在图4至图11a中以导电层54为顶部层的多层堆叠做为起始结构。上述阶梯状结构68和阶梯状结构69的全部实施例可以施加至随后在图12至图31d中描述的后续制程和结构。
93.在图12中，金属间介电质(inter-metal dielectric，imd)70沉积在多层堆叠58上方。可以由介电质材料形成金属间介电质70，以及可以通过任何适合的方法沉积，例如化学气相沉积、电浆增强化学气相沉积或流动式化学气相沉积(flowable cvd，fcvd)。介电质材料可以包括磷硅酸盐玻璃(phospho-silicate glass，psg)、硼硅酸盐玻璃(boro-silicate glass，bsg)、掺杂硼的磷硅酸盐玻璃(boron-doped phospho-silicate glass，bpsg)、未掺
杂的硅酸盐玻璃(undoped silicate glass，usg)或类似者。可以使用通过任何可接受的制程形成的其他绝缘材料。金属间介电质70沿着导电层54的侧壁和介电层52的侧壁延伸。进一步地，金属间介电质70可以接触各个导电层54的顶表面。
94.如在图12中进一步所绘示，接着施加移除制程至金属间介电质70，以移除多层堆叠58上方多余的介电质材料。在一些实施例中，可以使用平坦化制程，例如化学机械研磨(chemical mechanical polish，cmp)、回蚀制程、上述的组合或类似者。平坦化制程暴露多层堆叠58，使得在平坦化制程完成之后的多层堆叠58和金属间介电质70的顶表面齐平。
95.根据一些实施例，图13至图17b是制造记忆体阵列200的中间阶段的视图。在图13至图17b中，形成多层堆叠58并且形成沟槽在多层堆叠58中，从而定义导线72。导线72可以对应于记忆体阵列200中的字元线，并且导线72可以进一步提供所产生的记忆体阵列200的薄膜晶体管的栅极电极。图17a绘示三维视图。图13至图16和图17b沿着在图1a中的参考线b-b'所绘示。
96.在图13中，沉积硬遮罩80和光阻82在多层堆叠58上方。硬遮罩80可以包括例如氮化硅、氮氧化硅或类似者，其可以通过cvd、pvd、ald、pecvd或类似者所沉积。例如，可以使用旋涂技术形成光阻82。
97.在图14中，图案化光阻82以形成沟槽86。可以使用可接受的光刻技术图案化光阻82。例如，将光阻82暴露至光源以进行图案化。在曝光制程之后，取决于是负光阻或正光阻，可以显影光阻82以移除光阻82的暴露或未暴露部分，从而定义形成沟槽86的图案。
98.在图15中，使用可接受的蚀刻制程将光阻82的图案转移至硬遮罩80，例如湿式蚀刻或干式蚀刻、反应性离子蚀刻、中性粒子束蚀刻、类似者或上述的组合。蚀刻可以是各向异性的。因此，形成的沟槽86延伸穿过硬遮罩80。可以通过例如灰化制程移除光阻82。
99.在图16中，使用一或多个可接受的蚀刻制程将硬遮罩80的图案转移至多层堆叠58，例如湿式蚀刻或干式蚀刻、反应性离子蚀刻、中性粒子束蚀刻、类似者或上述的组合。蚀刻制程可以是各向异性的。因此，沟槽86延伸穿过多层堆叠58，并且从导电层54形成导线72(例如字元线)。通过将沟槽86蚀刻穿过导电层54，邻近的导线72可以彼此分离。
100.随后，在图17a和图17b中，接着可以通过可接受的制程移除硬遮罩80，例如湿式蚀刻制程、干式蚀刻制程、平坦化制程、上述的组合或类似者。因为多层堆叠58的阶梯状形状(参考例如图12)，导线72可以具有朝基板50的方向增加的不同长度。例如，导线72a可以长于导线72b，以及导线72b可以长于导线72c。
101.根据一些实施例，图17c接续图3c绘示具有交替的虚拟介电层53和介电层52的多层堆叠57，其通过上述图4至图17b中的多层堆叠58的相同制程进行图案化。在图案化多层堆叠57之后，通过可接受的制程(例如湿式蚀刻制程或干式蚀刻制程)移除部分的虚拟介电层53，其中制程相对于介电层52的材料对虚拟介电层53的材料具有选择性而在介电层52之间留下开口。部分的虚拟介电层53(例如，在多层堆叠57的周边)可以保留在介电层52之间以提供在介电层52之间的物理支持并且定义开口。随后，可以使用相似于所述导电层54(参考上方图3a和图3b)的制程和材料沉积导线72在开口中。在导线72替代虚拟介电层53之后，多层堆叠57会类似于如图17a和17b中所示的多层堆叠58，并且多层堆叠57的随后制程可以相同于下述图18a至图31d中的多层堆叠58的制程。
102.图18a至图26b绘示在沟槽86中形成和图案化薄膜晶体管204(参考图1a)的通道区
域。图18a绘示三维视图。图18b、图19a、图19b、图19c、图19d、图20、图21a、图21b、图21c、图21d、图21e、图21f、图21g、图21h、图22、图23、图24、图25和图26a提供沿着图1a的线b-b'的截面图。图26b绘示薄膜晶体管结构的对应俯视图。
103.在图18a和图18b中，通过可接受的制程(例如湿式蚀刻或干式蚀刻)凹陷导线72的侧壁，形成横向凹槽154。导线72的凹陷可以允许在随后形成的记忆体膜(参考下方图19a至图21b)的两侧上形成导电材料，其可以用于改善随后形成装置的性质(例如电荷屏蔽)。在一些实施例中，通过使用koh、nh4oh、h2o2、类似者或上述的组合的湿式蚀刻凹陷导线72的侧壁。在一些实施例中，通过使用nh3、nf3、hf、类似者或上述的组合的干式蚀刻凹陷导线72的侧壁。可以从介电层52的侧壁以距离d1形成横向凹槽154，距离d1在10nm至100nm范围中。
104.在图19a中，记忆体膜90共形地沉积在介电层52和导线72的暴露表面上方的沟槽86中。图19b绘示图19a中所示的区域300的详细视图。记忆体膜90可以具有能够储存位元的材料，例如可以通过施加横跨记忆体膜90的适当电压差而在两种不同的极化方向之间切换的材料。例如，可以因为施加电压差所产生的电场改变记忆体膜90的极化。
105.举例而言，记忆体膜90可以是高介电常数介电质材料，例如以铪(hf)为基础的介电质材料或类似者。在一些实施例中，记忆体膜90包括铁电性材料，例如氧化铪、氧化铪锆、掺杂硅的氧化铪或类似者。在其他实施例中，记忆体膜90可以是在两个sio
x
层之间包括sin
x
层(例如ono结构)的多层结构。在又其他实施例中，记忆体膜90可以包括不同的铁电性材料或不同类型的记忆体材料。可以通过cvd、pvd、ald、pecvd或类似者沉积记忆体膜90以沿着沟槽86的侧壁和底表面延伸。在沉积记忆体膜90之后，可以执行退火步骤(例如，在约300℃至约600℃的温度范围)以达到记忆体膜90的期望结晶态、改善膜品质和减少膜相关的缺陷/杂质。在一些实施例中，退火步骤可以进一步低于400℃，以符合beol的热预算(thermal budget)和减少高温退火制程可能造成的其他特征缺陷。
106.根据一些实施例，图19c绘示区域300的详细视图，其中沿着导线72的侧壁的记忆体膜90的厚度不同于沿着介电层52的表面的记忆体膜90的厚度。例如，图19c绘示记忆体膜90具有沿着导线72的第一厚度t1和沿着介电层52的表面的第二厚度t2，第一厚度t1大于第二厚度t2。
107.可以通过选择性沉积方法(例如ald)形成不同的厚度(第一厚度t1和第二厚度t2)的记忆体膜90，和在介电层52的介电质材料上相比，沉积方法以更快的速率在导线72的导电材料上形成记忆体膜90。在这样的实施例中，记忆体膜90可以包括hfzro2、hfo2、zro2、sio2、sin或类似者，导线72可以包括tin、w、tan、ru或类似者，以及介电层52可以包括sio2、sicn、siocn或类似者。例如，记忆体膜90可以在导线72的侧壁上形成至第一厚度t1，第一厚度t1在5nm至20nm的范围中。记忆体膜90可以进一步在介电层52的表面上形成至第二厚度t2，第二厚度t2在3nm至10nm的范围中。第一厚度t1和第二厚度t2的比例可以在5至1的范围中。
108.根据一些实施例，图19d接续图19c，其绘示在通过可接受的制程选择性沿着介电层52的表面移除部分的记忆体膜90之后的记忆体膜90。举例而言，移除制程可以包括使用koh、nh4oh、h2o2、类似者或上述的组合的湿式蚀刻或干式蚀刻。由于记忆体膜90沿着介电层52的表面的第二厚度t2可以小于记忆体膜90在导线72的侧壁上的第一厚度t1，各向同性蚀刻制程可以沿着介电层52的表面移除部分的记忆体膜90，同时保留在导线72的侧壁上的部
分记忆体膜90。在导线72的侧壁上的记忆体膜90的剩余部分可以具有第三厚度t3，第三厚度t3在3nm至15nm的范围中。
109.在图20中，接续图19a和图19b，共形地沉积导电材料172在记忆体膜90上方并填充横向凹槽154。导电材料172用于随后形成导电特征272(参考下方图21a)。可以使用相似于导电层54的材料和方法形成导电材料172，如上方关于图3a和图3b所述。
110.在图21a中，通过回蚀导电材料172以暴露记忆体膜90的顶表面和侧壁，形成导电特征272。图21b绘示图21a中所示的区域300的详细视图。记忆体膜90的侧壁和顶表面及/或底表面可以覆盖所产生的导电特征272。导电特征272可以结合导线72和记忆体膜90而用于形成金属-铁-金属电容器。何在铁电性记忆体膜和半导体材料(例如类似于下方图22所述的氧化物半导体层92的氧化物半导体层)之间的界面相比，在记忆体膜90和导电特征272之间的界面因为含有较少缺陷而可以具有较佳的品质。在记忆体膜90和导电特征272之间的界面减少缺陷可以改善随后形成的薄膜晶体管(例如薄膜晶体管204，参考图1a)的耐久度。导电特征272可以为记忆体膜90提供较佳的电荷屏蔽，其可以减少去极化场和增加随后形成的薄膜晶体管的滞留时间。
111.可以使用可接受的制程执行导电材料172的回蚀以形成导电特征272，例如湿式蚀刻或干式蚀刻。在一些实施例中，通过使用koh、nh4oh、h2o2、类似者或上述的组合的湿式蚀刻回蚀导电材料172。在一些实施例中，通过使用nh3、nf3、hf、类似者或上述的组合的干式蚀刻回蚀导电材料172。在一些实施例中，执行例如cmp的平坦化以移除记忆体膜90的顶表面上方留下的导电材料172的多余部分。
112.在回蚀之后，沟槽86的侧壁包括导电特征272的侧壁和记忆体膜90的侧壁。导电特征272的侧壁在沟槽86的相对侧，并且记忆体膜90可以覆盖导电特征272的底表面。记忆体膜90也可以覆盖导电特征272的顶表面。在一些实施例中，位于多层堆叠58的顶部的导电特征272的顶表面和记忆体膜90的顶表面齐平。
113.图21c和图21d绘示移除沿着介电层52的侧壁的部分记忆体膜90的实施例。沿着介电层52的侧壁的部分记忆体膜90也可以称为虚拟区域。移除记忆体膜90的虚拟区域可以渐少邻近层之中的薄膜晶体管(例如薄膜晶体管204，参考图1a)之间的干扰。在一些实施例中，在上方图21a至图21b所述的回蚀导电材料172的相同制程中移除记忆体膜90的虚拟区域。在一些实施例中，通过另一个可接受的制程移除记忆体膜90的虚拟区域，例如使用cl2、cf4、ch3f、ch2f2、类似者或上述组合的各向异性干式蚀刻。
114.图21e和图21f绘示记忆体膜90在导线72和导电特征272之间以及在介电层52和导电特征272之间具有不同厚度的实施例。例如，图21e接续上方图19c，并且绘示在导线72和导电特征272之间具有第一厚度t1以及在介电层52和导电特征272之间具有第二厚度t2的记忆体膜90，第一厚度t1大于第二厚度t2。图21f接续上方图19d，并且绘示在导线72和导电特征272之间具有第三厚度t3的记忆体膜90。在一些根据图21f的实施例中，导电特征272可以物理性接触介电层52。
115.图21g和图21h绘示具有不同外表面面积(标示为图21g和图21h的面积a1和面积a2)的记忆体膜90的实施例。例如，外表面面积可以代表在介电层52之间并且在导电特征272相对侧的记忆体膜90的表面的表面面积。在一些实施例中，控制记忆体膜90的外表面面积相对于随后形成接触导电特征272的氧化物半导体层92(参考下方图22)的面积的尺寸可
以用于控制记忆体性质，例如记忆体视窗(memory window)和操作电压。例如，记忆体膜90的外表面面积和随后形成的薄膜晶体管204(参考图1a)中氧化物半导体层92的面积的比例可以根据薄膜晶体管204的记忆体在不同阶段之间的视窗。记忆体膜90的外表面面积和氧化物半导体层92的面积的比例也可以根据薄膜晶体管204的操作电压。
116.通过凹陷导线72至特定的深度(参考上方图18a至图18b)和控制记忆体膜90的厚度(参考图19a至图19d)，可以形成相对较大或较小的记忆体膜90的外表面面积。例如，图21g绘示记忆体膜90具有第一外表面面积a1在1500nm乘以通道长度l至300nm乘以通道长度l的范围中，以及图21h绘示记忆体膜90具有第二外表面面积a2在30nm乘以通道长度l至150nm乘以通道长度l的范围中。具有第一外表面面积a1的记忆体膜90可以具有较佳均匀度。具有第二外表面面积a2的记忆体膜90可以用于施加更高的电压在记忆体膜90上，可以改善记忆体膜的写入操作效率。
117.在图22中，接续图21a至图21b，共形地沉积氧化物半导体层92在记忆体膜90上方的沟槽86中。氧化物半导体层92可以覆盖多层堆叠58的顶表面，例如介电层52的顶表面。氧化物半导体层92包括适合提供薄膜晶体管(例如薄膜晶体管204，参考图1a)的通道区域的材料。在一些实施例中，氧化物半导体层92包括含铟材料，例如in
x
gayznzmo，其中m可以是ti、al、ag、si、sn或类似者。x、y和z可以个别是在0和1之间的任何数值。在其他实施例中，可以使用不同的半导体材料做为氧化物半导体层92。可以通过cvd、pvd、ald、pecvd或类似者沉积氧化物半导体层92。氧化物半导体层92可以沿着记忆体膜90上方的沟槽86的侧壁和底表面延伸。在沉积氧化物半导体层92之后，可以在含氧环境中执行退火步骤(例如，在约300℃至约450℃的温度范围或在约300℃至约400℃的范围中)以活化氧化物半导体层92的电荷载体。上述的氧化物半导体层92的全部实施例可以应用至随后描述的图23至图31d中的制程和结构。
118.在图23中，沉积介电质材料98a在氧化物半导体层92上方的沟槽86中。介电质材料98a可以包括例如氧化硅、氮化硅、氮氧化硅或类似者，其可以通过cvd、pvd、ald、pecvd或类似者沉积而成。介电质材料98a可以沿着氧化物半导体层92上方的沟槽86的侧壁和底表面延伸。
119.在图24中，使用例如光刻和蚀刻的组合，移除在沟槽86中的介电质材料98a的底部部分。蚀刻可以是任何可接受的蚀刻制程，例如湿式蚀刻或干式蚀刻、反应性离子蚀刻、中性粒子束蚀刻、类似者或上述的组合。蚀刻可以是各向异性的。
120.随后，亦如图24所绘示，可以将介电质材料98a做为蚀刻遮罩，蚀刻穿过沟槽86中的氧化物半导体层92的底部部分。蚀刻可以是任何可接受的蚀刻制程，例如湿式蚀刻或干式蚀刻、反应性离子蚀刻、中性粒子束蚀刻、类似者或上述的组合。蚀刻可以是各向异性的。蚀刻氧化物半导体层92可以暴露沟槽86的底表面上的部分记忆体膜90。因此，沟槽86的相对侧壁上的部分氧化物半导体层92可以彼此分离，改善记忆体阵列200的记忆体单元202(参考图1a)之间的隔离。
121.在图25中，可以沉积额外的介电质材料98b以填充沟槽86的剩余部分。介电质材料98b可以具有和介电质材料98a相同的材料成分，并且使用和介电质材料98a相似的制程所形成。介电质材料98b和介电质材料98a此后可以集体称为介电质材料98。
122.在图26a和图26b中，接着对介电质材料98、氧化物半导体层92和记忆体膜90执行
移除制程，以移除多层堆叠58上方的多余材料。在一些实施例中，可以使用平坦化制程，例如化学机械研磨、回蚀制程、上述的组合或类似者。平坦化制程暴露多层堆叠58，使得在平坦化制程完成之后的多层堆叠58的顶表面齐平。图26b绘示图26a中的结构对应的俯视图。
123.图27a至图29c绘示制造记忆体阵列200中的导线106和导线108(例如源极线和位元线)的中间步骤。导线106和导线108可以沿着垂直于导线72的方向延伸，因此为了读取和写入操作可以选择记忆体阵列200的独立单元。在图27a至图29c中，名称结尾为“a”的附图绘示俯视图，名称结尾为“b”的附图绘示平行于图1a和图27a的线b-b'的对应截面图，以及名称结尾为“c”的附图绘示平行于图1a和图27a的线c-c'的对应截面图。
124.在图27a、图27b和图27c中，穿过氧化物半导体层92和介电质材料98(包括介电质材料98a和介电质材料98b)图案化沟槽100。图27b绘示图27a中的线b-b'的截面图，以及图27c绘示图27a中的线c-c'的截面图。可以通过例如光刻和蚀刻的组合执行沟槽100的图案化。沟槽100可以设置在记忆体膜90的相对侧壁之间，并且沟槽100可以物理性分离记忆体阵列200中邻近的记忆体单元堆叠(参考图1a)。在一些实施例中，图案化沟槽100以穿过导电特征272、记忆体膜90和部分介电层52，使得随后形成的介电质材料102(参考下方图28a至图28c)电性分离随后形成的导线106和导线108(参考下方图29a至图29c)。图案化沟槽100以进一步移除部分的记忆体膜90和导电特征272，使得在不同的记忆体阵列堆叠中的导电特征272彼此物理性分离并且隔离。在一些实施例中，沟槽100进一步图案化而穿过记忆体膜90，使得沟槽100设置在导线72的相对侧壁之间。
125.在图28a、图28b和图28c中，沉积介电质材料102在沟槽100中并且填充沟槽100。图28b绘示图28a中的线b-b'的截面图，以及图28c绘示图28a中的线c-c'的截面图。介电质材料102可以电性分离随后形成的邻近的导线106和导线108(参考下方图29a至图29c)，并且介电质材料102可以通过覆盖导电特征272的侧壁而进一步电性分离不同记忆体阵列堆叠中的部分导电特征272。介电质材料102可以包括例如氧化硅、氮化硅、氮氧化硅或类似者，其可以通过cvd、pvd、ald、pecvd或类似者沉积而成。介电质材料102可以沿着氧化物半导体层92上方的沟槽86的侧壁和底表面延伸，并且可以覆盖记忆体膜90和氧化物半导体层92的相对侧壁。在沉积之后，可以执行平坦化制程(例如cmp、回蚀或类似者)以移除介电质材料102的多余部分。在所产生的结构之中，多层堆叠58、记忆体膜90、氧化物半导体层92和介电质材料102的顶表面可以实质上齐平(例如，在制程误差之内)。在一些实施例中，可以选择介电质材料98和介电质材料102的材料，使得两者可以彼此选择性蚀刻。例如，在一些实施例中，介电质材料98是氧化物并且介电质材料102是氮化物。在一些实施例中，介电质材料98是氮化物并且介电质材料102是氧化物。其他材料也可行。
126.在图29a、图29b和图29c中，针对导线106和导线108来图案化沟槽104。图29b绘示图29a中的线b-b'的截面图，以及图29c绘示图29a中的线c-c'的截面图。使用例如光刻和蚀刻的组合图案化介电质材料98(包括介电质材料98a和介电质材料98b)来进行沟槽104的图案化。
127.例如，光阻(未绘示)可以沉积在多层堆叠58、介电质材料98、介电质材料102、氧化物半导体层92和记忆体膜90上方。可以使用例如旋涂技术形成光阻。图案化光阻以定义开口。各个开口可以重叠介电质材料102的对应区域，并且各个开口可以进一步部分地暴露介电质材料98的两个分离区域。例如，各个开口可以暴露介电质材料102的区域、部分地暴露
介电质材料98的第一区域，以及部分地暴露介电质材料98的第二区域，其中介电质材料98的第二区域和介电质材料98的第一区域通过介电质材料102的区域分离。在这种情况下，各个开口可以定义通过介电质材料102分离的导线106和邻近导线108的图案。可以使用可接受的光刻技术来图案化光阻。例如，光阻可以暴露于用于图案化的光源。在曝光制程之后，取决于使用的是负光阻或正光阻，可以显影光阻以移除光阻的暴露或未暴露部分，从而定义形成开口的图案。
128.随后，可以通过例如蚀刻移除开口暴露的部分介电质材料98。蚀刻可以是任何可接受的蚀刻制程，例如湿式蚀刻或干式蚀刻、反应性离子蚀刻、中性粒子束蚀刻、类似者或上述的组合。蚀刻可以是各向异性的。蚀刻制程可以使用蚀刻介电质材料98而免于显著蚀刻介电质材料102的蚀刻剂。因此，即使开口暴露介电质材料102，可以不显著移除介电质材料102。沟槽104的图案可以对应于导线106和导线108(参考下方图30a和图30b)。例如，部分介电质材料98可以保留在各对沟槽104之间，以及介电质材料102可以设置在邻近的成对沟槽104之间。在图案化沟槽104之后，可以通过例如灰化移除光阻。
129.图30a至图30e绘示制造记忆体阵列200中的导线106和导线108(例如源极线和位元线)的进一步中间步骤。图30a绘示三维视图，图30b绘示俯视图，图30c绘示平行于图1a、图30a和图30b的线b-b'的对应截面图，图30d绘示平行于图1a、图30a和图30b的线c-c'的对应截面图，以及图30e绘示图30a中的区域400的详细截面图。
130.在图30a、图30b和图30c中，使用导电材料填充沟槽104以形成导线106和导线108。导线106和导线108可以各个包括导电材料，例如铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、上述的组合或类似者，其可以各个使用例如cvd、ald、pvd、pecvd或类似者所形成。在沉积导线106和导线108之后，可以执行平坦化(例如cmp、回蚀或类似者)以移除导电材料的多余部分，从而形成导线106和导线108。在所产生的结构之中，多层堆叠58、记忆体膜90、氧化物半导体层92、导线106和导线108的顶表面可以实质上齐平(例如，在制程误差之内)。导线106可以对应于记忆体阵列200中的位元线，并且导线108可以对应于记忆体阵列200中的源极线。尽管图30c绘示仅示出导线106的截面图，导线108的截面图可以相似于图30c。
131.因此可以形成堆叠薄膜晶体管204在记忆体阵列200中。各个薄膜晶体管204包括栅极电极(例如部分的对应导线72)、栅极介电质(例如部分的对应记忆体膜90)、通道区域(例如部分的对应氧化物半导体层92)和源极/漏极电极(例如部分的对应导线106和导线108)。介电质材料102分离在相同行和在相同垂直层级之中邻近的薄膜晶体管204。薄膜晶体管204可以设置在垂直堆叠行与列的阵列中。
132.图30e绘示图30a中的区域400的详细截面图，示出导电特征272设置在记忆体膜90和氧化物半导体层92之间。导电特征272电性连接记忆体膜90和氧化物半导体层92。在一些实施例中，氧化物半导体层92覆盖导电特征272和记忆体膜90的侧壁，并且记忆体膜90介于介电层52和氧化物半导体层92之间。在记忆体膜90包括铁电性材料的实施例中，导电特征272可以结合导线72和记忆体膜90形成mfm电容器。和在铁电性记忆体膜和氧化物半导体层之间对应的界面相比，在记忆体膜90和导电特征272之间的界面可以含有较少的缺陷。通过减少在记忆体膜90和导电特征272之间的界面的缺陷，可以改善薄膜晶体管204的耐久度。可以通过导电特征272提供记忆体膜90较佳的电荷屏蔽，其可以减少去极化场和增加薄膜晶体管204的滞留时间。
133.根据一些移除沿着介电层52的侧壁的记忆体膜90的虚拟区域的实施例，图30f绘示接续图21c的记忆体阵列200的三维视图，以及图30g绘示图30f中的区域400的详细截面图。移除记忆体膜90的虚拟区域可以渐少在邻近层中的薄膜晶体管204之间的干扰。如图30g中所绘示，氧化物半导体层92可以覆盖介电层52、记忆体膜90和导电特征272的侧壁。
134.根据一些在导线72和导电特征272之间以及在介电层52和导电特征272之间的记忆体膜90具有不同厚度的实施例，图30h和图30i绘示分别接续图21e和图21f的图30a中的区域400的详细截面图。例如，图30h接续上方的图21e，并且绘示在导线72和导电特征272之间具有第一厚度t1并且在介电层52和导电特征272之间具有第二厚度t2的记忆体膜90，第一厚度t1大于第二厚度t2。
135.图30i接续上方图21f，并且绘示在导线72和导电特征272之间具有第三厚度t3的记忆体膜90。在一些根据图30i的实施例中，导电特征272可以物理性接触介电层52，氧化物半导体层92覆盖导电特征272和介电层52的侧壁，以及在截面图中的导线72、导电特征272和介电层52环绕部分的记忆体膜90。
136.在图31a、图31b、图31c和图31d中，形成接触件110至导线72、导线106和导线108。图31a和图31b绘示记忆体阵列200的实施例的透视图，图31c绘示装置和下方的基板沿着图31a的线31c-31c'的截面图，以及图31d绘示装置沿着图1a的线a-a'的截面图。在一些实施例中，导线72的阶梯状形状可以为了设置导电接触件110提供各个导线72的表面。接触件110的形成可以包括使用例如光刻和蚀刻的组合，图案化金属间介电质70和介电层52中的开口以暴露部分的导电层54。形成例如扩散阻障层、粘附层或类似者的内衬(未示出)和导电材料在开口中。内衬可以包括钛、氮化钛、钽、氮化钽或类似者。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍或类似者。可以执行例如cmp的平坦化制程以从金属间介电质70的表面移除多余的材料。剩余的内衬和导电材料形成开口中的接触件110。
137.亦如图31a和图31b的透视图所绘示，也可以分别形成导电接触件112和导电接触件114至导线106和导线108。接触件110、接触件112和接触件114可以分别电性连接至导线116a、导线116b和导线116c，其将记忆体阵列连接至下方的/上方的电路(例如控制电路)及/或半导体晶粒中的信号线、电源线和接地线。例如，根据一些实施例，图31a绘示导电接触件112和导电接触件114将导线106和导线108的顶表面连接至记忆体阵列200上方的导线116a和导线116b。根据其他实施例，图31b绘示导电接触件112和导电接触件114(未绘示)将导线106和导线108的底表面连接至记忆体阵列200下方的导线116a和导线116b。另外，导电通孔118可以延伸穿过金属间介电质70以将导线116c电性连接至下方互连结构220的电路和基板50上的主动装置，如图31c中所绘示。可以形成其他导电通孔穿过金属间介电质70以将导线116a和导线116b电性连接至下方互连结构220的电路。在其他实施例中，可以通过互连结构220之外或替代互连结构220而形成在记忆体阵列200上方的互连结构，提供通往记忆体阵列或离开记忆体阵列的路径及/或电源线。因此，可以完成记忆体阵列200。
138.多个实施例提供具有垂直堆叠记忆体单元的三维记忆体阵列。记忆体单元各个包括具有导线、记忆体膜、氧化物半导体通道区域以及在记忆体膜和氧化物半导体通道区域之间的导电特征的薄膜晶体管。在通道区域和记忆体膜之间的导电特征可以结合导线和记忆体膜，而有益于形成金属-铁-金属(metal-ferro-metal，mfm)电容器。和在铁电性记忆体膜和半导体材料之间的界面相比，在记忆体膜和导电特征之间的界面可以因为含有较少的
缺陷而具有较佳的品质。减少在记忆体膜和导电特征之间的界面的缺陷可以改善薄膜晶体管的耐久度。导电特征可以为记忆体膜提供较佳的电荷屏蔽，其可以减少去极化场和增加薄膜晶体管的滞留时间。移除记忆体膜的虚拟区域可以渐少在邻近层中的薄膜晶体管之间的干扰。
139.根据本公开的一实施例，一种记忆体单元包括半导体基板上方的薄膜晶体管，薄膜晶体管包括接触字元线的记忆体膜、接触源极线和位元线的氧化物半导体层，以及介于记忆体膜和氧化物半导体层之间的导电特征，其中记忆体膜设置在氧化物半导体层和字元线之间；记忆体单元也包括覆盖源极线、记忆体膜和氧化物半导体层的侧壁的介电质材料。在一实施例中，记忆体膜覆盖导电特征的顶表面。在一实施例中，记忆体膜进一步覆盖导电特征的第一侧壁和底表面，以及其中氧化物半导体层覆盖导电特征相对于第一侧壁的第二侧壁。在一实施例中，记忆体膜具有横跨记忆体膜的第一部分测量的第一厚度，第一部分覆盖导电特征的顶表面，记忆体膜具有横跨记忆体膜的第二部分测量的第二厚度，第二部分介于导电特征和字元线之间，以及第一厚度小于第二厚度。在一实施例中，记忆体单元进一步包括接触字元线和记忆体膜的介电层。在一实施例中，介电层覆盖导电特征的表面。在一实施例中，氧化物半导体层覆盖介电层的侧壁。在一实施例中，导电特征的顶表面接触介电层的底表面。在一实施例中，介电质材料覆盖导电特征的侧壁。
140.根据本公开的另一个实施例，一种记忆体装置包括半导体基板、半导体基板上方的第一记忆体单元，第一记忆体单元包括第一薄膜晶体管，其中第一薄膜晶体管包括部分的第一字元线提供的栅极电极、铁电性材料的第一部分，铁电性材料的第一部分的第一侧壁接触栅极电极；第一薄膜晶体管也包括在铁电性材料的第一部分相对于第一侧壁的第二侧壁上的第一导电特征，以及包括第一通道区域的氧化物半导体层，第一通道区域在第一导电特征的侧壁上；记忆体装置也包括源极线、位元线，其中源极线的第一部分提供第一薄膜晶体管的第一源极/漏极电极，其中位元线的第一部分提供第一薄膜晶体管的第二源极/漏极电极；记忆体装置也包括延伸横跨位元线、铁电性材料的第一部分和氧化物半导体层的侧壁的第一介电质材料，以及第一记忆体单元上方的第二记忆体单元。在一实施例中，铁电性材料的第二部分物理性接触第一通道区域。在一实施例中，记忆体装置进一步包括第二介电质材料介于第一记忆体单元和第二记忆体单元之间。在一实施例中，铁电性材料的第二部分介于氧化物半导体层和第二介电质材料之间。在一实施例中，第二介电质材料物理性接触氧化物半导体层。在一实施例中，第一导电特征物理性接触第二介电质材料。在一实施例中，在截面图中的铁电性材料和氧化物半导体层环绕第一导电特征。
141.根据本公开的又另一个实施例，一种形成记忆体装置的方法包括形成多层堆叠在半导体基板上，多层堆叠包括交替的导电层和介电层，其中第一沟槽延伸穿过多层堆叠；方法也包括从介电层的侧壁凹陷导电层以形成连接至第一沟槽的第一凹槽、沉积记忆体膜在第一沟槽和第一凹槽中，记忆体膜覆盖第一凹槽中的导电层的侧壁；方法也包括形成导电特征，其中形成导电特征包括使用导电材料填充第一凹槽的剩余部分；方法也包括沉积氧化物半导体层在导电特征和记忆体膜上方，氧化物半导体层沿着第一沟槽的侧壁和底表面延伸。在一实施例中，形成导电特征包括沉积导电材料在记忆体膜上方，导电材料填充第一凹槽的剩余部分，以及沿着介电层的相对侧壁上的记忆体膜使用回蚀移除部分的导电材料。在一实施例中，方法进一步包括沿着介电层的侧壁移除部分的记忆体膜。在一实施例
中，方法进一步包括形成穿过导电特征和介电层的第二沟槽，以及沉积介电质材料以填充第二沟槽。
142.前面概述一些实施例的特征，使得本领域技术人员可更好地理解本公开的观点。本领域技术人员应该理解，他们可以容易地使用本公开作为设计或修改其他制程和结构的基础，以实现相同的目的和/或实现与本文介绍的实施例相同的优点。本领域技术人员还应该理解，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，可以进行各种改变、替换和变更。