半导体装置及其制造方法与流程

1.本案是关于一种半导体装置及其制造方法，特别是关于一种包含静电放电二极管的半导体装置及其制造方法。


背景技术：

2.使用(electrostatic discharge，esd)保护装置实现半导体装置的esd保护，该些esd保护装置将大电流选路至半导体装置或集成电路的部分周围，以防止电路在曝露于暂态高电压或大电流时击穿。esd保护装置(esd装置)具有结电压，有助于在正常操作条件下防止电流流动，且在暂态高电压/大电流情况下允许电流流动。与没有esd保护的半导体装置相比，esd装置提供了使用寿命更长的更稳健的半导体装置。


技术实现要素：

3.根据本案的一实施例，提供一种半导体装置，包括第一半导体材料中的第一掺杂区域及第二掺杂区域；第一掺杂区域与第二掺杂区域之间的隔离结构；直接抵靠该第一掺杂区域的一顶表面的第一线段，其中第一线段具有在隔离结构的第一部分上方的第一端及在隔离结构的第二部分上方的第二端；在第二掺杂区域的顶表面上方的第二线段，其中第二线段具有在隔离结构的第三部分上方的第三端及在隔离结构的第四部分上方的第四端，其中第一线段第二线段具有第一宽度；及位于第一线段与第二线段之间且位于隔离结构上方的介电材料。
4.根据本案的另一实施例，一种半导体装置的制造方法，包括以下步骤：在基板上方的第一半导体材料中制造掺杂区域；在第一半导体材料的掺杂区域之间形成隔离结构；在第一半导体材料的掺杂区域上方制造沿第一方向延伸的线，该些线的每一者具有沿垂直于第一方向的第二方向量测的线宽；将线修整成末端在隔离结构上的线段；及在基板上方蚀刻晶体管栅电极，其中晶体管栅电极具有沿第二方向量测的栅电极宽度，且其中线宽与栅电极宽度基本相似。
5.根据本案的另一实施例，提供一种半导体装置，包括第一半导体材料中的第一掺杂区域及第二掺杂区域，第一掺杂区域及第二掺杂区域分别沿第一方向延伸，且具有沿垂直于第一方向的第二方向延伸的宽度；位于第一半导体材料上方且围绕第一掺杂区域及第二掺杂区域延伸的隔离结构；在第一掺杂区域上方沿第一方向延伸的第一线段及与第一线段对齐且在第二掺杂区域上方沿第一方向延伸的第二线，其中第一线段及第二线段具有在第二个方向量测的线宽；及位于第一线段与第二线段之间的介电材料。
附图说明
6.结合附图，根据以下详细描述可以最好地理解本案的一实施例的各态样。注意，根据行业中的标准实务，各种特征未按比例绘制。实际上，为了讨论清楚起见，各种特征的尺寸可任意增加或减小。
7.图1为根据一些实施例的半导体装置的剖面图；
8.图2为根据一些实施例的半导体装置的顶视图；
9.图3为根据一些实施例的半导体装置的顶视图；
10.图4为根据一些实施例的半导体装置的制造方法的流程图；
11.图5为根据一些实施例的半导体装置的剖面图；
12.图6为根据一些实施例的半导体装置的剖面图；
13.图7为根据一些实施例的半导体装置的剖面图；
14.图8为根据一些实施例的esd性能参数装置的图表；
15.图9为根据一些实施例的半导体装置的方块图；
16.图10为根据一些实施例的电子设计自动化(electronic design automation，eda)系统的方块图；
17.图11为根据一些实施例的集成电路(integrated circuit，ic)制造系统及与其相关联的ic制造流程的方块图。
18.【符号说明】
19.100：半导体装置
20.101：基板
21.102：第一半导体材料
22.102a，102c：esd装置区域
23.103a，103c：掺杂区域
24.104：隔离结构
25.104a-104c：隔离结构部分
26.105a，105c：柱体
27.106a，106b：线段
28.108a-108c：介电材料部分
29.109a-109c：修整区域
30.110a，110b：线段区域
31.198：第一方向
32.200：半导体装置
33.202a-202d：esd装置区域
34.203a-203d：掺杂区域
35.204：掺杂区域
36.206a-206g：线段
37.208a-208g：介电材料部分
38.209a-209g：修整区域
39.210b，210d：线段区域
40.212：假性线区域
41.240：晶体管区域
42.241a-241c：晶体管
43.242a-242c：栅电极
44.244a，244b：源极
45.246a-246c：漏极
46.298：第一方向
47.299：第二方向
48.300：半导体装置
49.302b，302d：esd装置区域
50.303b，303d：掺杂区域
51.304：隔离结构
52.306a-306c：线段
53.309a-309f：修整区域
54.310b，310d：线段区域
55.312a-312c：假性线区域
56.398：第一方向
57.399：第二方向
58.400：方法
59.402，404，406，408，410，412，414：操作
60.500：半导体装置
61.501：基板
62.502：第一半导体材料
63.502a，502c：esd装置区域
64.503：掺杂区域
65.504：隔离结构
66.506a-506c：线段
67.508a-508d：介电材料
68.509a-509d：修整区域
69.510a，510c：线段区域
70.512b：修整区域
71.598：第一方向
72.600：半导体装置
73.601：基板
74.602：第一半导体材料
75.602a，602c：esd装置区域
76.603a，603c：掺杂区域
77.604：隔离结构
78.606a，606b1-606b4，606c：线段
79.608a-608g：介电材料
80.609a-609g：修整区域
81.698：第一方向
82.700：半导体装置
83.701：基板
84.702：第一半导体材料
85.702a-702c：esd装置区域
86.703a-703f：掺杂区域
87.704：隔离结构
88.711a-711b：esd装置导轨
89.713：触点
90.715：导电柱
91.717：通孔
92.717a，717b：esd装置导轨
93.719a-719c：沟槽隔离结构
94.799：第二方向
95.800：图表
96.900：半导体装置
97.902：巨集
98.904a，904b：电线选路布置
99.1000：eda系统
100.1002：(硬件)处理器
101.1004：储存媒体(记忆体)
102.1006：指令
103.1007：(包括标准单元的)标准单元库
104.1008：总线
105.1010：i/o(接口)
106.1012：网络接口
107.1014：网络
108.1052：使用者界面(ui)
109.1100：ic制造系统
110.1120：设计室
111.1122：ic设计布局图
112.1130：罩幕室
113.1132：数据准备
114.1144：罩幕制造
115.1145：罩幕
116.1150：ic晶圆厂
117.1152：晶圆制造
118.1153：(半导体)晶圆
119.1160：(ic)集成电路装置
120.c1-c4：假性线宽
121.c：线宽
122.cpp：切割多晶线节距
123.d：第一间隔距离
124.l：esd装置区域长度
125.s1：宽度
126.s2：修整区域宽度
127.s2a-s2g：修整区域宽度
128.w1：esd装置区域宽度
129.w2：线段宽度
130.x-x
′
，y-y
′
：截面线
具体实施方式
131.以下揭示内容提供了用于实现提供的标的的不同特征的许多不同的实施例或实例。以下描述元件、值、操作、材料、布置等的特定实例用以简化本案的一实施例。当然，该些仅为实例，并不旨在进行限制。可以预期其他元件、值、操作、材料、布置等。例如，在下面的描述中在第二特征上方或之上形成第一特征可包括其中第一特征及第二特征直接接触形成的实施例，并且亦可包括其中在第一特征与第二特征之间形成附加特征的实施例，以使得第一特征及第二特征可以不直接接触。此外，本案的一实施例可以在各个实例中重复识别号及/或字母。此重复系出于简单及清楚的目的，其本身并不指定所讨论的各种实施例或组态之间的关系。
132.此外，为了便于描述，本文中可以使用诸如“在......下方”、“在......下”、“下方”、“在......上方”、“上方”之类的空间相对术语，来描述如图中所示的一个元件或特征与另一元件或特征的关系。除了在附图中示出的取向之外，空间相对术语意在涵盖装置在使用或操作中的不同取向。设备可以其他方式取向(旋转90度或以其他方位)，并且在此使用的空间相对描述语亦可被相应地解释。
133.本案的一实施例涉及一种半导体装置，包括用以保护半导体装置免受高电流或高电压条件影响的esd装置。在一些实施例中，本文描述的esd装置比其他esd装置小，至少因为本文描述的esd装置能够在没有排斥区域的情况下操作，该排斥区域将esd装置与半导体装置的其他部分分开。通过减小esd装置的面积(例如，通过消除esd装置周围的排斥区域)，亦减小了半导体装置的晶粒面积。在一些实施例中，本案的一实施例亦描述了使用与半导体装置的其他元件相同的图案化罩幕制造的esd装置，从而降低制造成本。在一些实施例中，本文描述的esd装置与较低r
on
值相关联，与没有本文描述的特征的esd装置相比，提供对高电压及高电流条件的更快回应。
134.图1为根据一些实施例的半导体装置100的剖面图。半导体装置100包括两个静电放电(electrostatic discharge，esd)装置，该esd装置包含esd装置区域中的掺杂区域及掺杂区域上方的导线，用于处理施加至半导体装置100的暂态电压突波。
135.在图1中，第一半导体材料102沉积在基板101上。在一些实施例中，基板为连接至地面或电压源的半导体材料。在一些实施例中，基板为介电材料，该介电材料将第一半导体材料与半导体装置的底部(例如，基板的与第一半导体材料相对的一侧)电隔离，且半导体装置中的静电放电(electrostatic discharge，esd)装置经由第一半导体材料横向放电。
在一些实施例中，第一半导体材料102包含硅、硅锗、砷化镓或一些其他半导体材料。esd装置区域102a及102c为第一半导体材料102的区域，该些区域通过添加掺杂剂原子而掺杂，以在第一半导体材料102中形成掺杂区域103a及103c。
136.半导体装置100包括掺杂区域103a及103c，其中掺杂剂原子(掺杂剂原子材料)已通过例如布植制程添加至第一半导体材料102。在掺杂区域103a及103c中添加掺杂剂原子以在第一半导体材料的部分中形成接合点。第一半导体材料中的接合点阻止电流流动直至达到临界电压。第一半导体材料中的掺杂程度与阻止电流流过esd装置的临界电压的大小有关。esd装置的电阻(或半导体装置对流经esd装置的电流的电阻)为r
on
。一旦达到临界电压，更小的r
on
值与esd装置对半导体装置中的高电压或高电流条件的更快回应相关，且与降低的静电放电损坏半导体装置的可能性有关。
137.在一些实施例中，esd装置包括电连接至第一半导体材料的掺杂区域的顶表面的线段及通孔或触点(例如，抵靠第一半导体材料的掺杂区域的顶表面的互连结构)。在一些实施例中，线段直接抵靠第一半导体材料的掺杂区域的顶表面定位，且触点或通孔电连接至线段的顶表面。线段为载流材料的线性部分，该些线性部分形成电流流过esd装置的电气路径。在一些实施例中，线段包含金属。在一些实施例中，线段包含半导体材料。在一些实施例中，线段包括不同于第一半导体材料的第二半导体材料。在一些实施例中，线段为与第一半导体材料相同的第二半导体材料。在一些实施例中，线段为在第二方向上具有与半导体装置中的晶体管的栅电极相同尺寸的多晶线(参见半导体装置200)。
138.r
on
值与相对于掺杂区域的顶表面的线段的尺寸(参见例如半导体装置200的第二方向299)相关联。当线条尺寸不均匀时，r
on
的值会发生不可预测的变化。通过使线尺寸更均匀，对于单一半导体装置中的esd装置以及在不同晶圆或基板上的不同半导体装置中产生esd装置的制程，r
on
值变得更加可重复。栅电极长度为半导体装置中充分表征及控制良好的尺寸。因此，通过使用与用于制造半导体装置的晶体管的栅电极相同的处理步骤在半导体装置中制造esd装置的线段，线段尺寸由具有良好尺寸控制的充分表征的制程制造。
139.在半导体装置100中，掺杂区域103a在第一半导体材料102的柱体105a中，且掺杂区域103c在半导体材料102的柱体105c中。在一些实施例中，隔离结构104通过以下步骤形成：[1]蚀刻第一半导体材料102且用介电材料填充蚀刻的开口，或[2]氧化(例如，通过蒸汽氧化)第一半导体材料102以形成隔离结构介电材料，尽管在第一半导体材料102的表面形成隔离结构的其他制程亦在本案的一实施例的范围内。第一半导体材料102的柱体的侧壁(例如，掺杂区域103a及103c的侧面)与隔离结构104相对。在一些实施例中，掺杂区域的侧面亦与沟槽隔离结构(参见下文半导体装置700中的沟槽隔离结构719a～719c)相对。掺杂区域103a及103c位于第一半导体材料102的柱体的上部区域中。在一些实施例中，诸如掺杂区域103a及103c的掺杂区域不延伸至第一半导体材料的柱体的底部以增加掺杂区域彼此的电隔离。
[0140]
在图1中，线段106a电连接至esd装置区域102c中的掺杂区域103c的顶表面。线段106a自掺杂区域103c的第一侧处的隔离结构104上方、掺杂区域103c的顶表面上方延伸至掺杂区域103c的第二侧处的隔离结构104的顶表面，第二侧与掺杂区域103c的第一侧相对。线段106b电连接至esd装置区域102a中的掺杂区域103a的顶表面。线段106b自掺杂区域103a的第一侧处的隔离结构104上方、掺杂区域103a的顶表面上方延伸至掺杂区域103a的
第二侧处的隔离结构104的顶表面、掺杂区域103a的第二侧与掺杂区域103a的第一侧相对。隔离结构104位于第一半导体材料102的上侧，且横向围绕(参见下面图2中的掺杂区域204)掺杂区域103a及103c。根据隔离结构部分相对于掺杂区域的位置，隔离结构104分成隔离结构部分104a、104b及104c。因此，隔离结构部分104a及隔离结构部分104b抵靠掺杂区域103a及esd装置102a的侧面，而隔离结构部分104b及隔离结构部分104c抵靠掺杂区域103c及esd装置102c的侧面。隔离结构部分104b位于掺杂区域103a的第一侧与掺杂区域103c的第二侧之间。
[0141]
线段106a及线段106b包括第二半导体材料。线段106a在线段区域110a中，而线段106b在线段区域110b中。在一些实施例中，线段区域具有不同的线段宽度。在一些实施例中，第二半导体材料包含硅、硅锗、砷化镓或与半导体装置整合方案中的栅电极结构兼容的一些其他半导体材料。线段106a及线段106b通过修整区域109a中的介电材料部分108a彼此分开。线段106a及106b沿着半导体装置100的第一方向198延伸。线段106a及106b具有沿着第一方向198的线段宽度(w2)。线段106a及106b具有沿着垂直于第一方向198的第二方向(未示出)的线段宽度(未示出)，其中线段宽度对应于半导体装置中晶体管的通道上方的栅电极尺寸。在一些实施例中，线段宽度w2在自0.01μm至约1μm的范围内。在某些情况下，线段宽度小于0.01μm会导致导电性差及r
on
(esd装置阈值电阻)值增加。在某些情况下，大于约1μm的线段宽度不会显示增加的载流能力，且在没有降低r
on
或增加载流能力的情况下浪费了半导体装置布局中的空间。
[0142]
修整区域109a～109c为半导体装置100的部分，其中已修整第二半导体材料，以限定线段106a及106b。修整区域109a为在线段106a与线段106b之间已沉积有介电材料部分108a的隔离结构104上方的修整区域。修整区域109b为在远离修整区域109a的线段106a的末端处的隔离结构104上方的修整区域。修整区域109c为在远离修整区域109a的线段106b的末端处的隔离结构104上方的修整区域。修整区域109a、109b及109c具有修整区域宽度s2。在一些实施例中，线段任一侧的修整区域具有不同的修整区域宽度。在一些实施例中，修整区域宽度在约0.01μm至约0.1μm的范围内。在某些情况下，由于esd装置的线段之间的修整区域中的介电质击穿，故小于约0.01μm的修整区域宽度会导致半导体装置/esd装置的可靠性降低。在某些情况下，大于约0.1μm的修整区域宽度与esd装置中(例如，esd装置区域上方)的线段及隔离结构上方的假性线段(参见，例如如下所述的半导体装置200的假性线段206b)的不均匀蚀刻轮廓相关联。
[0143]
介电材料部分108a、108b及108c位于线段106a及106b的末端。介电材料部分108a、108b及108c位于隔离结构104上方，且线段106a及106b的每一端的至少一部分位于隔离结构104上方。介电材料部分108a～108c的介电材料亦沿着线段106a及106b的长边位于隔离结构104及esd装置区域102a及102c上方。在一些实施例中，介电材料为二氧化硅。在一些实施例中，介电材料包括多层介电材料，包括二氧化硅(k＝3.9)、高k介电材料(例如，k≥3.9)或与半导体装置整合方案中的前段制程(front end ofline，feol)位置的沉积兼容的一些其他介电材料。在一些实施例中，介电材料亦在线段的顶侧上方延伸，且至线段的电连接(触点或通孔)延伸穿过介电材料。
[0144]
图2为根据一些实施例的半导体装置200的顶视图。具有与半导体装置100的元件类似的结构或功能的半导体装置200的元件具有相同的识别号，增加了100。
[0145]
在图2中，关于第一方向298及平行于半导体装置200的基板的顶表面的第二方向299描述了半导体装置200的元件，其中第二方向299垂直于第一方向298。
[0146]
半导体装置200包括四个esd装置区域：esd装置区域202a、esd装置区域202b、esd装置区域202c及esd装置区域202d。esd装置区域202a～202d在顶视图中由隔离结构204横向包围。半导体装置200中的esd装置区域202a～202d包括第一半导体材料中的掺杂区域203a～203d。在一些实施例中，半导体材料为本质硅。在一些实施例中，半导体材料为掺杂硅材料。在一些实施例中，半导体材料为iii-v型半导体材料。在一些实施例中，半导体材料为硅锗(sige)。在一些实施例中，半导体材料为砷化镓(gaas)，或适用于前段制程(front end of line，feol)整合方案的一些其他半导体材料。在一些实施例中，半导体材料沉积在基板(例如，绝缘体上硅(silicon-on-insulator，soi)基板的一部分)上。在一些实施例中，半导体材料为用于半导体装置制造的晶圆或基板的体材料。在一些实施例中，第一半导体材料中的掺杂区域包括净量的n型掺杂剂。在一些实施例中，第一半导体材料中的掺杂区域包括净量的p型掺杂剂。在一些实施例中，一些掺杂区域包括净量的n型掺杂剂及净量的p型掺杂剂。
[0147]
掺杂区域203a～203d具有沿第一方向298延伸的esd装置区域宽度(w1)。在一些实施例中，w1与沿第一方向298的半导体装置主动区域的尺寸大致相同。在一些实施例中，esd装置区域宽度w1小于w2。因此，在一些实施例中，0.01μm＜w1＜1.0μm。w1小于w2，以使半导体装置中esd装置区域上方的线段的末端终止于esd装置区域周围的隔离结构上方，而非终止于esd装置区域上方。通过将线段的末端定位在隔离结构上，降低了掺杂区域材料在esd放电期间损坏的可能性。
[0148]
切割多晶线节距(cut poly line pitch，cpp)为esd装置上的线段之间的尺寸。在一些实施例中，cpp与半导体装置中晶体管栅电极之间的最小节距相同。在半导体装置200中，沿着第二方向299量测cpp。在一些实施例中，cpp的范围为自约1nm至约5nm，虽然在本案的一实施例的范围内亦设想了cpp的其他值。在某些情况下，为小于约5nm的cpp制造的线段难以制造具有均匀线宽的线段。在某些情况下，为大于约25nm的cpp制造的线段未显示线均匀性、较低的r
on
或esd装置的载流能力的改进。
[0149]
掺杂区域203a及203c具有沿第二方向299延伸的esd装置区域长度(l)。在一些实施例中，esd装置区域长度(l)的范围为自1cpp至2,000cpp。因此，esd装置区域长度l包括最少一个线段(参见esd装置区域202b上方的线段206a)，但不超过2,000个线段。在某些情况下，在具有超过2,000个线段(例如，l＞2,000cpp)的半导体装置中，半导体装置保护或esd装置的载流能力几乎没有改进。
[0150]
第一间隔距离(d)将esd装置区域202a与esd装置区域202b分离，且将esd装置区域202c与esd装置区域202d分离。在一些实施例中，第一间隔距离(d)的范围为自1cpp至100cpp。第一间隔距离d为至少一个cpp(例如，至少一个被动线段在两个esd装置区域之间的隔离结构上方)，且不超过100cpp(不超过100个被动线段)。在某些情况下，在esd装置之间的距离超过100cpp的半导体装置中，为esd装置指定的空间显著增加(例如，esd装置周围的事实上的排斥区域)，esd装置或半导体装置性能几乎很少或没有改进。
[0151]
修整区域209a对应于介电材料部分208a的位置。修整区域209b对应于介电材料部分208b的位置。修整区域209c对应于介电材料部分208c的位置。修整区域209d对应于介电
材料部分208d的位置。
[0152]
介电材料部分208a及208b在沿第一方向298延伸的线段之间。介电材料部分208a及208b在esd装置区域202b上方的线段206a的末端。介电材料部分208c及208d位于esd装置区域202d上方的线段206c的末端。介电材料部分208b及208c位于esd装置区域202b与esd装置区域202d之间的隔离结构204上方的假性线段206b的末端。假性线区域212完全位于esd装置区域202b与esd装置区域202d之间的隔离结构204上方。线段区域210b包括esd装置区域202b上方的线段206b。线段区域210d包括esd装置区域202d上方的线段206c。
[0153]
截面线x-x
′
沿着第一方向298延伸且与esd装置区域202b及202d中的半导体装置200的线段对齐(例如，相交)。下文描述的图5为类似于沿第一方向298的剖面图x-x
′
的沿第一方向598的剖面图。在图5中，单一假性线段506b在半导体装置500的esd装置区域502a及502c之间的隔离结构504上方。下面描述的图6为沿着第一方向698的剖面图，类似于沿着第一方向298的剖面图x-x
′
。在图6中，假性线段606b1、606b2、606b3及606b4位于半导体装置600的掺杂区域603a与掺杂区域603c之间的隔离结构604上方。
[0154]
截面线y-y
′
沿着第二方向299延伸且延伸跨越esd装置区域202a及202b中的半导体装置200的若干线段。下文描述的图7为类似于沿类似于第二方向299的剖面图y-y
′
的第二方向799的剖面图。在图7中，若干沟槽隔离结构719a、719b及719c延伸穿过第一半导体材料702位于第一半导体材料702中的esd装置区域之间，在第一方向798上沿着esd装置区域的侧面延伸。
[0155]
esd装置区域202a～202d为半导体材料的掺杂区域(未示出，但在esd装置区域202a～202d下方为隔离结构204)。
[0156]
在图2中，半导体装置200包括晶体管区域240。在晶体管区域240中，晶体管241a、241b及241c与esd装置202b及202d对齐。晶体管241a包括位于源极244a与漏极246a之间的第一通道(未示出)上方的栅电极242a。晶体管241b包括位于源极244a与漏极246b之间的第二通道(未示出)上方的栅电极242b。源极244a为晶体管241a及晶体管241b的共用源极。在半导体装置200中，晶体管241c包括在源极244b与漏极246c之间的第三通道(未示出)上方的栅电极242c。
[0157]
栅电极242a沿第一方向298与线段206a对齐。栅电极242a(或线段206e)包括与线段206a相同的材料且沿第二方向具有与线段206a相同的线长度。栅电极242c(或线段206g)包括与线段206a相同的半导体材料且沿第二方向具有与栅电极242a及线段206a相同的线长度。栅电极242b包括与线段206a相同的半导体材料且沿第二方向具有与线段206a相同的线长度，且沿第二方向299自栅电极242a偏移一个间隔距离cpp。在一些实施例中，晶体管栅电极垂直于esd装置区域上方的线段的取向布置(例如，线段沿第一方向对齐，且晶体管栅电极沿垂直于第一方向的第二方向对齐)。
[0158]
栅电极242a及栅电极242b通过修整区域209e中的介电材料部分208e沿着第一方向接触第一端(例如，更靠近esd装置区域202d)，且通过修整区域209f中的介电材料部分208f沿着第一方向接触第二端(例如，更远离esd装置区域202d)。栅电极242c通过修整区域209f中的介电材料部分208f沿着第一方向接触第一端(例如，更靠近esd装置区域202d)，且通过修整区域209g中的介电材料部分208g沿着第一方向接触第二端(例如，更远离esd装置区域202d)。
[0159]
图3为根据一些实施例的半导体装置300的顶视图。具有与半导体装置200的元件相同的功能或结构的半导体装置300的元件具有相同的识别号，增加了100。半导体装置300的元件标识符中的末端字母表示由识别号引用的元件的单独实例。
[0160]
在图3中，半导体装置300包括两个esd装置区域：esd装置区域302b及esd装置区域302d。在图3的顶视图中，esd装置区域302b通过隔离结构304与esd装置区域302d分开。隔离结构304直接位于esd装置区域302b与esd设备区域302d之间的第一半导体材料(未示出)的顶表面上方。esd装置区域302b及esd装置区域302d为第一半导体材料的掺杂区域303b、303d，该些掺杂区域303b、303d沿着隔离结构304的侧面向上延伸。掺杂区域303b及303d与掺杂区域303b、303d下方的未掺杂的第一半导体材料形成接合点。如此形成的接合点用作电阻器，该电阻器有助于防止电流流过半导体装置300的esd装置，直至在半导体装置300的操作期间超过临界电压或临界电流。
[0161]
线段306a位于半导体装置300的esd装置区域302b上方的线段区域310b中。线段306c位于半导体装置300的esd装置区域302d上方的线段区域310d中。假性线段306b位于掺杂区域303b与掺杂区域303d之间的隔离结构304上方。假性线段306b位于半导体装置300的假性线区域312a、312b、312c中。假性线区域312a中的假性线段306b具有第一假性线宽c1。假性线区域312b中的假性线段306b具有第一假性线宽c2。假性线区域312c中的假性线段306b具有第一假性线宽c3。假性线宽c1、假性线宽c2及假性线宽c3的范围为自约0.1μm至约1μm。在某些情况下，对于小于约0.1μm的假性线宽，蚀刻制程期间的负载效应会导致线蚀刻不完全以曝露下伏隔离结构。在某些情况下，对于大于约1μm的假性线宽，假性线段与导电线段之间的介电材料量减少，且更可能发生介电击穿。在一些实施例中，所有假性线区域中的假性线宽为相同的假性线宽。在一些实施例中，每一假性线区域中的假性线的假性线宽彼此不同。在一些实施例中，中心假性线宽(在具有奇数个假性线段的实施例中)大于更靠近半导体装置掺杂区域上方的线段的假性线段的边缘假性线宽。在一些实施例中，中心假性线宽小于靠近半导体装置掺杂区域上方的线段的假性线段的边缘假性线宽。
[0162]
修整区域309a具有第一修整区域宽度s2a。修整区域309b具有第二修整区域宽度s2b。修整区域309c具有第三修整区域宽度s2c。修整区域309d具有第四修整区域宽度s2d。修整区域309e具有第五修整区域宽度s2e。修整区域309f具有第六修整区域宽度s2f。在一些实施例中，修整区域宽度的范围为自约0.01μm至约0.1μm(例如，0.01μm＜s2a＜0.01μm，等等)。在一些实施例中，小于约0.01μm的修整区域宽度与在半导体装置操作期间更高的介电击穿可能性相关联。在一些实施例中，不知道大于约0.1μm的修整区域宽度在降低介电击穿的可能性方面提供附加益处。在一些实施例中，修整区域宽度s2a～s2e为相同的修整区域宽度。在一些实施例中，修整区域宽度s2a～s2e为不同的修整区域宽度。在一些实施例中，最靠近esd装置区域的修整区域宽度大于与esd装置区域隔开至少一个假性线段的修整区域宽度(例如，s2c及s2d大于s2a、s2b、s2e、及s2f)。在一些实施例中，最靠近esd装置区域的修整区域宽度大于与esd装置区域隔开至少一个假性线段的修整区域宽度，因为介电材料的较大尺寸降低了在半导体装置中的介电击穿可能性。在一些实施例中，最靠近esd装置区域的修整区域宽度小于与esd装置区域隔开至少一个假性线段的修整区域宽度(例如，s2c及s2d小于s2a、s2b、s2e、及s2f)。在一些实施例中，最靠近esd装置区域的修整区域宽度小于与esd装置区域隔开至少一个假性线段的修整区域宽度，因为半导体装置以低操作电
压操作。
[0163]
线段306a及306c以及假性线段306b包括已蚀刻成沿着半导体装置300的第一方向398延伸的线的第二半导体材料。在一些实施例中，线段及假性线段包括与半导体装置的单独区域中晶体管的栅电极相同的半导体材料。在一些实施例中，线段及假性线段以及栅电极在第一方向398上一起延伸。在一些实施例中，线段及假性线段在与半导体装置的栅电极不同的方向上延伸。
[0164]
修整区域309a及309b位于esd装置区域302b上方的沿第一方向398的线段306a的任一端。修整区域309e及309f位于esd装置区域302d上方的沿第一方向398的线段306c的任一端。修整区域309b、309c、309d及309e位于隔离结构304上方的半导体装置300的假性线段306b的末端。
[0165]
esd装置区域302b及302d具有沿第一方向398延伸的esd装置区域宽度w1，及沿第二方向399延伸的esd装置区域长度(l，未示出)。线段306a具有沿第一方向延伸的线段宽度w1，及沿第二方向延伸的线段宽度。
[0166]
图4为根据一些实施例的半导体装置的制造方法400的流程图。
[0167]
在一些实施例中，方法400包括可选操作402，其中在基板上方沉积第一半导体材料。在一些实施例中，基板为半导体材料且该方法通过直接处理及修正基板来进行。在一些实施例中，基板为基础半导体材料或介电材料，第一半导体材料沉积在该基础半导体材料或该介电材料上用于执行方法400的后续操作。在一些实施例中，基板为介电材料且半导体装置形成在绝缘体上硅(silicon-on-insulator，soi)装置整合方案中。在一些实施例中，基板为掺杂半导体材料(例如，p-型掺杂的半导体材料)，且第一半导体材料以相同类型的掺杂剂(例如，p-型掺杂的基板及p-型掺杂的第一半导体材料)沉积在基板上方。在一些实施例中，基板为掺杂的半导体材料(例如，p-型掺杂的半导体材料)，且第一半导体材料以不同类型的掺杂剂(例如，p-型掺杂的基板及n-型掺杂的第一半导体材料)沉积在基板上方。根据一些实施例，第一半导体材料通过化学气相沉积(chemical vapor deposition，cvd)制程沉积在基板上方。在一些实施例中，第一半导体材料通过物理气相沉积(physical vapor deposition，pvd)制程(例如，溅射制程)沉积在基板上方。在一些实施例中，第一半导体材料通过原子层沉积(atomic layer deposition，ald)制程沉积在基板上方。在一些实施例中，第一半导体材料以至少50nm的厚度沉积，以允许在布植制程之后在第一半导体材料中形成掺杂区域以在第一半导体材料中形成掺杂区域(例如，esd装置区域的掺杂区域)，等等。
[0168]
方法400包括操作404，其中在第一半导体材料中形成掺杂区域。在图3中，掺杂区域303b及303d为在第一半导体材料中形成的掺杂区域的实例。在一些实施例中，经由沉积在第一半导体材料上方的罩幕层中的开口对第一半导体材料执行布植制程来形成掺杂区域。在一些实施例中，通过沉积掺杂剂材料毯覆层、在掺杂剂材料毯覆层上方沉积图案化材料、将图案转移至图案化材料及移除一部分掺杂剂材料毯覆层以在第一半导体材料的顶表面上留下图案化掺杂剂材料来形成掺杂区域。在一些实施例中，通过例如执行退火制程以相互扩散图案化掺杂剂材料及第一半导体材料而将掺杂剂添加至第一半导体材料，从而导致第一半导体材料中的掺杂剂图案对应于图案化掺杂剂材料的布置。
[0169]
在一些实施例中，掺杂区域包括n型掺杂剂，且第一半导体材料未掺杂。在一些实
施例中，掺杂区域包括p型掺杂剂，且第一半导体材料未掺杂。在一些实施例中，形成掺杂区域在掺杂区域与掺杂区域下方的第一半导体材料的未修正部分之间的界面处产生pn接合点。通过添加掺杂剂以形成掺杂区域而形成的pn接合点导致对流动穿过esd装置的电流的电阻，直至半导体装置达到临界电压或临界电流。
[0170]
方法400包括操作406，其中在第一半导体材料中形成隔离结构。在一些实施例中，隔离结构为沉积至开口中的介电材料，该些开口蚀刻至第一半导体材料中。在一些实施例中，隔离结构包括二氧化硅、旋涂玻璃或与前段制程(feol)整合方案兼容的一些其他介电材料。
[0171]
方法400包括操作408，其中在隔离结构上方及第一半导体材料上方制造第二半导体材料的线。方法400亦包括操作410，其中蚀刻第二半导体材料以形成第二半导体材料的线的线段。在一些实施例中，分开执行操作408及410，且在操作408期间形成的第二半导体材料的线在操作410中修整以形成线段/半导体装置晶体管栅电极。在一些实施例中，在图案化及蚀刻的单一循环中执行操作408及410，以形成用于esd装置区域的线段及用于半导体装置晶体管的栅电极。在其中操作408及410分开执行的方法400的实施例中，在制造流程中的单独时间为操作410重复以下针对操作408描述的制程。
[0172]
在操作408中，制造第二半导体材料的线的步骤包括与沉积第二半导体材料的毯覆层、沉积图案化材料层、将图案转移至图案化材料层及蚀刻第二半导体材料以形成第二半导体材料的线相关的步骤。在操作410中，修整第二半导体材料的线的步骤亦包括与沉积第二半导体材料的毯覆层、沉积图案化材料层、将图案转移至图案化材料层及蚀刻第二半导体材料以形成线段相关的步骤。在其中操作408及410在单一操作中执行的方法400的实施例中，转移至图案化材料层的图案为其中具有线段的图案，且线的中断对应于修整区域的位置(参见如上图1中的修整区域109)。
[0173]
在一些实施例中，沉积第二半导体材料的毯覆层的步骤包括以下步骤：执行溅射制程以形成第二半导体材料的毯覆层。在一些实施例中，沉积第二半导体材料的毯覆层的步骤包括以下步骤：执行化学气相沉积制程以形成第二半导体材料的毯覆层。在一些实施例中，沉积第二半导体材料的毯覆层的步骤包括以下步骤：执行原子层沉积(atomic layer deposition，ald)制程以形成第二半导体材料的毯覆层。在一些实施例中，第二半导体材料与第一半导体材料相同。在一些实施例中，第二半导体材料不同于第一半导体材料。在一些实施例中，第二半导体材料包括硅。在一些实施例中，第二半导体材料为与半导体装置的晶体管的栅电极相同的材料。
[0174]
在一些实施例中，在第二半导体材料上方沉积图案化材料层的步骤包括与沉积光阻剂层、沉积紫外线微影术图案化材料层或沉积与半导体装置制程兼容的任何其他图案化材料相关联的步骤。
[0175]
在一些实施例中，将图案转移至图案化材料层的步骤包括与执行浸没式微影术制程、紫外线微影术制程或与半导体装置整合方案的feol位准兼容的任何其他图案转移制程相关联的步骤。在一些实施例中，将图案转移至图案化材料层的步骤包括与显影图案化材料层以移除图案化材料的一部分且曝露第二半导体材料的顶表面相关联的步骤。在一些实施例中，转移至图案化材料层的图案包含在esd装置区域上方及半导体装置的晶体管主动区域上方延伸的一组平行或垂直的图案化材料线。在一些实施例中，esd装置区域及半导体
装置的晶体管主动区域中的图案化材料线具有相同的图案化线宽。
[0176]
在一些实施例中，esd装置区域中的第二半导体材料的线段及半导体装置的晶体管主动区域具有相同的线宽(例如，穿过线段/栅电极的方向)。第二半导体材料的线段由以下步骤形成：执行一或多个蚀刻制程，如下所述，及在修整区域(参见例如图1中的修整区域109)中曝露[1]第二半导体材料下方的隔离结构及[2]第二半导体材料下方的第一半导体材料。
[0177]
在一些实施例中，通过电浆蚀刻制程执行蚀刻第二半导体材料。在一些实施例中，通过液体蚀刻制程蚀刻第二半导体材料。在一些实施例中，通过电浆蚀刻及液体蚀刻制程的组合蚀刻第二半导体材料。在一些实施例中，通过初始电浆蚀刻制程自第二半导体材料移除一部分图案化材料，且执行液体蚀刻制程以移除图案化材料的剩余部分。在一些实施例中，通过初始电浆蚀刻制程自第二半导体材料移除一部分图案化材料，且执行灰化制程或剥离制程以自第二半导体材料的线移除图案化材料的剩余部分。在一些实施例中，执行液体蚀刻制程以移除已形成在第二半导体材料的表面上的残留表面氧化物。
[0178]
在一些实施例中，方法400包括可选操作412，其中制造延伸至第一半导体材料深处的沟槽隔离结构。例如，图7的沟槽隔离结构719a延伸至掺杂区域703a与掺杂区域703b之间的第一半导体材料702中。沟槽隔离结构降低了esd装置区域之间的电容以及整个esd装置的电容。例如，在所有esd装置区域由沟槽隔离结构分隔的半导体装置中，esd装置的寄生电容比没有沟槽隔离结构的类似装置小约30％。
[0179]
通过执行在隔离结构及第一半导体材料上方沉积图案化材料层的步骤，在第一半导体材料中制造沟槽隔离结构。在其中在沟槽隔离结构之前制造esd装置区域的方法400的实施例中，图案化材料层亦覆盖第一半导体材料(参见图7的第一半导体材料702中的掺杂区域703a)。
[0180]
图案转移至图案化材料层，其中图案具有开口，该些开口具有沿着第一方向(例如，平行于esd装置区域的长轴)延伸的长轴及沿着第二方向(参见图7的第二方向799)延伸的短轴。在一些实施例中，图案转移为浸没式微影术制程。在一些实施例中，图案转移为紫外线图案转移制程。在一些实施例中，图案转移为至半导体装置的另一类型的微影术或任何其他图案转移制程以沿esd装置区域的侧面产生开口。
[0181]
执行蚀刻制程以沿着至少一个esd装置区域产生开口。在一些实施例中，蚀刻制程为各向异性电浆蚀刻制程。在一些实施例中，蚀刻制程产生在esd装置区域的底部边缘下方延伸的开口。在一些实施例中，蚀刻制程产生在隔离结构(参见图7的隔离结构704)的底部边缘下方延伸的开口。在一些实施例中，蚀刻制程产生向下延伸至第一半导体材料下方的基板(参见例如图7的基板701)的开口。
[0182]
沿着至少一个esd装置区域的一侧形成的开口填充有介电材料以创建沟槽隔离结构。在一些实施例中，开口首先衬有衬里材料，例如氮化硅。在一些实施例中，开口填充有介电材料，诸如二氧化硅。在一些实施例中，沟槽隔离结构的介电材料与隔离结构(参见隔离结构704)的介电材料相同。在一些实施例中，沟槽隔离结构的介电材料不同于隔离结构的介电材料。通过例如化学气相沉积制程、ald制程或能够填充开口而无空隙或缺陷的类似制程，将介电材料沉积至开口中。
[0183]
方法400包括操作414，其中在半导体装置的晶体管主动区域上方形成晶体管栅电
极。在一些实施例中，晶体管栅电极在与形成线或线段相同的步骤中形成在esd装置区域上方(例如，在一些实施例中，同时执行操作408及操作414，或同时执行操作408、410及414)。在一些实施例中，分开执行操作408、410及414，以在半导体装置的其他区域的制造期间为esd装置区域及/或晶体管区域提供附加保护。例如，esd装置区域的制造可能与晶体管栅极电极的制造分开，因为与源极/漏极区域(sd区域)的制造相关的布植制程容易污染esd装置区域，从而在esd暂态事件(例如，半导体装置的高电压及/或高电流条件)期间，降低esd装置在半导体装置周围引导电流的有效性。
[0184]
与晶体管栅电极的制造相关的步骤类似于上述用于在esd装置区域上制造线或线段的步骤：沉积半导体材料(例如，第二半导体材料)层；沉积图案化材料层；将图案转移至图案化材料层；及蚀刻半导体材料以形成晶体管栅电极。
[0185]
图5为根据一些实施例的半导体装置500的剖面图。具有与半导体装置100的元件相似的结构及功能的半导体装置500的元件具有相同的识别号，增加了400。具有与半导体装置200的元件相似的结构及功能的半导体装置500的元件具有相同的识别号，增加了300。
[0186]
在半导体装置500中，第一半导体材料502在基板501上方，且esd装置区域502a及502c自第一半导体材料502的顶表面沿着隔离结构504的侧面向下延伸。在一些实施例中，第一半导体材料502包括硅、硅锗、砷化镓或适用于feol整合方案的一些其他半导体材料。在一些实施例中，esd装置区域502a及502c包括第一半导体材料502的掺杂区域503。线段506a在线段区域510a中且在esd装置区域502a上方延伸。线段506c在线段区域510c中且在esd装置区域502c上延伸。假性线段506b在假性线区域512c中且在esd装置区域502a与esd装置区域502c之间的隔离结构504上方延伸。线段506a及506c具有线段宽度w2。假性线段区域512c中的假性线段506b具有假性线段宽度c。半导体装置500的修整区域在线段506a及506c与假性线段506b之间具有修整区域宽度s2。在一些实施例中，修整区域宽度在隔离结构上方不同。
[0187]
修整区域509a～509d与半导体装置500的线段及假性线段相邻如下：修整区域509a及介电材料508a位于线段506a的与修整区域509b及介电材料508b相对的末端；修整区域509b及介电材料508b位于假性线段506b的与修整区域509c及介电材料508c相对的末端；且修整区域509d及介电材料508d位于线段506c的与修整区域509c及介电材料508c相对的末端。在一些实施例中，介电材料508a～508d为二氧化硅、氮化硅、氮氧化硅或一些其他feol兼容的介电材料。在一些实施例中，线段之间的介电材料为低k介电材料以减少esd装置区域中的寄生电容且增加esd装置对施加至半导体装置的高电压或高电流条件的回应性。
[0188]
假性线段506b包括在半导体装置500中，因为对于一些操作电压(例如，对于一些操作电压大于1.32v)，线段(参见例如图1线段106a及106c)之间的介电材料的击穿电压小于半导体装置的操作电压。因此，假性线段的制造在电连接至esd装置区域的线段之间产生了两部分介电材料，且显著降低了esd装置中介电击穿的风险。此外，通过将线段506a及506c修整成更靠近与esd装置区域之间的隔离结构504相邻的esd装置区域(502a及502c)的边缘，来减小esd装置的寄生电容。通过降低esd装置结构的寄生电容(例如，跨隔离结构504及第一半导体材料的线段的寄生电容)，esd装置回应用于半导体装置的高电压及/或高电流条件的速度降低，从而降低了损坏半导体装置的可能性。
[0189]
图6为根据一些实施例的半导体装置600的剖面图。具有与半导体装置500的元件相同的功能及/或结构的半导体装置600的元件具有相同的识别号，增加了100。
[0190]
在半导体装置600中，第一半导体材料602在基板601上方，且包括esd装置区域602a及esd装置区域602c。esd装置区域602a包括掺杂区域603a，且esd装置区域602c包括掺杂区域603c。
[0191]
线段606a在esd装置区域602a上方，且线段606c在esd装置区域602c上方。隔离结构604位于esd装置区域602a与esd装置区域602c之间。假性线段606b1、606b2、606b3及606b4在线段606a与线段606c之间的隔离结构604上方。修整区域609a～609g与半导体装置600的线段及假性线段相邻如下：修整区域609a及介电材料608a位于线段606a的与修整区域609b及介电材料608b相对的末端；修整区域609b及介电材料608b位于假性线段606b1的与修整区域609c及介电材料608c相对的末端；修整区域609c及介电材料608c位于假性线段606b2的与修整区域609d及介电材料608d相对的末端；修整区域609d及介电材料608d位于假性线段606b3的与修整区域609e及介电材料608e相对的末端；修整区域609e及介电材料608e位于假性线段606b4的与修整区域609f及介电材料608f相对的末端；且修整区域609f及介电材料608f位于线段606g的与修整区域609c及介电材料608g相对的末端。
[0192]
修整区域609a具有修整区域宽度s2a，修整区域609b具有修整区域宽度s2b，修整区域609c具有修整区域宽度s2c，修整区域609d具有修整区域宽度s2d，修整区域609e具有修整区域宽度对于宽度s2e，修整区域609f具有修整区域宽度s2f，且修整区域609g具有修整区域宽度s2g。
[0193]
线段606a及606c具有沿着第一方向698的线段宽度w2。线段宽度w2的范围为自约0.01μm至约1.0μm。对于小于约0.01μm的w2值，图案化问题对装置性能中的杂讯及误差有很大影响。对于大于约1.0且m的w2值，晶粒面积会变大，而不会增加装置性能的优势。
[0194]
假性线段606b1～606b4具有范围为自约0.1μm至约1.0μm的假性线段宽度c1。小于0.1μm的假性线段宽度值会在半导体装置制程中导致图案化问题及蚀刻均匀性问题。大于1.0μm的假性线段宽度导致半导体装置的线段末端终止于第一半导体材料上方，而非隔离结构上方，从而降低了半导体装置的esd装置的载流能力。
[0195]
图7为根据一些实施例的半导体装置700的剖面图。具有与半导体装置100相同结构及/或功能的半导体装置700的特征及元件具有相同的识别号，增加了600。在半导体装置700中，第一半导体材料702位于基板701上方。在一些实施例中，第一半导体材料702包含硅、硅锗、砷化镓或与半导体装置的源极/漏极区域(sd区域)兼容的另一半导体材料。在一些实施例中，基板(诸如基板701)包括半导体基板、介电基板或在其上制造esd装置或半导体装置的晶体管区域的其他材料。隔离结构704具有与第一半导体材料702的顶表面基本共面的顶表面。隔离结构704在掺杂区域703a、703b、703c、703d、703e及703f的底部边缘下方凹入第一半导体材料702中。esd装置区域702a包括第一半导体材料702的添加了相同类型的掺杂剂的掺杂区域703a～703d。esd装置区域702b包括第一半导体材料702的添加了相同类型的掺杂剂的掺杂区域703e、703f。在一些实施例中，掺杂区域703a～703d及掺杂区域703e、703f具有相同的掺杂剂类型(例如，n型掺杂剂或p型掺杂剂)。在一些实施例中，掺杂区域703a～703d具有添加至其中的第一类型掺杂剂，且掺杂区域703e、703f具有添加至其中的第二类型掺杂剂，其中第二类型掺杂剂不同于第一类型掺杂剂(例如，n型对p型)。
[0196]
沟槽隔离结构719a、719b及719c位于第一半导体材料702中。沟槽隔离结构719a及719b在esd装置区域702a中，且沟槽隔离结构719c在esd装置区域702b中。沟槽隔离结构719a～719c部分地延伸穿过第一半导体材料702。在一些实施例中，沟槽隔离结构完全延伸穿过第一半导体材料且抵靠第一半导体材料下方的基板。
[0197]
沟槽隔离结构为介电材料屏障，该介电材料屏障将第一半导体材料中的相邻掺杂区域与第一半导体材料中的相邻结构电隔离。例如，在esd装置区域702a中，沟槽隔离结构719a在掺杂区域703a与掺杂区域703b之间，且沟槽隔离结构719b在掺杂区域703c与掺杂区域703d之间。掺杂区域703b与掺杂区域703c之间没有沟槽隔离结构。在esd装置区域702a中，四个掺杂区域703a～703d具有5个相应的沟槽隔离结构：在掺杂区域(掺杂区域703a及掺杂区域703f)与隔离结构704之间的两个“末端”位置，及(四个掺杂区域中的两个掺杂区域之间的)三个“内部”位置。因此，在esd装置区域702a中，沟槽隔离结构密度为40％(例如，沟槽隔离结构的5个位置中的2个位置具有沟槽隔离结构)。在本文所述的esd装置中，沟槽隔离结构密度的范围为自0％(参见半导体装置100)至100％。在半导体装置制程的设计阶段，根据esd装置的寄生电容、esd装置对高电流或高电压及其他活化因数的回应时间(r
on
)的计算，调整esd装置区域中沟槽隔离结构的数量。通过增加esd装置区域中沟槽隔离结构的数量，对于相同的施加电压，与具有不具有沟槽隔离结构的esd装置区域的半导体装置相比，esd装置的载流能力增加。参见下文图8。
[0198]
图7包括电连接至半导体装置700的掺杂区域703a～703f的多个通孔717，及包含触点713及导电柱715(或导电线)的多个互连，这些互连直接抵靠第一半导体材料702。触点713及通孔717电连接至esd装置导轨711a及711b，以在半导体装置700的操作期间将电流传导出/进入esd装置。
[0199]
图8为根据一些实施例的esd性能参数装置的图表800。图表800的纵轴代表esd装置的载流能力(i)，且图表800的横轴代表施加至esd装置的电压(v)。esd装置的r
on
为esd装置对流经esd装置的电流的临界电阻。在图表800中，线1(顶部，钻石形)为上述esd装置的i/v曲线，其中esd装置线段及晶体管栅电极具有相同的横向尺寸(例如，线长)；线2(中间，圆圈)为上述esd装置的i/v曲线，其中esd装置线段具有55nm的横向尺寸及晶体管区域中的单一氧化层，且晶体管栅电极具有小于55nm的横向尺寸；线3(底部，钻石形)为上述esd装置的i/v曲线，其中esd装置线段具有55nm的横向尺寸及晶体管区域中的厚氧化层，且晶体管栅电极具有小于55nm的横向尺寸。
[0200]
根据本案的一实施例制造的且在第一半导体材料的掺杂区域正上方具有线段的esd装置能够在esd装置区域与其他半导体电路元件之间没有排斥区域的情况下工作，且r
on
值比使用不同配置制造的esd装置更小。
[0201]
图9为根据本案的一实施例的至少一个实施例的半导体装置900的方块图。
[0202]
在图9中，除其他之外，半导体装置900包括电路巨集(以下称为巨集)902等。在一些实施例中，巨集902为esd装置巨集。除其他之外，巨集902包括电线选路布置904a及904b。产生电线选路布置904a及904b的布局图的实例包括图2中的电线选路布置布局图，如上所述。
[0203]
图10为根据一些实施例的电子设计自动化(electronic design automation，eda)系统1000的方块图。
[0204]
在一些实施例中，eda系统1000包括apr系统。根据一些实施例，本文描述的设计布局图的方法表示根据一或多个实施例的电线选路布置，例如，可使用eda系统1000来实施。
[0205]
在一些实施例中，eda系统1000为通用计算装置，包括硬件处理器1002及非暂时性计算机可读储存媒体1004。除其他之外，储存媒体1004经编码，即存储，计算机程序码1006，例如一组可执行指令(指令)。由硬件处理器1002执行指令1006表示(至少部分地表示)eda工具，该eda工具根据一或多种实施例(以下所述的制程及/或方法)实现如本文所述的方法的一部分或全部。
[0206]
处理器1002经由总线1008电耦合至计算机可读储存媒体1004。处理器1002亦通过总线1008电耦合至i/o接口1010。网络接口1012亦经由总线1008电连接至处理器1002。网络接口1012连接至网络1014，使得处理器1002及计算机可读储存媒体1004能够经由网络1014连接至外部元件。处理器1002用以执行在计算机可读储存媒体1004中编码的计算机程序码1006，以使系统1000可用于执行所提及的制程及/或方法的一部分或全部。在一或多个实施例中，处理器1002为中央处理单元(central processing unit，cpu)、多处理器、分散式处理系统、特定应用集成电路(application specific integrated circuit，asic)及/或合适的处理单元。
[0207]
在一或多个实施例中，计算机可读储存媒体1004为电子系统、磁力系统、光学系统、电磁系统、红外线系统及/或半导体系统(或设备或装置)。例如，计算机可读储存媒体1004包括半导体或固态记忆体、磁带、可移动计算机磁片、随机存取记忆体(random access memory；ram)、只读记忆体(read-only memory；rom)、刚性磁盘及/或光盘。在使用光盘的一或多个实施例中，计算机可读储存媒体1004包括只读光盘记忆体(compact disk-read only memory；cd-rom)、光盘读/写器(compact disk-read/write；cd-r/w)及/或数字视频光盘(digital video disc；dvd)。
[0208]
在一或多个实施例中，储存媒体1004存储计算机程序码1006，该计算机程序码1006用以使系统1000(其中这种执行(至少部分地)表示eda工具)可用于执行所述制程及/或方法的一部分或全部。在一或多个实施例中，储存媒体1004亦存储有助于执行所提及的制程及/或方法的一部分或全部的信息。在一或多个实施例中，储存媒体1004存储标准单元库1007，该标准单元库1007包括本文揭示的这些标准单元。
[0209]
eda系统1000包括i/o接口1010。i/o接口1010耦合至外部电路。在一或多个实施例中，i/o接口1010包括键盘、小键盘、鼠标、轨迹球、触控板、触控屏幕及/或游标方向键，用于将信息及命令传达至处理器1002。
[0210]
eda系统1000亦包括耦合至处理器1002的网络接口1012。网络接口1012允许系统1000与连接一或多个其他计算机系统的网络1014通讯。网络接口1012包括无线网络接口(诸如蓝牙、wifi、wimax、gprs或wcdma)或有线网络接口(诸如ethernet、usb或ieee-1364)。在一或多个实施例中，在两个或两个以上系统1000中实现所提及的制程及/或方法的一部分或全部。
[0211]
系统1000用以经由i/o接口1010接收信息。经由i/o接口1010接收的信息包括指令、数据、设计规则、标准单元库及/或由处理器1002处理的其他参数中的一或多者。信息经由总线1008传送至处理器1002。eda系统1000用以经由i/o接口1010接收与ui有关的信息。信息作为使用者界面(user interface，ui)1052存储于计算机可读媒体1004中。
[0212]
在一些实施例中，所提及的制程及/或方法的一部分或全部实现为用于由处理器执行的独立软件应用程序。在一些实施例中，所提及的制程及/或方法的一部分或全部实现为软件应用程序，该软件应用程序作为附加软件应用程序的一部分。在一些实施例中，所提及的制程及/或方法的一部分或全部实现为软件应用程序的插件。在一些实施例中，所提及的制程及/或方法中的至少一者实现为软件应用程序，该软件应用程序作为eda工具的一部分。在一些实施例中，所提及的制程及/或方法的一部分或全部实现为eda系统1000使用的软件应用程序。在一些实施例中，使用工具(诸如购自cadence design systems公司的)或另一合适的布局产生工具来产生包括标准单元的布局图。
[0213]
在一些实施例中，制程实现为存储在非暂时性计算机可读记录媒体中的程序的功能。非暂时性计算机可读记录媒体的实例包括但不限于外部/可移动及/或内部/内置储存器或记忆体单元，例如，诸如dvd的光盘、诸如硬盘的磁盘、诸如rom、ram、记忆卡等的半导体记忆体中的一或多者。
[0214]
图11为根据一些实施例的集成电路(integrated circuit，ic)制造系统1100及与其相关联的ic制造流程的方块图。在一些实施例中，基于布局图，使用制造系统1100制造(a)一或多个半导体罩幕或(b)半导体集成电路层中的至少一个元件中的至少一者。
[0215]
在图11中，ic制造系统1100包括在设计、开发及制造周期及/或与制造ic装置1160有关的服务彼此相互作用的实体，诸如设计室1120、罩幕室1130及ic制造商/制造者(“晶圆厂”)1150。系统1100中的实体由通讯网络连接。在一些实施例中，通讯网络为单个网络。在一些实施例中，通讯网络为各种不同的网络，诸如内部网络及网际网络。通讯网络包括有线及/或无线通讯通道。每一实体与一或多个其他实体彼此相互作用，且向一或多个其他实体提供服务及/或自其接收服务。在一些实施例中，设计室1120、罩幕室1130及ic晶圆厂1150中的两者或更多者由单个较大公司拥有。在一些实施例中，设计室1120、罩幕室1130及ic晶圆厂1150中的两者或更多者在公用设施中共存且使用公用资源。
[0216]
设计室(或设计团队)1120产生ic设计布局图1122。ic设计布局图1122包括设计用于ic装置1160的各种几何图案。几何图案对应于构成待制造的ic装置1160的各种组件的金属、氧化物或半导体层的图案。各个层组合形成各种ic特征。例如，ic设计布局图1122的一部分包括各种ic特征，诸如主动区域、栅电极、源极及漏极、层间互连的金属线或通孔以及用于接合垫的开口，将形成于半导体基板(例如硅晶圆)及设置于半导体基板上的各种材料层中。设计室1120实施适当的设计程序以形成ic设计布局图1122。设计程序包括逻辑设计、实体设计或位置及选路中的一或多者。ic设计布局图1122呈现在具有几何图案信息的一或多个数据文件中。例如，ic设计布局1122可以gdsii文件格式或dfii文件格式表达。
[0217]
罩幕室1130包括数据准备1132及罩幕制造1144。罩幕室1130使用ic设计布局图1122来制造一或多个罩幕1145，以根据ic设计布局图1122来制造ic装置1160的各个层。罩幕室1130执行罩幕数据准备1132，其中ic设计布局图1122翻译为代表性数据文件(representative data file，rdf)。罩幕数据准备1132为罩幕制造1144提供rdf。罩幕制造1144包括罩幕写入器。罩幕写入器将rdf转换为基板上的影像，诸如罩幕(网线)1145或半导体晶圆1153。设计布局图1122由罩幕数据准备1132操纵以符合罩幕写入器的特定特性及/或ic晶圆厂1150的要求。在图11中，罩幕数据准备1132及罩幕制造1144示为单独的元件。在一些实施例中，罩幕数据准备1132及罩幕制造1144可统称为罩幕数据准备。
[0218]
在一些实施例中，光罩数据准备1132包括光学邻近校正(optical proximity correction，opc)，该opc使用微影术增强技术来补偿影像误差，诸如可能由衍射、干涉、其他处理效果等引起的影像误差。opc调整ic设计布局图1122。在一些实施例中，光罩数据准备1132包括其他解析度增强技术(resolution enhancement technique，ret)，诸如离轴照明、次级解析辅助特征、相转移光罩、其他合适的技术等或其组合。在一些实施例中，亦使用反微影术技术(inverse lithography technology，ilt)，该ilt技术将opc视为反成像问题。
[0219]
在一些实施例中，罩幕数据准备1132包括罩幕规则核对器(mask rule checker，mrc)，该mrc使用一组罩幕建立规则来核对已在opc中处理过的ic设计布局图1122，该罩幕建立规则含有某些几何及/或连通性限制以确保足够边界，从而解决半导体制造制程等中的变化性。在一些实施例中，mrc修改ic设计布局图1122以补偿罩幕制造1144期间的限制，此举可以取消由opc执行的修改的一部分以满足罩幕建立规则。
[0220]
在一些实施例中，罩幕数据准备1132包括微影术制程核对(lithography process checking，lpc)，该lpc模拟将由ic晶圆厂1150实施以制造ic装置1160的处理。lpc基于ic设计布局图1122来模拟该处理以建立模拟制造装置，诸如ic装置1160。lpc模拟中的处理参数可包括与ic制造周期的各种制程相关的参数、与用于制造ic的工具相关的参数及/或制造制程的其他态样。lpc考虑了各种因数，诸如航空影像对比度、焦点深度(depth offocus，of)、罩幕误差增强因数(mask error enhancement factor，meef)、其他合适的因数等或其组合。在一些实施例中，在通过lpc建立了模拟制造装置之后，若模拟装置在形状上不够接近以满足设计规则，则重复opc及/或mrc以进一步完善ic设计布局图1122。
[0221]
应当理解，为了清楚起见，已经简化了光罩数据准备1132的以上描述。在一些实施例中，数据准备1132包括诸如逻辑操作(logic operation，lop)之类的附加特征，以根据制造规则来修改ic设计布局图1122。另外，可以各种不同的顺序来执行在数据准备1132期间应用于ic设计布局图1122的制程。
[0222]
在罩幕数据准备1132之后以及在罩幕制造1144期间，基于修改的ic设计布局图1122来制造罩幕1145或一组罩幕1145。在一些实施例中，罩幕制造1144包括基于ic设计布局图1122进行一或多次微影术曝光。在一些实施例中，基于修改的ic设计布局图1122，使用电子束或多个电子束的机构在罩幕(光罩或网线)1145上形成图案。罩幕1145可以各种技术形成。在一些实施例中，使用二元技术形成罩幕1145。在一些实施例中，罩幕图案包括不透明区及透明区。用于曝光已经涂覆在晶圆上的影像敏感材料层(例如，光阻剂)的辐射束(诸如紫外线(ultraviolet，uv)束)被不透明区阻挡且透射穿过透明区。在一个实例中，罩幕1145的二元罩幕版本包括透明基板(例如，熔融石英)及涂覆在二元罩幕的不透明区中的不透明材料(例如，铬)。在另一实例中，使用相转移技术形成罩幕1145。在罩幕1145的相转移罩幕(phase shift mask，psm)版本中，形成在相转移罩幕上的图案中的各种特征用以具有适当的相差以增强解析度及成像品质。在各种实例中，相转移罩幕可为衰减的psm或交替的psm。由罩幕制造1144产生的罩幕用于各种制程中。例如，在离子布植制程中使用此罩幕，以在半导体晶圆1153中形成各种掺杂区，在蚀刻制程中使用此罩幕，以在半导体晶圆1153中形成各种蚀刻区，及/或在其他合适的制程中使用。
[0223]
ic晶圆厂1150为包括用于制造各种不同ic产品的一或多个制造设施的ic制造企
业。在一些实施例中，ic晶圆厂1150为半导体铸造厂。例如，可能存在用于多个ic产品的前端制造(前段制程(front-end-of-line；feol)制造)的制造设施，而第二制造设施可以为ic产品的互连及封装提供后端制造(后段制程(back-end-of-line；beol)制造)，并且第三制造设施可为铸造企业提供其他服务。
[0224]
ic晶圆厂1150包括用以在半导体晶圆1153上执行各种制造操作的制造工具(晶圆制造)1152，从而根据罩幕(例如，罩幕1145)来制造ic装置1160。在各种实施例中，制造工具1152包括晶圆步进机、离子植入机、光阻剂涂布机、处理室(例如，cvd室或lpcvd炉)、cmp系统、电浆蚀刻系统、晶圆清洁系统或能够执行如本文所述的一或多个合适的制造制程的其他制造设备中的一或多者。
[0225]
ic晶圆厂1150使用由罩幕室1130制造的罩幕1145来制造ic装置1160。因此，ic晶圆厂1150至少间接地使用ic设计布置图1122来制造ic装置1160。在一些实施例中，半导体晶圆1153由ic晶圆厂1150使用罩幕1145制造，以形成ic装置1160。在一些实施例中，ic制造包括至少间接基于ic设计布置图1122进行一或多次微影术曝光。半导体晶圆1153包括硅基板或在其上形成有材料层的其他合适的基板。半导体晶圆1153进一步包括各种掺杂区、介电特征、多层互连等中的一或多者(在随后的制造步骤中形成)。
[0226]
关于集成电路(integrated circuit；ic)制造系统(例如，图11的系统1100)以及与其相关联的ic制造流程的细节例如在2016年2月9日授权的美国专利第9,256,709号、2015年10月1日发布的授权前公告第20150278429号、2014年2月6日发布的美国授权前公告第20140040838号及2007年8月21日授权的美国专利第7,260,442号中发现，其全部内容以引用的方式并入本文中。
[0227]
本案的一实施例的各态样涉及一种半导体装置，包括第一半导体材料中的第一掺杂区域及第二掺杂区域；第一掺杂区域与第二掺杂区域之间的隔离结构；直接抵靠该第一掺杂区域的一顶表面的第一线段，其中第一线段具有在隔离结构的第一部分上方的第一端及在隔离结构的第二部分上方的第二端；在第二掺杂区域的顶表面上方的第二线段，其中第二线段具有在隔离结构的第三部分上方的第三端及在隔离结构的第四部分上方的第四端，其中第一线段第二线段具有第一宽度；及位于第一线段与第二线段之间且位于隔离结构上方的介电材料。在一些实施例中，半导体装置进一步包括具有栅电极的晶体管，该栅电极具有栅电极宽度，其中栅电极宽度具有该第一宽度。在半导体装置的一些实施例中，第一线段及第二线段进一步包括第二半导体材料。在一些实施例中，半导体装置进一步包括位于第一线段与第二线段之间且位于第一掺杂区域与第二掺杂区域之间的隔离结构上方的第一假性线段，其中介电材料位于第一假性线段与第一线段之间，且位于第一假性线段与第二线段之间。在一些实施例中，半导体装置进一步包括位于第一假性线段及第二线段之间的第二假性线段，其中第二假性线段位于隔离结构上方，且介电材料位于第二假性线段与第一假性线段之间，且位于第二假性线段与第二线段之间。在一些实施例中，第一掺杂区域具有第一类型掺杂剂，且第二掺杂区域具有第一类型掺杂剂。在一些实施例中，第一掺杂区域具有n型掺杂剂，而第二掺杂区域具有p型掺杂剂。
[0228]
本案的一实施例的各态样涉及一种半导体装置的制造方法，包括以下步骤：在基板上方的第一半导体材料中制造掺杂区域；在第一半导体材料的掺杂区域之间形成隔离结构；在第一半导体材料的掺杂区域上方制造沿第一方向延伸的线，该些线的每一者具有沿
垂直于第一方向的第二方向量测的线宽；将线修整成末端在隔离结构上的线段；及在基板上方蚀刻晶体管栅电极，其中晶体管栅电极具有沿第二方向量测的栅电极宽度，且其中线宽与栅电极宽度基本相似。在该方法的一些实施例中，制造掺杂区域的步骤进一步包括以下步骤：执行布植制程以向第一半导体材料添加掺杂剂原子。在该方法的一些实施例中，制造掺杂区域的步骤进一步包括以下步骤：在第一半导体材料的顶表面沉积掺杂剂原子材料层；自第一半导体材料的顶表面移除掺杂剂原子材料层的一部分；及对半导体装置进行退火以使掺杂剂原子材料进入第一半导体材料。在该方法的一些实施例中，在第一半导体材料的掺杂区域之间形成隔离结构的步骤进一步包括以下步骤：蚀刻第一半导体材料以在掺杂区域的位置形成柱体；及在柱体的侧壁及在第一半导体材料的顶表面上方沉积隔离结构材料。该方法的一些实施例包括以下步骤：曝露柱体的顶表面。在该方法的一些实施例中，在第一半导体材料的掺杂区域上方制造沿第一方向延伸的线的步骤进一步包括以下步骤：在隔离结构及第一半导体材料的掺杂区域上方沉积第二半导体材料；在第二半导体材料上方沉积图案化材料层；将图案转移至图案材料层；及经由图案化材料层中的开口蚀刻第二半导体材料以具有图案。在该方法的一些实施例中，经由图案化材料层中的开口蚀刻第二半导体材料的步骤包括以下步骤：蚀刻线以使末端位于隔离结构上方。在该方法的一些实施例中，经由图案化材料层中的开口蚀刻第二半导体材料的步骤包括以下步骤：蚀刻基板上方的晶体管栅电极。
[0229]
本案的一实施例的各态样涉及一种半导体装置，包括第一半导体材料中的第一掺杂区域及第二掺杂区域，第一掺杂区域及第二掺杂区域分别沿第一方向延伸，且具有沿垂直于第一方向的第二方向延伸的宽度；位于第一半导体材料上方且围绕第一掺杂区域及第二掺杂区域延伸的隔离结构；在第一掺杂区域上方沿第一方向延伸的第一线段及与第一线段对齐且在第二掺杂区域上方沿第一方向延伸的第二线，其中第一线段及第二线段具有在第二个方向量测的线宽；及位于第一线段与第二线段之间的介电材料。在一些实施例中，半导体装置进一步包括具有栅电极的晶体管，该栅电极具有栅电极宽度，其中栅电极宽度与线宽基本相似。在半导体装置的一些实施例中，栅电极、第一线段及第二线段包括第二半导体材料。在一些实施例中，半导体装置进一步包括位于第一线段与第二线段之间且位于隔离结构上方的假性线段，其中介电材料位于第一线段与假性线段之间，且位于第二线段及假性线段之间。在一些实施例中，半导体装置进一步包括与第一掺杂区域相邻且在第二方向上与第一掺杂区域横向分离的沟槽隔离结构。
[0230]
上文概述了数个实施例的特征，使得本领域技术人员可以更好地理解本案的一实施例的各态样。本领域技术人员应理解，本领域技术人员可以容易地将本案的一实施例用作设计或修改其他制程及结构的基础，以实现与本文介绍的实施例相同的目的及/或实现相同的优点。本领域技术人员亦应认识到，该些等效构造不脱离本案的一实施例的精神及范畴，并且在不脱离本案的一实施例的精神及范畴的情况下，该些等效构造可以进行各种改变、替代及变更。