半导体装置及半导体装置的制造方法与流程

1.本发明涉及半导体装置及半导体装置的制造方法。


背景技术：

2.就现有的半导体装置而言，沟槽内部的由多晶硅构成的栅极部的上部形成于比半导体衬底的上表面深且比源极层的下部浅的位置处(例如专利文献1)。根据这样的结构，与栅极部的上部位于与半导体衬底的上表面相同的深度的情况相比，能够降低栅极-发射极间电容，因而，例如能够降低导通的期间及该期间的损耗。
3.专利文献1：日本特开2003-303967号公报
4.就现有的igbt(insulated gate bipolar transistor)而言，沟槽内部的由多晶硅构成的栅极部的上部形成于比半导体衬底的上表面深且比源极层的下部浅的位置处。但是，在这样的结构中存在以下问题，即，在通过栅极绝缘膜而彼此绝缘的栅极部与基极层之间产生的栅极-发射极间电容依然无法充分降低，导通损耗无法充分降低。


技术实现要素：

5.因此，本发明就是鉴于上述这样的问题而提出的，其目的在于提供能够降低导通损耗的技术。
6.本发明涉及的半导体装置具有：半导体衬底，其具有上表面和下表面，该半导体衬底包含在所述上表面与所述下表面之间设置的第1导电型的漂移层；第2导电型的基极层，其设置于所述半导体衬底中的所述漂移层的所述上表面侧；第2导电型的接触层，其选择性地设置于所述半导体衬底中的所述漂移层或所述基极层的所述上表面侧，杂质浓度比所述基极层高；第1导电型的源极层，其选择性地设置于所述半导体衬底中的所述基极层的所述上表面侧，杂质浓度比所述漂移层高；栅极部，其隔着第1栅极绝缘膜而设置于与所述接触层、所述源极层、所述基极层及所述漂移层接触的第1沟槽内，与栅极电极电连接，所述栅极部设置有底部比侧部更远离所述基极层的凹部；以及第1绝缘部，其设置于所述第1沟槽内的所述栅极部的所述凹部内。
7.发明的效果
8.根据本发明，栅极部隔着第1栅极绝缘膜而设置于第1沟槽内，在栅极部设置有底部比侧部更远离基极层的凹部，第1绝缘部设置于第1沟槽内的栅极部的凹部内。根据这样的结构，能够降低导通损耗。
附图说明
9.图1是表示实施方式1涉及的半导体元件的结构的剖视图。
10.图2是表示实施方式1涉及的半导体元件的结构的剖视图。
11.图3是表示实施方式1涉及的半导体元件的结构的俯视图。
12.图4是表示实施方式1涉及的半导体元件的结构的剖视图。
13.图5是表示实施方式1涉及的半导体元件的结构的斜视图。
14.图6是表示实施方式1涉及的半导体元件的结构的剖视图。
15.图7是表示实施方式1涉及的半导体元件的结构的剖视图。
16.图8是用于对实施方式1涉及的半导体元件的制造方法进行说明的剖视图。
17.图9是用于对实施方式1涉及的半导体元件的制造方法进行说明的剖视图。
18.图10是表示实施方式1涉及的半导体元件的结构的剖视图。
19.图11是表示距离lg与栅极-发射极间电容cge之间的关系的图。
20.图12是表示实施方式1的变形例1涉及的半导体元件的结构的剖视图。
21.图13是表示距离lg与栅极-集电极间电容cgc之间的关系的图。
22.图14是表示实施方式1的变形例2涉及的半导体元件的结构的剖视图。
23.图15是表示实施方式1的变形例2涉及的半导体元件的结构的俯视图。
24.图16是表示实施方式1的变形例2涉及的半导体元件的结构的俯视图。
25.图17是表示实施方式1的变形例3涉及的半导体元件的结构的剖视图。
26.图18是表示实施方式1的变形例3涉及的半导体元件的结构的俯视图。
27.图19是表示实施方式1的变形例3涉及的半导体元件的结构的俯视图。
28.图20是表示实施方式1的变形例3涉及的半导体元件的结构的俯视图。
29.图21是表示实施方式1的变形例4涉及的半导体元件的结构的剖视图。
30.图22是表示实施方式1的变形例4涉及的半导体元件的结构的剖视图。
31.图23是表示实施方式1的变形例4涉及的半导体元件的结构的剖视图。
32.图24是表示实施方式1的变形例5涉及的半导体元件的结构的剖视图。
33.图25是表示实施方式1的变形例5涉及的半导体元件的结构的俯视图。
34.图26是表示实施方式1的变形例5涉及的半导体元件的结构的剖视图。
35.图27是表示实施方式1的变形例6涉及的半导体元件的结构的剖视图。
36.图28是表示实施方式1的变形例7涉及的半导体元件的结构的剖视图。
37.图29是表示实施方式1的变形例8涉及的半导体元件的结构的剖视图。
38.图30是表示实施方式1的变形例8涉及的半导体元件的结构的剖视图。
39.图31是表示实施方式2涉及的半导体元件的结构的剖视图。
40.图32是表示实施方式2涉及的半导体元件的结构的剖视图。
41.图33是表示实施方式2涉及的半导体元件的结构的俯视图。
42.图34是表示实施方式2涉及的半导体元件的结构的剖视图。
43.图35是用于对实施方式2涉及的半导体元件的制造方法进行说明的剖视图。
44.图36是表示实施方式2涉及的半导体元件的结构的剖视图。
45.图37是用于对实施方式2涉及的半导体元件的制造方法进行说明的剖视图。
46.图38是用于对实施方式2涉及的半导体元件的制造方法进行说明的剖视图。
47.图39是表示厚度t2与栅极-发射极间电容cge之间的关系的图。
48.图40是表示实施方式2的变形例1涉及的半导体元件的结构的俯视图。
49.图41是表示实施方式2的变形例1涉及的半导体元件的结构的剖视图。
50.图42是表示实施方式2的变形例2涉及的半导体元件的结构的俯视图。
51.图43是表示实施方式2的变形例2涉及的半导体元件的结构的剖视图。
52.图44是表示实施方式2的变形例2涉及的半导体元件的结构的剖视图。
53.图45是表示实施方式2的变形例2涉及的半导体元件的结构的剖视图。
54.图46是表示实施方式2的变形例2涉及的半导体元件的结构的俯视图。
55.图47是表示实施方式2的变形例2涉及的半导体元件的结构的剖视图。
56.图48是表示实施方式2的变形例2涉及的半导体元件的结构的剖视图。
57.图49是表示实施方式2的变形例2涉及的半导体元件的结构的俯视图。
58.图50是表示实施方式2的变形例2涉及的半导体元件的结构的剖视图。
59.图51是表示实施方式2的变形例3涉及的半导体元件的结构的俯视图。
60.图52是表示实施方式2的变形例3涉及的半导体元件的结构的剖视图。
61.图53是表示实施方式2的变形例3涉及的半导体元件的结构的剖视图。
62.图54是表示实施方式2的变形例4涉及的半导体元件的结构的剖视图。
63.图55是表示实施方式2的变形例4涉及的半导体元件的结构的剖视图。
64.图56是表示实施方式2的变形例4涉及的半导体元件的结构的剖视图。
65.图57是表示实施方式2的变形例1涉及的半导体元件的结构的俯视图。
66.图58是表示实施方式2的变形例1涉及的半导体元件的结构的剖视图。
67.图59是表示实施方式2的变形例1涉及的半导体元件的结构的俯视图。
68.图60是表示实施方式2的变形例1涉及的半导体元件的结构的剖视图。
69.图61是表示实施方式3涉及的半导体元件的结构的剖视图。
70.图62是表示实施方式3涉及的半导体元件的结构的剖视图。
71.图63是表示实施方式3涉及的半导体元件的结构的俯视图。
72.图64是表示实施方式3涉及的半导体元件的结构的剖视图。
73.图65是表示实施方式3涉及的半导体元件的结构的俯视图。
74.图66是表示实施方式3的变形例涉及的半导体元件的结构的剖视图。
75.图67是表示实施方式4涉及的半导体元件的结构的剖视图。
76.图68是表示实施方式4涉及的半导体元件的结构的俯视图。
77.图69是表示实施方式4涉及的半导体元件的结构的剖视图。
78.图70是表示实施方式4涉及的半导体元件的结构的俯视图。
79.图71是表示实施方式4的变形例1涉及的半导体元件的结构的剖视图。
80.图72是表示实施方式4的变形例1涉及的半导体元件的结构的剖视图。
81.图73是表示实施方式4的变形例1涉及的半导体元件的结构的剖视图。
82.图74是表示实施方式4的变形例2涉及的半导体元件的结构的剖视图。
83.图75是表示实施方式4的变形例2涉及的半导体元件的结构的剖视图。
84.图76是表示实施方式5涉及的半导体元件的结构的剖视图。
85.图77是用于对实施方式5涉及的半导体元件的制造方法进行说明的剖视图。
86.图78是表示实施方式5涉及的半导体元件的结构的剖视图。
87.图79是表示实施方式5涉及的半导体元件的结构的剖视图。
88.图80是表示实施方式5的变形例1涉及的半导体元件的结构的剖视图。
89.图81是表示实施方式5的变形例1涉及的半导体元件的结构的剖视图。
90.图82是表示实施方式5的变形例1涉及的半导体元件的结构的俯视图。
91.图83是表示实施方式5的变形例1涉及的半导体元件的结构的俯视图。
92.图84是表示实施方式5的变形例1涉及的半导体元件的结构的斜视图。
93.图85是用于对实施方式5的变形例1涉及的半导体元件的制造方法进行说明的剖视图。
94.图86是表示实施方式5的变形例2涉及的半导体元件的结构的剖视图。
95.图87是表示实施方式5的变形例2涉及的半导体元件的结构的剖视图。
96.图88是表示实施方式5的变形例2涉及的半导体元件的结构的俯视图。
97.图89是表示实施方式5的变形例2涉及的半导体元件的结构的俯视图。
98.图90是表示实施方式5的变形例2涉及的半导体元件的结构的斜视图。
99.图91是表示实施方式5的变形例2涉及的半导体元件的结构的剖视图。
100.图92是表示实施方式5的变形例3涉及的半导体元件的结构的剖视图。
101.图93是表示实施方式5的变形例3涉及的半导体元件的结构的剖视图。
102.图94是表示实施方式5的变形例3涉及的半导体元件的结构的俯视图。
103.图95是表示实施方式5的变形例3涉及的半导体元件的结构的俯视图。
104.图96是表示实施方式5的变形例3涉及的半导体元件的结构的俯视图。
105.图97是表示实施方式5的变形例3涉及的半导体元件的结构的斜视图。
106.图98是表示实施方式5的变形例4涉及的半导体元件的结构的剖视图。
107.图99是表示实施方式5的变形例4涉及的半导体元件的结构的斜视图。
108.图100是表示实施方式5的变形例5涉及的半导体元件的结构的剖视图。
109.图101是表示实施方式5的变形例5涉及的半导体元件的结构的斜视图。
110.图102是表示实施方式6涉及的半导体元件的结构的剖视图。
111.图103是表示实施方式6涉及的半导体元件的结构的剖视图。
112.图104是表示实施方式6涉及的半导体元件的结构的俯视图。
113.图105是表示实施方式6的变形例1涉及的半导体元件的结构的剖视图。
114.图106是表示实施方式6的变形例1涉及的半导体元件的结构的剖视图。
115.图107是表示实施方式6的变形例1涉及的半导体元件的结构的俯视图。
116.图108是表示实施方式6的变形例2涉及的半导体元件的结构的剖视图。
117.图109是表示实施方式6的变形例2涉及的半导体元件的结构的剖视图。
118.图110是表示实施方式6的变形例2涉及的半导体元件的结构的俯视图。
119.图111是表示实施方式6的变形例3涉及的半导体元件的结构的剖视图。
120.图112是表示实施方式6的变形例3涉及的半导体元件的结构的剖视图。
121.图113是表示实施方式6的变形例3涉及的半导体元件的结构的俯视图。
122.图114是表示实施方式7涉及的半导体元件的结构的剖视图。
123.图115是表示实施方式7涉及的半导体元件的结构的剖视图。
124.图116是表示实施方式7涉及的半导体元件的结构的俯视图。
125.图117是表示实施方式7的变形例涉及的半导体元件的结构的剖视图。
126.图118是表示实施方式7的变形例涉及的半导体元件的结构的剖视图。
127.图119是表示实施方式7的变形例涉及的半导体元件的结构的俯视图。
128.图120是表示实施方式8涉及的半导体元件的结构的剖视图。
129.图121是表示实施方式8的变形例1涉及的半导体元件的结构的剖视图。
130.图122是表示实施方式8的变形例1涉及的半导体元件的结构的俯视图。
131.图123是表示实施方式8的变形例2涉及的半导体元件的结构的剖视图。
132.图124是表示实施方式8的变形例2涉及的半导体元件的结构的俯视图。
133.图125是表示实施方式1涉及的半导体元件的结构的剖视图。
134.图126是表示实施方式1的变形例3涉及的半导体元件的结构的斜视图。
135.图127是表示实施方式1的变形例3涉及的半导体元件的结构的俯视图。
136.图128是表示实施方式1的变形例3涉及的半导体元件的结构的俯视图。
137.图129是表示实施方式1的变形例3涉及的半导体元件的结构的剖视图。
138.图130是表示实施方式1的变形例3涉及的半导体元件的结构的剖视图。
139.图131是表示实施方式1的变形例3涉及的半导体元件的结构的剖视图。
140.图132是表示实施方式1的变形例4涉及的半导体元件的结构的剖视图。
141.图133是表示实施方式1的变形例4涉及的半导体元件的结构的剖视图。
142.图134是表示实施方式1的变形例4涉及的半导体元件的结构的斜视图。
143.图135是表示t13/t11与栅极-发射极间电容cge之间的关系的图。
具体实施方式
144.以下，一边参照附图，一边对实施方式进行说明。以下的各实施方式中说明的特征是例示，并非全部的特征都是必须的。另外，在以下示出的说明中，在多个实施方式中对相同的结构要素标注相同或类似的标号，主要对不同的结构要素进行说明。另外，在以下所记载的说明中，“上”、“下”、“左”、“右”、“表”或“背”等特定的位置和方向也并非必须与实际实施时的方向一致。
145.另外，某个部分比其它部分浓度高意味着例如某个部分的浓度的平均值比其它部分的浓度的平均值高。相反，某个部分比其它部分浓度低意味着例如某个部分的浓度的平均值比其它部分的浓度的平均值低。另外，以下，将第1导电型设为n型、将第2导电型设为p型而进行说明，但也可以将第1导电型设为p型、将第2导电型设为n型。另外，n-表示杂质浓度比n低，n
+
表示杂质浓度比n高。同样地，p-表示杂质浓度比p低，p
+
表示杂质浓度比p高。
146.＜实施方式1＞
147.图1及图2是表示本实施方式1涉及的半导体装置所包含的半导体元件的结构的剖视图，图3是表示该半导体元件的结构的俯视图，图4是表示该半导体元件的结构的剖视图。具体地说，图1是图3的z1-z1线的剖视图，图2是图3的z2-z2线的剖视图，图4是图3的x1-x1线的剖视图，图3是图1及图2的y1-y1线的俯视图。图5是将上述半导体元件的结构切断而示出的斜视图。
148.在本实施方式1中，作为有源沟槽a，栅极部14隔着第1栅极绝缘膜即栅极氧化膜8而设置于半导体衬底的第1沟槽7内。栅极部14与图1的栅极电极15电连接。此外，为了对图进行简化，在图1以外的图中，有时省略栅极电极15的图示。
149.在图3的例子中，设置有条带状的第1沟槽7，但也可以如后面叙述的那样，设置有由第1沟槽7和与第1沟槽7交叉的其它沟槽构成的网状的沟槽。
150.在图1～图5的例子中，仅图示了有源沟槽a，但如后面叙述的那样，也可以在半导
体衬底的沟槽内设置有与发射极电极1电连接的哑部等。例如，可以是有源沟槽a与哑沟槽d交替地排列，也可以是有源沟槽a的组与哑沟槽d的组交替地排列。有源沟槽a的组所包含的有源沟槽a的数量可以是1个，也可以是除此以外的数量。同样地，哑沟槽d的组所包含的哑沟槽d的数量可以是1个，也可以是除此以外的数量。
151.例如，可以是3个有源沟槽a排列而成的组与3个哑沟槽d排列而成的组交替地排列的结构，也可以5个哑沟槽d排列而成的组与1个有源沟槽交替地排列的结构。另外，被哑沟槽d夹着的半导体衬底的区域也可以是不与发射极电极1电连接的浮置区域。另外，哑沟槽d的数量也可以是0。
152.在本实施方式1中，图1中源极层4的纸面上端及图2中接触层3的纸面上端均是半导体衬底的第1主面，集电极层11的纸面下端是半导体衬底的第2主面。即，半导体衬底是从源极层4至集电极层11为止的范围。半导体衬底具有上表面作为半导体元件的正面侧的第1主面，具有下表面作为半导体元件的背面侧的第2主面。
153.半导体衬底在上表面与下表面之间具有n-型的漂移层9。漂移层9是具有例如砷(as)或磷(p)等作为n型杂质的半导体层，该n型杂质的浓度例如是1.0e+12/cm3～1.0e+15/cm3。
154.如图1及图2所示，在漂移层9的上表面侧，具体地说，在基极层5与漂移层9之间设置有n型杂质的浓度比漂移层9高的n型的载流子积蓄层6。载流子积蓄层6是具有例如砷或磷等作为n型杂质的半导体层，该n型杂质的浓度例如是1.0e+13/cm3～1.0e+18/cm3。载流子积蓄层6是通过以下方式而形成的，即，将n型杂质向包含漂移层9的半导体衬底进行离子注入，然后，通过退火而使注入的n型杂质在半导体衬底内扩散。
155.通过设置载流子积蓄层6，从而能够降低电流流过时的通电损耗。但是，如果不需要通电损耗的降低等，则半导体元件也可以是不设置载流子积蓄层6，在图1及图2所示的载流子积蓄层6的区域也设置有漂移层9的结构。由此，也可以将载流子积蓄层6和漂移层9合称为漂移层。
156.在半导体衬底中的载流子积蓄层6的上表面侧设置有p型的基极层5。基极层5是具有例如硼(b)或铝(al)等作为p型杂质的半导体层，该p型杂质的浓度例如是1.0e+12/cm3～1.0e+19/cm3。
157.如图2所示，在半导体衬底中的基极层5的上表面侧选择性地设置有p
+
型的接触层3。此外，如后面叙述的那样，接触层3也可以不设置于半导体衬底中的基极层5而是选择性地设置于漂移层9的上表面侧。接触层3是具有例如b或al等作为p型杂质的半导体层，该p型杂质的浓度例如是1.0e+15/cm3～1.0e+20/cm3。此外，接触层3的p型杂质的浓度比基极层5的p型杂质的浓度高。
158.如图1所示，在半导体衬底中的基极层5的上表面侧选择性地设置有n型的源极层4。在本实施方式1中，通常，源极层4设置于未设置接触层3的区域。源极层4是具有例如as或p等作为n型杂质的半导体层，该n型杂质的浓度例如是1.0e+17/cm3～1.0e+20/cm3。此外，源极层4的n型杂质的浓度比漂移层9的n型杂质的浓度高。
159.在漂移层9的下表面侧设置有n型杂质的浓度比漂移层9高的n型的缓冲层10。缓冲层10是为了在半导体元件处于断开状态时抑制从基极层5向下表面侧延伸的耗尽层穿通而设置的。缓冲层10例如可以通过磷(p)或质子(h
+
)的注入而形成，也可以通过磷(p)及质子
(h
+
)这两者的注入而形成。此外，半导体元件也可以是不设置缓冲层10，在图1及图2所示的缓冲层10的区域也设置有漂移层9的结构。由此，也可以将缓冲层10和漂移层9合称为漂移层。
160.在缓冲层10的下表面侧设置有p型的集电极层11。例如，在漂移层9与半导体衬底的下表面之间设置有集电极层11。
161.如图1及图2所示，第1沟槽7在半导体衬底的上表面具有开口，与接触层3、源极层4、基极层5及漂移层9接触。此外，在图1及图2的例子中，第1沟槽7从半导体衬底的上表面贯通基极层5而到达漂移层9。
162.作为有源沟槽a，栅极部14隔着栅极氧化膜8而设置于半导体衬底的第1沟槽7内。栅极部14包含图2的第1栅极部分14a和与第1栅极部分14a相比向上方(例如y方向)凸出的图1的第2栅极部分14b。第2栅极部分14b在俯视观察时的图3的第1沟槽7的延伸方向(例如z方向)上与第1栅极部分14a连接，如图1所示，隔着栅极氧化膜8而与源极层4及基极层5相对。此外，在本实施方式1中，栅极部14由多晶硅构成，但不限于此。
163.如图2～图5所示，在第1沟槽7内设置有第1绝缘部即填埋绝缘部16。针对该填埋绝缘部16，会在后面详细说明。
164.如图1及图2所示，在栅极部14之上设置有层间绝缘膜2。在半导体衬底的上表面中的未设置层间绝缘膜2的区域之上及层间绝缘膜2之上设置有发射极电极1。在本实施方式1中，发射极电极1与源极层4及接触层3欧姆接触而电连接。
165.发射极电极1例如可以由铝硅合金(al-si类合金)等铝合金构成，也可以由在铝合金的电极之上通过化学镀或电解镀形成了镀膜的多层金属膜构成。通过化学镀或电解镀形成的镀膜例如也可以是镍(ni)镀膜。另外，当存在相邻的层间绝缘膜2之间等的微小且不能通过发射极电极1得到良好的填埋的区域的情况下，也可以将与发射极电极1相比填埋性良好的钨膜配置于微小区域，在钨膜之上设置发射极电极1。
166.此外，也可以在层间绝缘膜2与发射极电极1之间设置阻挡金属。阻挡金属例如可以是如氮化钛这样包含钛(ti)的导电体，也可以是将钛与硅(si)合金化后的tisi。另外，也可以仅在源极层4等n型的半导体层之上设置阻挡金属。也可以将阻挡金属和发射极电极1合称为发射极电极。
167.在集电极层11的下表面侧设置有集电极(collector)电极(electrode)12。集电极电极12与发射极电极1同样地，可以由铝合金构成，也可以由铝合金和镀膜构成，还可以是与发射极电极1不同的结构。集电极电极12与集电极层11欧姆接触，与集电极层11电连接。
168.而且，在本实施方式1中，在栅极部14设置有凹部，如图5所示，第1栅极部分14a包含栅极部14的凹部的底部，第2栅极部分14b包含栅极部14的凹部的侧部。并且，凹部的底部比凹部的侧部更远离基极层5。即，凹部的底部与基极层5之间的距离大于凹部的侧部与基极层5之间的距离。
169.填埋绝缘部16设置于栅极部14的凹部内。此外，填埋绝缘部16只要比栅极氧化膜8厚即可，可以包含栅极氧化膜8的一部分，也可以不包含栅极氧化膜8的一部分。填埋绝缘部16与接触层3及基极层5相对，第2栅极部分14b与填埋绝缘部16沿俯视观察时的第1沟槽7的延伸方向(例如图3的z方向)而交替地配置。详情会在后面叙述，但填埋绝缘部16能够降低栅极-发射极间电容cge。
170.此外，在图2中，在填埋绝缘部16的上部设置有层间绝缘膜2，但也可以如图6所示，在填埋绝缘部16的上部不设置层间绝缘膜2。根据图6这样的结构，能够在填埋绝缘部16之上配置发射极电极1，因此能够提高用于将发射极电极1与半导体衬底电连接的接触孔在层间绝缘膜2处的配置的自由度。例如，能够不将发射极电极1的接触孔在第1沟槽7与第1沟槽7之间的台面区域以与第1沟槽7的延伸方向(例如z方向)平行的方式条带状地配置，而是将发射极电极1的接触孔沿与第1沟槽7的延伸方向正交的方向(例如x方向)条带状地配置。能够通过这样的配置而减小台面区域的宽度，因而能够降低接通电压。
171.此外，在图4中，第1栅极部分14a的上部与第2栅极部分14b的侧部所成的角度θ是90度，但为了容易进行填埋绝缘部16的埋入，也可以适当调整。例如，角度θ可以大于或等于45度且小于或等于100度。另外，也可以如图7及图125所示，剖视观察时的第2栅极部分14b的侧部的截面形状是圆弧形。另外，为了容易进行填埋绝缘部16的埋入，第1栅极部分14a的上部与第1沟槽7的内壁所成的角度也可以适当调整。
172.＜制造方法＞
173.接下来，对本实施方式1涉及的半导体元件的制造方法的一个例子进行说明。首先，准备构成n-型的漂移层9的半导体衬底。半导体衬底可以使用例如通过fz(floating zone)法制作出的fz晶片或通过mcz(magnetic applied czochralki)法制作出的mcz晶片等包含n型杂质的n型晶片。
174.半导体衬底所包含的n型杂质的浓度是根据制作的半导体装置的耐压而适当选择的。例如，就耐压为1200v的半导体装置而言，以构成半导体衬底的漂移层9的电阻率为40～120ω
·
cm左右的方式调整n型杂质的浓度。在准备半导体衬底的工序中，半导体衬底整体成为漂移层9。从这样的半导体衬底的上表面侧或下表面侧注入p型或n型的杂质离子，然后通过热处理等而使其在半导体衬底内扩散，由此将p型或n型的半导体层形成于半导体衬底，制造出半导体元件。
175.此外，尽管未图示，但在设置有半导体元件的单元区域的周围设置有成为末端区域的区域。以下，主要对半导体元件的单元区域的结构的制造方法进行说明，但也可以通过公知的制造方法制作半导体元件的末端区域。例如，可以在末端区域形成具有p型末端阱层的flr(field limmiting ring)作为耐压保持构造。在这种情况下，可以在对半导体元件的单元区域进行加工之前注入p型杂质离子而形成flr，也可以与向半导体元件的单元区域的p型杂质的离子注入同时地向末端区域注入p型杂质离子而形成flr。
176.接下来，从半导体衬底的上表面侧注入磷(p)等n型杂质而形成载流子积蓄层6。另外，从半导体衬底的上表面侧注入硼(b)等p型杂质而形成基极层5。载流子积蓄层6及基极层5通过以下方式形成，即，在向半导体衬底内注入了杂质离子之后，通过热处理使杂质离子扩散。n型杂质及p型杂质由于是在半导体衬底的第1主面之上实施了掩模处理之后被离子注入的，因此，载流子积蓄层6及基极层5选择性地形成于半导体衬底的上表面侧。具体地说，载流子积蓄层6及基极层5形成于单元区域，在末端区域与p型末端阱层连接。此外，掩模处理是指在半导体衬底之上涂敷抗蚀层，使用照相制版技术在抗蚀层的规定的区域形成开口，从而在半导体衬底之上形成用于经由开口对半导体衬底的规定的区域实施离子注入或实施蚀刻的掩模的处理。
177.接下来，通过掩模处理而在单元区域的基极层5的上表面侧选择性地注入n型杂
质，形成源极层4。注入的n型杂质例如可以是砷(as)或磷(p)。此外，也可以通过在基极层5的形成和源极层4的形成中使用同一掩模，削减掩模片数及照相制版工序，从而降低制造成本。
178.接下来，形成从半导体衬底的上表面侧贯通源极层4、基极层5及载流子积蓄层6而到达漂移层9的第1沟槽7。在单元区域，将源极层4贯通的第1沟槽7的侧壁的一部分成为源极层4的一部分。例如，当在半导体衬底之上沉积了成为掩模的sio2等氧化膜之后，通过掩模处理而在该氧化膜中的形成第1沟槽7的部分形成开口，将形成有开口的氧化膜作为掩模而对半导体衬底进行蚀刻，由此形成第1沟槽7。
179.然后，在包含氧的气氛中对半导体衬底进行加热而在第1沟槽7的内壁及半导体衬底的上表面形成栅极氧化膜8。在半导体衬底的上表面形成的栅极氧化膜8在后续工序中被去除。
180.接下来，在形成有栅极氧化膜8的第1沟槽7内通过cvd(chemical vapor deposition)等而对掺杂了n型或p型的杂质的多晶硅进行沉积。然后，如图8所示，在形成凹部的部分形成由抗蚀层或氧化膜等构成的掩模20，如图9所示，在形成第1栅极部分14a的部分将掩模20去除。然后，通过使用了掩模20的掩模处理而对多晶硅选择性地进行蚀刻，在栅极部14形成凹部。即，形成第1栅极部分14a及第2栅极部分14b。
181.接下来，通过掩模处理而选择性地注入硼(b)或铝(al)等p型杂质，形成接触层3。接触层3是通过以下方式而形成的，即，在向半导体衬底内注入了杂质离子之后，通过热处理而使杂质离子扩散。
182.接下来，在第1沟槽7的第1栅极部分14a之上的部分形成填埋绝缘部16，至少在第2栅极部分14b之上形成层间绝缘膜2。填埋绝缘部16及层间绝缘膜2例如可以是sio2。
183.接下来，在半导体衬底的上表面及层间绝缘膜2之上形成发射极电极1。发射极电极1例如也可以通过溅射或蒸镀等pvd(physical vapor deposition)使铝硅合金(al-si类合金)沉积而形成。另外，也可以在形成的铝硅合金之上通过化学镀或电解镀进一步形成镍合金(ni合金)而形成发射极电极1。如果通过镀敷形成发射极电极1，则能够容易地形成厚的金属膜作为发射极电极1，因而能够通过发射极电极1的热容量的增加而提高耐热性。此外，当在通过pvd而形成了由铝硅合金构成的发射极电极1之后，通过镀敷处理而进一步形成镍合金的情况下，用于形成镍合金的镀敷处理也可以在进行了半导体衬底的下表面侧的加工之后实施。
184.接下来，对半导体衬底的下表面侧进行磨削，将半导体衬底薄化为设计好的规定的厚度。磨削后的半导体衬底的厚度例如可以是80μm～200μm。
185.然后，从半导体衬底的下表面侧注入n型杂质而形成图1及图2的缓冲层10。然后，从半导体衬底的下表面侧注入p型杂质而形成图1及图2的集电极层11。
186.缓冲层10例如可以通过注入磷(p)离子而形成，也可以通过注入质子(h
+
)而形成，还可以通过注入质子和磷这两者而形成。质子能够通过较低的加速能量而注入至从半导体衬底的下表面算起深的位置。另外，能够通过改变加速能量而较容易地变更质子的注入深度。因此，在由质子形成缓冲层10时，只要一边变更加速能量一边多次进行注入，就能够形成与由磷形成的情况相比在半导体衬底的厚度方向上更厚的缓冲层10。
187.另外，作为n型杂质，磷具有比质子更高的激活率。因此，即使是薄化后的半导体衬
底，如果由磷形成缓冲层10，也能够抑制耗尽层的穿通。为了使半导体衬底进一步薄化，优选注入质子及磷这两者而形成质子与磷相比被注入至距离下表面更深的位置的缓冲层10。
188.集电极层11例如可以通过注入硼(b)而形成。在从半导体衬底的下表面侧对硼进行离子注入之后，对下表面照射激光而进行激光退火，由此将注入的硼激活而形成集电极层11。此时，被从半导体衬底的下表面注入至较浅位置的缓冲层10的磷也同时被激活。
189.此外，缓冲层10的质子在诸如350℃～500℃这样的较低退火温度下被激活，因而，需要留意在质子注入之后，在除了用于质子的激活的工序以外，半导体衬底整体不会成为比350℃～500℃高的温度。上述的激光退火能够仅使半导体衬底的下表面附近成为高温，因此，能够用于注入质子后的n型杂质、p型杂质的激活。
190.接下来，在半导体衬底的下表面之上形成图1及图2的集电极电极12。集电极电极12可以通过溅射或蒸镀等pvd，使铝硅合金(ai-si类合金)或钛(ti)等沉积而形成，也可以使铝硅合金、钛、镍或金等多种金属层叠而形成。另外，集电极电极12也可以通过以下方式而形成，即，在通过pvd而形成的金属膜之上进一步形成化学镀或电解镀的金属膜。
191.通过以上这样的工序，多个半导体元件被以矩阵状制作于1片n型晶片。通过激光切割或刀具切割而切割成单个，完成半导体元件。
192.＜动作＞
193.在图10中，针对图2的构造而图示了从半导体衬底的上表面算起至第1栅极部分14a的上部为止的距离lg、至基极层5的下部为止的距离lb和至载流子积蓄层6的下部为止的距离lc。
194.图11是表示使距离lg发生了变化的情况下的栅极-发射极间电容cge的变化的图。如图11所示，在lg＜lb的区域，cge伴随lg的增加而急剧下降。cge随着lg变大而下降的理由被认为是cge主要在栅极部14与基极层5之间产生，被认为是随着lg变大，栅极部14的第1栅极部分14a愈加远离基极层5。
195.lb＜lg＜lc的区域的cge小于或等于lg＝0的cge的值的30％，伴随lg的增加，cge的下降变缓。lg＞lc的区域的cge小于或等于lg＝0的cge的值的10％，为非常小的值，几乎没有与lg的增加相伴的cge的下降。在本实施方式1中，由于lg＞lb，即填埋绝缘部16与基极层5相对，因此，能够降低栅极-发射极间电容cge。
196.这里，就现有的igbt而言，如果为了降低cge而将栅极部14整体设置于比源极层4的下部更靠下侧处，则电子供给源即源极层4不与沟道连接，接通电压增加。与此相对，在本实施方式1中，第2栅极部分14b隔着栅极氧化膜8而与源极层4相对，因此能够抑制接通电压的增加。
197.＜实施方式1的汇总＞
198.根据以上所说明的倾向，发明人认为为了降低栅极-发射极间电容cge，使栅极部14的一部分远离半导体衬底的上表面是有效的，发现了设置有凹部的栅极部14。根据在栅极部14设置有底部比侧部更远离基极层5的凹部的本实施方式1涉及的结构，能够降低栅极-发射极间电容cge。并且，能够通过降低cge而使导通时的集电极电流随时间的变化即di/dt变大，由此能够缩短导通时间，因此能够减小导通损耗。
199.另外，根据第2栅极部分14b隔着栅极氧化膜8而与源极层4相对的结构，能够抑制接通电压的增加。
200.＜变形例1＞
201.在如实施方式1这样设置有载流子积蓄层6的结构中，优选如图10所示，第1栅极部分14a的上部位于比载流子积蓄层6的上部更靠下方处。并且，优选如图12所示，第1栅极部分14a的上部位于比载流子积蓄层6的下部更靠下方处。
202.＜动作＞
203.图13是表示使距离lg发生了变化的情况下的栅极-集电极间电容cgc的变化的图。如图13所示，在lg＞lc的区域，伴随lg的增加，cgc增加。cgc随着lg变大而增加的理由被认为是由于第1栅极部分14a的上部位于比载流子积蓄层6的上部更靠下方处，由此在载流子积蓄层6内耗尽层难以扩展，耗尽化电容不会变小。
204.如果cgc变大，则导通时的集电极与发射极之间的电压的时间变化即dv/dt变小。如果以使该dv/dt成为规定的值的方式使栅极电阻rg变小，则di/dt变大。因此，如果cgc变大，则能够使di/dt变大，因此能够降低导通损耗。
205.另一方面，如上所述，如果cge变小，则di/dt变大。因此，只要使cgc与cge之比即cgc/cge变大，则能够降低导通损耗。根据本变形例1，通过在栅极部14设置有底部比侧部更远离基极层5的凹部，从而能够使cge变小，通过第1栅极部分14a的上部位于比载流子积蓄层6的下部更靠下方处，从而cgc变大。即，能够使cgc/cge变大，因而能够降低导通损耗。
206.此外，在以上的说明中，对设置有载流子积蓄层6的结构进行了说明。在未设置载流子积蓄层6的结构中，只要构成为第1栅极部分14a的上部位于比漂移层9的上部更靠下方处即可。根据这样的结构，能够降低cge，因而能够降低导通损耗。
207.＜变形例2＞
208.在实施方式1中，如图1所示，第2栅极部分14b隔着栅极氧化膜8而与源极层4相对，但不限于此。例如也可以如图14所示，第2栅极部分14b隔着栅极氧化膜8而与接触层3相对。
209.另外，也可以如图15所示，构成为在沿着俯视观察时的第1沟槽7的延伸方向(例如z方向)，将接触层3的长度设为zpk，将填埋绝缘部16的长度设为zg的情况下，使得zpk＞zg的关系式成立。或者，也可以如图16所示，在与接触层3相对的填埋绝缘部16内设置第2栅极部分14b。此外，图14的结构相当于图15及图16的z3-z3线的剖面的结构。
210.根据以上这样的结构，在截止时，在图14的与第2栅极部分14b相对的基极层5形成p型的沟道作为从漂移层9至接触层3的空穴排出的路径，因此，能够促进空穴的排出，能够提高闩锁耐量。
211.＜变形例3＞
212.在实施方式1中，如图2所示，填埋绝缘部16与接触层3相对，但不限于此。例如也可以如图17所示，填埋绝缘部16与源极层4相对。
213.另外，也可以如图18所示，构成为在沿着俯视观察时的第1沟槽7的延伸方向(例如z方向)，将接触层3的长度设为zpk，将填埋绝缘部16的长度设为zg的情况下，使得zpk＜zg的关系式成立。即，也可以在1个填埋绝缘部16相对地配置接触层3及源极层4。此外，图17的结构相当于图18的z4-z4线的剖面的结构。
214.另外，也可以如图126～图131所示，将接触层3形成至比源极层4深的位置处。并且，也可以构成为，在针对第1沟槽7的延伸方向的长度，如图127所示将接触层3中的位于与源极层4相同的深度处的部分的长度设为zpk，如图128所示将位于比源极层4深的位置处的
部分的长度设为zpk2的情况下，使得zpk＜zg且zpk＜zpk2的关系式成立。此外，zpk2可以比zg长也可以比zg短，还可以与zg相同。
215.如果zpk＜zg的关系成立，接触层3的长度zpk变短，则闩锁耐量下降。但是，如图128所示，接触层3中的位于比源极层4深的位置处的部分的长度zpk2长，因而，根据该结构，能够抑制闩锁耐量的下降。
216.然而，第1栅极部分14a的上部位于比第2栅极部分14b的上部更靠下侧处，因此，发射极电极1即使以隔着填埋绝缘部16而与第1栅极部分14a相对的方式设置于填埋绝缘部16之上，也不与栅极电极接触。
217.因此，也可以如图130及图131所示，发射极电极1以隔着填埋绝缘部16而与第1栅极部分14a相对的方式设置于填埋绝缘部16之上。另外，在该结构中，发射极电极1也可以与源极层4及接触层3欧姆接触。根据这样的结构，由发射极电极1与栅极部14之间的距离带来的限制及由发射极电极1与第1沟槽7之间的距离带来的限制实质上消失，所以，能够相应地缩窄台面宽度，作为其结果，能够降低接通电压。
218.另外，也可以如图19及图20所示，使用填埋绝缘部16隔着源极层4而与接触层3相对这样的平面布局。
219.根据以上这样的结构，源极层4也设置于第1栅极部分14a侧，因此，即使在由于照相制版工序的制造波动而使源极层4的形成部位发生了偏移的情况下，也能够抑制沟道宽度的变化。由此，能够抑制阈值电压vth等特性变动。
220.＜变形例4＞
221.在实施方式1中，如图2所示，在第1沟槽7内设置有栅极部14及填埋绝缘部16，但不限于此。例如也可以如图21所示，在第1沟槽7内还设置有与栅极部14绝缘且与发射极电极1电连接的由多晶硅构成的哑部21。在该结构中，哑部21也可以通过填埋绝缘部16而与栅极部14绝缘。通过设置哑部21，从而第1沟槽7内的填埋性提高。在之前说明过的结构中，栅极部14的凹部被氧化膜等绝缘物填埋，但有时根据工艺条件而在填埋绝缘部16内形成空腔。与此相对，如本变形例4这样，通过将由填充性良好的多晶硅等构成的哑部21填埋至填埋绝缘部16，从而能够抑制上述空腔的形成。
222.此外，在图21的例子中，在哑部21之上设置有层间绝缘膜2，但不限于此。例如，也可以在哑部21之上不设置层间绝缘膜2，哑部21与发射极电极1电连接。
223.此外，也可以如图132所示设为如下结构，即，将与哑部21接触的填埋绝缘部16设为哑氧化膜16d，哑氧化膜16d的厚度大于栅极氧化膜8的厚度。其理由是，如图133所示，在哑部21的底部及侧部与栅极部14的凹部之间产生栅极-发射极间电容cge。因此，如图132～图134所示，只要构成为哑氧化膜16d的厚度t13比栅极氧化膜8的厚度t11厚，就能够降低cge。
224.另外，只要构成为哑部21与源极层4之间的哑氧化膜16d的厚度t14大于栅极氧化膜8的厚度t11，就能够缩窄对哑部21进行填埋的宽度，能够抑制在哑部21的多晶硅的内部形成空腔这一情况。即，能够提高多晶硅的填埋性。
225.图135是表示使厚度t13发生了变化的情况下的栅极-发射极间电容cge的变化的图。横轴是用t13除以t11后的值。在t13是与t11相同的厚度的情况下，即在图135的横轴为1的情况下，由于哑部21与栅极部14之间的cge，因此与在栅极部14未设置凹部的相关构造相
比，cge增加。为了使cge比相关构造低，优选是t13/t11≥2的区域，更优选是t13/t11≥3的区域。由此，接近未设置哑部21而不在哑部21与栅极部14之间产生cge的实施方式1的cge。即，能够充分降低哑部21与栅极部14之间的cge。此外，可以是厚度t13比厚度t14厚的结构，也可以是厚度t13比厚度t14薄的结构，还可以是厚度t13与厚度t14相同的结构。
226.此外，也可以如图22及图23所示，哑部21在通过栅极氧化膜8等而与栅极部14绝缘的状态下设置于栅极部14的下方。
227.即使是以上这样的结构，也能够降低栅极-发射极间电容cge。
228.＜变形例5＞
229.在实施方式1中，如图2所示，在第1沟槽7内设置有栅极部14及填埋绝缘部16，但不限于此。例如也可以如图24所示，在第1沟槽7内还设置填埋金属部22，该填埋金属部22是通过填埋绝缘部16而与栅极部14绝缘，并与发射极电极1电连接的金属部。填埋金属部22可以是发射极电极1的一部分，也可以不是发射极电极1的一部分。此外，图25是与示出本变形例5的结构的图3相同的剖视图，图26是与示出本变形例5的结构的图4相同的剖视图。
230.在图24的结构中，填埋金属部22可以与接触层3及源极层4的至少任一者欧姆接触。这样，根据填埋金属部22与接触层3及源极层4的至少任一者欧姆接触的结构，能够使接触面积变大，因此，能够降低接触电阻。
231.＜变形例6＞
232.在实施方式1中，如图2所示，在第1沟槽7内设置有栅极部14及填埋绝缘部16，但不限于此。例如也可以如图27所示，在第1沟槽7内还设置有肖特基金属部23，该肖特基金属部23是通过填埋绝缘部16而与栅极部14绝缘，并与发射极电极1电连接的金属部。
233.此外，肖特基金属部23与载流子积蓄层6及漂移层9的至少任一者肖特基接触。肖特基金属部23也可以具有二极管的功能。根据这样的结构，由于能够流过肖特基电流，因此，能够降低空穴密度，能够减小恢复损耗。
234.＜变形例7＞
235.如图28所示，剖视观察时的第1沟槽7也可以包含第1栅极部分14a所处的第1部分7b和填埋绝缘部16所处的宽度比第1部分7b大的第2部分7c。根据这样的结构，能够使被夹在第1沟槽7与第1沟槽7之间的台面区域的宽度变小，因而能够提高电子注入促进效果(即ie效果)，能够降低接通电压。
236.＜变形例8＞
237.也可以如图29所示，构成为填埋绝缘部16与半导体衬底中的基极层5以外的部分，例如漂移层9接触。通常，有时在导通时，空穴使基极层5及基极层5下方的电位发生变动，产生流入至栅极部14的位移电流(displacement current)，由此使栅极电位发生变动。与此相对，根据图29这样的结构，通过选择性地使形成沟道的基极层5变得稀疏，从而能够抑制栅极电位的变动。
238.另外，也可以如图30所示，构成为图27的肖特基金属部23与半导体衬底中的除基极层5以外的部分，例如漂移层9肖特基接触。根据这样的结构，能够增加肖特基结面积，能够流过肖特基电流，因此，能够减小恢复损耗。
239.＜实施方式2＞
240.图31及图32是表示本实施方式2涉及的半导体装置所包含的半导体元件的结构的
剖视图，图33是表示该半导体元件的结构的俯视图，图34是表示该半导体元件的结构的剖视图。具体地说，图31是图33的z1-z1线的剖视图，图32是图33的z2-z2线的剖视图，图34是图33的x1-x1线的剖视图，图33是图31及图32的y1-y1线的俯视图。
241.在本实施方式2中，与实施方式1同样地，在栅极部14设置有凹部，凹部的底部比凹部的侧部更远离基极层5。但是，在实施方式1中，凹部的开口朝向上方，与此相对，在本实施方式2中，凹部的开口朝向侧方。以下，对本实施方式2进行说明。
242.作为有源沟槽a，栅极部14隔着栅极氧化膜8而设置于半导体衬底的第1沟槽7内。栅极部14包含图32及图33的第1栅极部分14a和与第1栅极部分14a相比向侧方(例如x方向)凸出的图31及图33的第2栅极部分14b。第2栅极部分14b在俯视观察时的图33的第1沟槽7的延伸方向(例如z方向)上与第1栅极部分14a连接，如图31所示，隔着栅极氧化膜8而与源极层4及基极层5相对。此外，在本实施方式2中，栅极部14由多晶硅构成，但不限于此。
243.在栅极部14设置有凹部，如图33所示，第1栅极部分14a包含栅极部14的凹部的底部，第2栅极部分14b包含栅极部14的凹部的侧部。并且，凹部的底部比凹部的侧部更远离基极层5。即，凹部的底部与基极层5之间的距离比凹部的侧部与基极层5之间的距离大。此外，在本实施方式2中，第2栅极部分14b从俯视观察时的第1栅极部分14a的两侧凸出，凹部设置于栅极部14的两侧。
244.填埋绝缘部16设置于栅极部14的凹部内。此外，填埋绝缘部16只要比栅极氧化膜8厚即可，可以包含栅极氧化膜8的一部分，也可以不包含栅极氧化膜8的一部分。填埋绝缘部16与接触层3、基极层5、载流子积蓄层6及漂移层9相对。
245.填埋绝缘部16不仅能够降低栅极-发射极间电容cge，还能够降低栅极-集电极间电容cgc。在实施方式1中，说明了通过以使dv/dt成为规定的值的方式对栅极电阻rg进行调整，使cgc变大，从而降低导通损耗。与此相对，在本实施方式2中，使cgc变小的原因是：应用本实施方式2的用途是以使di/dt成为规定的值的方式对栅极电阻rg进行调整的用途，在该用途中，使cgc变小能够降低导通损耗。
246.＜制造方法＞
247.接下来，对本实施方式2涉及的半导体元件的制造方法的一个例子的主要部分进行说明。
248.首先，与实施方式1同样地，当在半导体衬底形成了载流子积蓄层6、基极层5、源极层4、第1沟槽7及栅极氧化膜8之后，在形成有栅极氧化膜8的第1沟槽7内对掺杂了杂质的多晶硅进行沉积。然后，如图35所示，在形成凹部的部分形成掩模20，通过使用了该掩模20的掩模处理而选择性地对多晶硅进行蚀刻，在栅极部14形成凹部。即，形成第1栅极部分14a及第2栅极部分14b。
249.此外，也可以如图36所示，在剖视观察时，栅极氧化膜8的下部的厚度大于栅极氧化膜8的除该下部以外的部分的厚度。例如，栅极氧化膜8中的第1栅极部分14a之下的下部的厚度可以大于栅极氧化膜8的除该下部以外的部分的厚度。根据这样的结构，能够降低在栅极氧化膜8的下部寄生的栅极-集电极间电容cgc。
250.以下，对图36的结构的制造方法的一个例子的主要部分进行说明。首先，先与实施方式1同样地，当在半导体衬底形成了载流子积蓄层6、基极层5、源极层4、第1沟槽7及栅极氧化膜8之后，在形成有栅极氧化膜8的第1沟槽7内对掺杂了杂质的多晶硅进行沉积。然后，
如图37所示，使成为第2栅极部分14b的多晶硅残留下来，并且将除此以外的部分去除，使形成第1栅极部分14a的栅极氧化膜8露出。
251.然后，在露出的栅极氧化膜8内形成绝缘部。然后，如图38所示，形成用于形成第1栅极部分14a的掩模20，通过使用了该掩模20的掩模处理而选择性地将绝缘部蚀刻至规定的深度，由此形成具有沟槽的填埋绝缘部16。然后，通过将多晶硅填埋至填埋绝缘部16的沟槽内，从而形成第1栅极部分14a。此外，栅极氧化膜8的厚的下部可以由一个绝缘部构成，也可以由多个绝缘部的层叠构造构成。
252.＜实施方式2的汇总＞
253.如图33所示，沿着俯视观察时的第1沟槽7的宽度方向(例如x方向)，将第1沟槽7的长度设为wtr，将第1栅极部分14a的长度设为w2，将栅极氧化膜8的长度设为t1，将填埋绝缘部16的长度设为t2。也能够将这些长度称为厚度。
254.图39是表示使填埋绝缘部16的厚度t2发生了变化的情况下的栅极-发射极间电容cge的变化的图。如图39所示，通过使填埋绝缘部16的厚度t2变大，从而能够使形成cge的基极层5与栅极部14的第1栅极部分14a之间的距离变大，能够降低cge。如果使填埋绝缘部16的厚度t2变大，第1栅极部分14a的长度w2变得过小，则栅极部14断裂，因此，w2最低需要为0.2μm左右。也可以考虑到这种情况，以使得t1＜t2≤wtr/2-w2的关系式成立的方式调整填埋绝缘部16的厚度t2。
255.如图39所示，在t2与t1相同时的t2的值为0.1的情况下，随着t2从0.1变化为0.2，cge急剧地降低，随着t2从0.2变化为0.3，cge的变化平缓地降低。并且，随着t2从0.3变大，cge的降低的程度进一步变缓。
256.这是因为，由于第1栅极部分14a的厚度w2没有变为0，因此cge只能降低至某种程度的值即最小值，朝向最小值而降低的程度逐渐变小。因此，也可以优选以使得t1
×
2＜t2≤wtr/2-w2的关系式成立的方式，更优选以使得t1
×
3＜t2≤wtr/2-w2的关系式成立的方式调整填埋绝缘部16的厚度t2。此外，例如，t1是30～300nm左右，wtr是0.3～3μm左右，更优选t1是70～130nm左右，wtr是0.7～1.2μm左右。
257.此外，根据本实施方式2的结构，通过在栅极部14的凹部内设置的填埋绝缘部16，从而如上所述，不仅能够降低栅极-发射极间电容cge，还能够降低栅极-集电极间电容cgc。因此，能够降低导通损耗。此外，也可以将实施方式1的结构与实施方式2的结构进行组合。
258.＜变形例1＞
259.在实施方式2中，如图33所示，第2栅极部分14b从第1栅极部分14a的两侧凸出，凹部设置于栅极部14的两侧，但不限于此。例如也可以如图40及示出其剖面的图41所示，构成为凹部仅设置于栅极部14的单侧，第2栅极部分14b仅从第1栅极部分14a的单侧凸出。
260.根据这样的结构，能够使填埋绝缘部16的厚度t2变大，因此能够进一步降低栅极-发射极间电容cge。另外，由于能够使第1栅极部分14a的厚度w2变大，因此能够降低栅极部14的配线电阻。此外，在该结构中，也可以将上述关系式的wtr/2替换成wtr而使t1＜t2≤wtr-w2的关系式成立。
261.另外，也可以如图40及图41所示，在第1栅极部分14a的设置有填埋绝缘部16的相反侧设置源极层4而非接触层3。根据这样的结构，能够提高电流密度。
262.＜变形例2＞
263.在实施方式2中，如图33所示，第1沟槽7的宽度是恒定的，但不限于此。例如也可以如图42及其剖视图即图43及图44所示，在俯视观察时的第1沟槽7的侧部设置有朝向接触层3凸出而与接触层3接触的凸部7a，在凸部7a内设置有填埋绝缘部16。根据这样的结构，能够使填埋绝缘部16的厚度变大，能够使形成cge的基极层5与栅极部14的第1栅极部分14a之间的距离变大，因而能够降低cge。
264.另外，如图45所示，也可以与变形例1进行组合。即，第2栅极部分14b也可以以仅从第1栅极部分14a的单侧凸出的方式构成，在第1沟槽7的侧部设置有凸部7a，在该凸部7a内设置有填埋绝缘部16。根据这样的结构，能够提高电流密度并且降低栅极-发射极间电容cge。
265.另外，例如也可以如图46及其剖视图即图47及图48所示，在栅极部14不设置凹部。即，栅极部14的宽度也可以大致恒定。并且，也可以在第1沟槽7的侧部设置凸部7a，在该凸部7a内设置填埋绝缘部16。根据该结构，能够在第1沟槽7的侧部设置凸部7a，使填埋绝缘部16的厚度变大，因此能够降低cge。并且，能够降低栅极部14的配线电阻。
266.另外，例如也可以如图49所示，在俯视观察时，通过沿z方向延伸的第1沟槽7的凸部7a与沿x方向延伸的第2沟槽24连接，从而设置有格子状的沟槽。在俯视观察时，第2沟槽24也可以将接触层3贯通。并且，也可以如图49及其剖视图即图50所示，在第2沟槽24内设置填埋绝缘部16。根据这样的结构，由于局部地存在填埋绝缘部16的厚度大的部位，因此能够降低cge。
267.＜变形例3＞
268.在变形例1的图40中，在俯视观察时，在第2栅极部分14b的与源极层4相反侧设置有栅极氧化膜8，但不限于此。例如也可以如图51及其剖视图即图52及图53所示，在俯视观察时，在第2栅极部分14b的与源极层4相反侧设置宽度比栅极氧化膜8大的第2绝缘部即填埋绝缘部25。根据这样的结构，能够降低流过电子电流的第1沟槽7处的cge及cgc。另外，由于第1沟槽7的宽度变大，因此能够增加空穴积蓄量而降低接通电压，能够通过填埋绝缘部16而降低cgc。
269.＜变形例4＞
270.在实施方式2中也可以与实施方式1的变形例4同样地设置哑部。例如也可以如图54所示，在第1沟槽7内还设置有与栅极部14绝缘且与发射极电极1电连接的由多晶硅构成的哑部21。哑部21也可以通过填埋绝缘部25而与栅极部14绝缘。根据这样的结构，填埋绝缘部25的未固定的电位被哑部21固定，因而能够提高半导体元件的耐压。
271.另外，也可以如图55及图56所示，在实施方式2的图31的结构及图32的结构各自之中，哑部21是在栅极部14的下方构成的。根据这样的结构，能够提高半导体元件的耐压。
272.另外，也可以如图57及图58所示，在实施方式2的图40的结构及图41的结构各自之中，哑部21通过填埋绝缘部16而与栅极部14绝缘。即，也可以在栅极部14的凹部内设置哑部21。通常，由于设置有填埋绝缘部16的部分不具有发射极电位，因此电场容易升高，但根据图57及图58的结构，能够通过哑部21而降低电场，因而能够提高半导体元件的耐压。
273.＜变形例5＞
274.在实施方式2中也可以与实施方式1的变形例6同样地设置肖特基金属部。例如也可以如图59及图60所示，在第1沟槽7内还设置肖特基金属部23，该肖特基金属部23是通过
填埋绝缘部16而与栅极部14绝缘，并与发射极电极1电连接的金属部。
275.此外，肖特基金属部23与载流子积蓄层6及漂移层9的至少任一者肖特基接触。肖特基金属部23也可以具有二极管的功能。根据这样的结构，能够与哑部21同样地提高半导体元件的耐压。
276.＜实施方式3＞
277.图61及图62是表示本实施方式3涉及的半导体装置所包含的半导体元件的结构的剖视图，图63是表示该半导体元件的结构的俯视图。具体地说，图61是图63的z1-z1线的剖视图，图62是图63的z2-z2线的剖视图，图63是图61及图62的y1-y1线的俯视图。
278.在实施方式2的变形例2(参照图42)中，在俯视观察时的第1沟槽7的侧部设置有凸部7a。与其相同的的结构也可以应用于实施方式1。即，也可以如图61～图63所示，在栅极部14的凹部的开口朝向上方的实施方式1的结构中，在俯视观察时的第1沟槽7的侧部设置有凸部7a。并且，也可以在凸部7a内设置第1栅极部分14a及填埋绝缘部16。即，也可以是以下结构，即，第1沟槽7中的设置有填埋绝缘部16及第1栅极部分14a的部分的宽度(参照图62的w1)大于设置有第2栅极部分14b的部分的宽度(参照图61的w2)。
279.＜实施方式3的汇总＞
280.在通过设置有填埋绝缘部16而使第1栅极部分14a的截面积小于第2栅极部分14b的截面积的结构中，在第1栅极部分14a，栅极部14的栅极配线电阻稍微变高。
281.与此相对，根据本实施方式3，填埋绝缘部16及第1栅极部分14a设置于第1沟槽7的凸部7a，因而能够使第1栅极部分14a的截面积变大。由此，能够降低栅极部14的栅极配线电阻。
282.此外，在将第1栅极部分14a的高度及宽度分别设为l1及w1，将第2栅极部分14b的高度及宽度分别设为l2及w2的情况下，也可以以使得l1
×
w1≥l2
×
w2的关系式成立的方式构成第1栅极部分14a及第2栅极部分14b。根据这样的结构，第1栅极部分14a的截面积大于或等于第2栅极部分14b的截面积，因而能够充分降低栅极部14的栅极配线电阻。也可以如图64所示，该关系式例如在实施方式2的变形例2的图45的结构中也同样成立。
283.此外，如图63所示，如果在凸部7a内设置第1栅极部分14a及填埋绝缘部16，则接触层3的区域变小，空穴变得难以排出，担忧闩锁耐量的下降。因此，例如也可以如图65所示，第2栅极部分14b隔着栅极氧化膜8而与接触层3相对。并且，也可以构成为，在沿着俯视观察时的第1沟槽7的延伸方向(例如z方向)，将接触层3的长度设为zpk，将填埋绝缘部16的长度设为zg的情况下，使得zpk＞zg的关系式成立。根据这样的结构，与实施方式1的变形例2同样地，能够促进空穴的排出，能够提高闩锁耐量。
284.＜变形例＞
285.在实施方式3中，对使第1沟槽7的宽度变大这一情况进行了叙述，但不限于此。例如，也可以如图66所示，第1栅极部分14a的下部位于比第2栅极部分14b的下部更靠下方处。例如，也可以是l1＞l2的关系式成立。另外，在将第1栅极部分14a的高度及宽度分别设为l1及w1，将第2栅极部分14b的高度及宽度分别设为l2及w2的情况下，也可以以使得l1
×
w1≥l2
×
w2的关系式成立的方式构成第1栅极部分14a及第2栅极部分14b。即使是以上的结构，也与实施方式3同样地，能够降低栅极部14的栅极配线电阻。
286.此外，在图66的例子中，在第1沟槽7处，设置有第1栅极部分14a及填埋绝缘部16的
部分的宽度大于设置有第2栅极部分14b的部分的宽度，但两者的宽度也可以彼此相同。另外，该变形例不限于图62的结构，也可以应用于图64的结构等。
287.＜实施方式4＞
288.图67是表示本实施方式4涉及的半导体装置所包含的半导体元件的结构的剖视图，图68是表示该半导体元件的结构的俯视图。具体地说，图67是图68的z2-z2线的剖视图。此外，图68的z1-z1线的剖视图与图61相同。
289.在本实施方式4中，在实施方式1的结构中，栅极部14不仅包含第1栅极部分14a及第2栅极部分14b，还包含第3栅极部分14c。该第3栅极部分14c设置于第1栅极部分14a之上，宽度比第1栅极部分14a及第2栅极部分14b小。根据这样的结构，向第1栅极部分14a的截面积加上第3栅极部分14c的截面积，因而能够降低栅极部14的栅极配线电阻。
290.此外，也可以如图69及图70所示，第3栅极部分14c偏聚地存在于俯视观察或剖视观察时的栅极部14的单侧。根据这样的结构，能够使第3栅极部分14c的厚度变大，因此能够进一步降低栅极部14的栅极配线电阻。
291.＜变形例1＞
292.在本变形例1中，如图71所示，图69的第3栅极部分14c的单侧隔着栅极氧化膜8而与源极层4相对。并且，p型的保护层30在第1沟槽7与漂移层9之间局部地设置，与基极层5连接。此外，在图71的例子中，保护层30设置于接触层3下侧的第1沟槽7的与源极层4相反侧的侧部和底部。填埋绝缘部16的至少一部分设置于栅极部14的第3栅极部分14c与保护层30之间。
293.通常，在与第1沟槽7接触地设置有保护层30的部分，由于保护层30而未形成电流路径。因此，即使在保护层30的附近存在栅极部14，也仅仅是cge变大，不会使电流流过。因此，通过在栅极部14与保护层30之间设置填埋绝缘部16的至少一部分，从而能够降低未形成电流路径的部分的cge。此外，如图72及图73所示，根据减小了栅极部14中的靠近保护层30的部分的结构，能够进一步降低cge。此外，该变形例1不限于实施方式4的结构，也能够应用于实施方式1～3的结构。
294.＜变形例2＞
295.在之前说明过的结构中，第1栅极部分14a的材料是多晶硅，但不限于此。例如，也可以如图74所示，第1栅极部分14a的材料是电阻比多晶硅小的金属。根据这样的结构，能够降低栅极配线电阻。另外，第2栅极部分14b的材料也可以是金属而非多晶硅。
296.另外，也可以如图75所示，第1栅极部分14a及第2栅极部分14b的至少任一者的材料是多晶硅及金属的双层构造。此外，在图75中，作为第1栅极部分14a及第2栅极部分14b的至少任一者的材料而图示了多晶硅将金属覆盖的双层构造，但也可以是金属将多晶硅覆盖的双层构造。此外，该变形例2不限于实施方式4的结构，也能够应用于实施方式1～3的结构。
297.＜实施方式5＞
298.在本实施方式5中，为了使空穴容易排出而提高闩锁耐量，构成为接触层3的下部位于下方。以下，主要对实施方式1的结构即栅极部14的凹部的开口朝向上方的结构进行说明，但对于实施方式2的结构即栅极部14的凹部的开口朝向侧方的结构也是同样的。
299.图76是表示本实施方式5涉及的半导体装置所包含的半导体元件的结构的剖视
图，是与实施方式1的图2对应的剖视图。图76的接触层3的下部位于比图2的接触层3的下部更靠下方处。
300.图77是用于对本实施方式5涉及的半导体元件的制造方法，具体地说，接触层3的形成方法进行说明的剖视图。在图77中，通过选择性地对多晶硅进行蚀刻，从而形成了第1栅极部分14a及第2栅极部分14b。在本实施方式5涉及的制造方法中，然后，通过向第1栅极部分14a之上的第1沟槽7的内壁注入硼(b)或铝(al)等p型的杂质的倾斜离子注入而选择性地形成接触层3。根据这样的制造方法，能够将接触层3形成至深的位置，因而能够提高闩锁耐量。
301.此外，也可以如图78所示，在将从半导体衬底的上表面至接触层3的下部为止的距离设为lpk、将从半导体衬底的上表面至基极层5的下部为止的距离设为lb的情况下，构成为使得lpk＞lb的关系式成立。即，接触层3也可以不设置于基极层5而是选择性地设置于载流子积蓄层6或漂移层9的上表面侧。根据这样的结构，能够进一步提高闩锁耐量。
302.另外，也可以如图79所示，在将从半导体衬底的上表面至第1栅极部分14a的上部为止的距离设为lg的情况下，构成为使得lpk＞lg的关系式成立。根据这样的结构，能够进一步提高闩锁耐量。
303.＜变形例1＞
304.图80及图81是表示本变形例1涉及的半导体装置所包含的半导体元件的结构的剖视图，图82及图83是表示该半导体元件的结构的俯视图，图84是将该半导体元件的结构切断而示出的斜视图。具体地说，图80是图82及图83的z1-z1线的剖视图，图81是图82及图83的z2-z2线的剖视图。图82是图80及图81的y1-y1线的俯视图，图83是图80及图81的y2-y2线的俯视图。图84是将上述半导体元件的结构切断而示出的斜视图。
305.在本变形例1中，如图80～图84所示，接触层3在上下方向上设置于基极层5与源极层4之间。由此，本变形例1的设置有源极层4的区域比实施方式1的设置有源极层4的区域大，能够使设置有源极层4的区域与设置有基极层5的区域相同。其结果，不需要源极层4的掩模，因此能够降低制造成本。
306.图85是用于对本变形例1涉及的半导体元件的制造方法，具体地说，接触层3的形成方法进行说明的剖视图。在图85中，形成有第1栅极部分14a和未图示的第2栅极部分14b，在第1栅极部分14a之上的第1沟槽7的内壁设置有源极层4。在本变形例1涉及的制造方法中，通过向第1栅极部分14a之上的第1沟槽7的内壁注入b或al等p型杂质的倾斜离子注入而在源极层4之下选择性地形成接触层3。根据这样的制造方法，能够将接触层3形成至深的位置，因而能够提高闩锁耐量。
307.此外，接触层3的杂质浓度也可以比源极层4的杂质浓度低。根据这样的结构，即使如图85所示通过离子注入形成接触层3，也能够使源极层4残留下来并且在源极层4的下表面形成接触层3。
308.另外，也可以如图80～图84所示，在第1沟槽7内设置填埋金属部31，该填埋金属部31是通过填埋绝缘部16而与栅极部14绝缘，并与接触层3及源极层4欧姆接触的金属部。填埋金属部31可以是发射极电极1的一部分，也可以不是发射极电极1的一部分。根据这样的结构，不再需要在台面区域设置发射极电极1的接触区域，因而能够减小台面区域，能够降低接通电压。
309.此外，在以上的说明中，通过倾斜离子注入而将接触层3形成于半导体衬底的深的位置，但不限于此，例如也可以通过高能量的离子注入而将接触层3形成于半导体衬底的深的位置。
310.＜变形例2＞
311.图86及图87是表示本变形例2涉及的半导体装置所包含的半导体元件的结构的剖视图。图88及图89是表示该半导体元件的结构的俯视图，图90是将该半导体元件的结构切断而示出的斜视图。此外，图86～图90分别对应于图80～图84。
312.如图88及图89所示，在变形例1的图82及图83所示的结构中，俯视观察时的第1沟槽7的侧部与第2沟槽32连接，该第2沟槽32与源极层4及接触层3接触，沿x方向延伸。并且，填埋金属部31设置于第1沟槽7内及第2沟槽32内。如图89～图90所示，在第2沟槽32内设置的填埋金属部31与第2沟槽32的侧部即接触层3及源极层4欧姆接触。
313.根据这样的结构，空穴被从半导体衬底的更深的位置排出，因此能够提高闩锁耐量。特别地，在俯视观察时，填埋金属部31以将填埋绝缘部16贯通的方式沿x方向延伸，从而即使减小台面宽度，也能够抑制由第2栅极部分14b与填埋金属部31之间的短路造成的栅极泄漏。因此，能够减小台面宽度，能够降低接通电压。
314.＜变形例3＞
315.在对本变形例3涉及的半导体装置所包含的半导体元件进行说明之前，对使用图86～图90而说明过的变形例2涉及的半导体元件进行说明。图91是图88及图89的变形例2涉及的半导体元件的x1-x1线的剖视图。就变形例2涉及的半导体元件而言，如图91所示，在第1沟槽7内的填埋金属部31与栅极部14之间产生栅极-发射极间电容cge，因此，栅极-发射极间电容cge增加。与此相对，在本变形例3中，能够降低栅极-发射极间电容cge。
316.图92及图93是表示本变形例3涉及的半导体装置所包含的半导体元件的结构的剖视图，图94、图95及图96是表示该半导体元件的结构的俯视图。具体地说，图92是图94～图96的z1-z1线的剖视图，图93是图94～图96的z2-z2线的剖视图。图94是图92及图93的y0-y0线的俯视图，图95是图92及图93的y1-y1线的俯视图，图96是图92及图93的y2-y2线的俯视图。图97是将该半导体元件的结构切断而示出的斜视图。
317.在本变形例3中，变形例2的填埋金属部31不设置于栅极部14上方而是设置于第2沟槽32内。即，填埋金属部31不设置于第1沟槽7内而是设置于第2沟槽32内。并且，如图93所示，在第2沟槽32设置的填埋金属部31的上部与发射极电极1的下部电连接。此外，填埋绝缘部16的厚度例如也可以设为栅极氧化膜8的厚度的3倍左右等，与栅极氧化膜8的厚度相比足够厚。
318.根据以上这样的本变形例3的结构，能够使栅极部14与填埋金属部31之间的距离变大，因而能够降低栅极-发射极间电容cge。
319.＜变形例4＞
320.图98是表示本变形例4涉及的半导体装置所包含的半导体元件的结构的剖视图，图99是将半导体元件的结构切断而示出的斜视图。
321.为了提高闩锁耐量，需要减小至发射极电极1为止的空穴的路径即p型的基极层5及p型的接触层3的电阻。因此，如图99所示，在本变形例4中，以第2沟槽32与基极层5接触的方式，第2沟槽32的底部位于比接触层3的下部更靠下方处，并且位于比第1栅极部分14a的
上部更靠上方处。此外，在将从半导体衬底的表面至基极层5的下表面为止的距离设为lb的情况下，第2沟槽32的底部也可以位于与从半导体衬底的表面算起lb
×
3/4的位置相比更靠下方处。根据以上这样的本变形例4的结构，能够缩短从基极层5的下表面至第2沟槽32的底部为止的距离，因而空穴变得容易排出，能够提高闩锁耐量。
322.此外，如果第2沟槽32的下部即第2沟槽32内的填埋金属部31的下部位于比第1栅极部分14a的上部更靠下方处，则在第1栅极部分14a与第2沟槽32内的填埋金属部31之间产生栅极-发射极间电容cge。与此相对，在本变形例4中，第2沟槽32的下部即第2沟槽32内的填埋金属部31的下部位于比第1栅极部分14a的上部更靠上方处，因此能够降低栅极-发射极间电容cge。
323.＜变形例5＞
324.图100是表示本变形例5涉及的半导体装置所包含的半导体元件的结构的剖视图，图101是将半导体元件的结构切断而示出的斜视图。
325.如果将第2沟槽32内的填埋金属部31设置得深，则发射极电极1与漂移层9可能短路。因此，也可以构成为使得第2沟槽32的下部即第2沟槽32内的填埋金属部31的下部位于比基极层5的下部更靠下方处，并且位于比第1栅极部分14a的上部更靠上方处。并且，也可以取代填埋金属部31而设置与载流子积蓄层6及漂移层9的至少任一者肖特基接触的肖特基金属部33。根据这样的结构，能够从比基极层5深的位置将空穴排出，因而能够提高闩锁耐量。
326.＜实施方式6＞
327.图102及图103是表示本实施方式6涉及的半导体装置所包含的半导体元件的结构的剖视图，图104是表示该半导体元件的结构的俯视图。具体地说，图102是图104的z1-z1线的剖视图，图103是图104的z2-z2线的剖视图，图104是图102及图103的y1-y1线的俯视图。
328.在本实施方式6中，与接触层3、源极层4、基极层5及漂移层9接触的第2沟槽34如图104所示，在俯视观察时沿第1沟槽7而设置。并且，与发射极电极1电连接的哑部36隔着第2栅极绝缘膜即栅极氧化膜35而设置于第2沟槽34内。
329.本实施方式6涉及的哑部36设置有底部比侧部更远离基极层5的凹部，凹部的开口朝向上方。哑部36与栅极部14同样地包含第1哑部分36a和第2哑部分36b。第2哑部分36b在俯视观察时的第2沟槽34的延伸方向(例如z方向)上与第1哑部分36a连接，与第1哑部分36a相比向上方凸出。第1哑部分36a包含哑部36的凹部的底部，第2哑部分36b包含哑部36的凹部的侧部。并且，第2绝缘膜即填埋绝缘部37设置于第2沟槽34内的哑部36的凹部内。
330.根据以上这样的本实施方式6的结构，哑部36包含栅极-发射极间电容cge较小的第1哑部分36a和栅极-发射极间电容cge较大的第2哑部分36b。因此，能够通过变更第1哑部分36a与第2哑部分36b之间的比率而对栅极-发射极间电容cge进行调整。此外，如果不需要调整栅极-发射极间电容cge，则也可以不在哑部36设置凹部及填埋绝缘部37。
331.＜变形例1＞
332.在实施方式6的图102的结构中，在第2栅极部分14b与第2哑部分36b之间产生较大的栅极-发射极间电容cge。因此，也可以如图105～图107所示，第1哑部分36a在俯视观察时位置与第2栅极部分14b对齐，第2哑部分36b在俯视观察时位置与第1栅极部分14a对齐。即，第1哑部分36a及填埋绝缘部37也可以设置为在x方向上不与第1栅极部分14a及填埋绝缘部
16相邻而是与第2栅极部分14b相邻，第2哑部分36b设置为在x方向上不与第2栅极部分14b相邻而是与第1栅极部分14a及填埋绝缘部16相邻。
333.根据这样的结构，能够减小栅极部14与哑部36之间的耦合电容，因而能够降低栅极-发射极间电容cge。
334.＜变形例2＞
335.也可以如图108～图110所示，在将从半导体衬底的上表面至第1栅极部分14a的上部为止的距离设为lg，将从半导体衬底的上表面至哑部36的上部为止的距离设为ld的情况下，构成为使得ld＞lg的关系式成立。根据这样的结构，能够减小哑部36与栅极部14相对的面积，因此能够降低栅极-发射极间电容cge。
336.＜变形例3＞
337.在实施方式6中，是在实施方式1中设置了具有凹部的哑部36，但也可以在实施方式2中设置具有凹部的哑部36。例如，也可以如图111～图113所示，栅极部14的凹部的开口及哑部36的凹部的开口各自朝向侧方。即，第2哑部分36b也可以在俯视观察时的第2沟槽34的延伸方向(例如z方向)上与第1哑部分36a连接，与第1哑部分36a相比向侧方凸出。即使是这样的结构，也能够降低栅极-发射极间电容cge。另外，在图111～图113的结构中，也可以与变形例1同样地，第1哑部分36a在俯视观察时位置与第2栅极部分14b对齐，第2哑部分36b在俯视观察时位置与第1栅极部分14a对齐。
338.＜实施方式7＞
339.图114及图115是表示本实施方式7涉及的半导体装置所包含的半导体元件的结构的剖视图，图116是表示该半导体元件的结构的俯视图。具体地说，图114是图116的z1-z1线的剖视图，图115是图116的z2-z2线的剖视图，图116是图114及图115的y1-y1线的俯视图。
340.在本实施方式7中，对之前说明过的栅极部14及栅极电极15分别是第1栅极部38及第1栅极电极39进行说明。即，在本实施方式7中，与第1栅极电极39电连接的第1栅极部38隔着第1栅极绝缘膜即栅极氧化膜8而设置于第1沟槽7内。
341.另外，在本实施方式7中，与接触层3、源极层4、基极层5及漂移层9接触的第2沟槽40如图115所示，在俯视观察时沿第1沟槽7而设置。并且，与第2栅极电极43电连接的第2栅极部42隔着第2栅极绝缘膜即栅极氧化膜41而设置于第2沟槽40内。
342.并且，在本实施方式7中，在俯视观察时，第1栅极部38的凹部相对于第1沟槽7的比率与第2栅极部42的凹部相对于第2沟槽40的比率彼此不同。这里所说的凹部的比率对应于填埋绝缘部的比率。
343.此外，第2栅极部42可以与第1栅极部38同样地设置有凹部，也可以不设置凹部。在图114～图116的例子中，在第1栅极部38设置有凹部，在第2栅极部42未设置凹部，因此，第1栅极部38的凹部的比率及填埋绝缘部的比率分别大于第2栅极部42的凹部的比率及填埋绝缘部的比率。
344.在第1栅极部38的凹部的比率大于第2栅极部42的凹部的比率的情况下，如果使与第1栅极部38连接的第1栅极电极39比与第2栅极部42连接的第2栅极电极43更早进行断开动作，则能够减小电流正在下降的定时(timing)的栅极-发射极间电容cge。另外，如果使第1栅极电极39比第2栅极电极43更晚进行接通动作，则能够减小电流正在下降的定时的栅极-发射极间电容cge。由此，如在实施方式1中说明过的那样能够使di/dt变大，因而能够减
小导通损耗。
345.另一方面，在第1栅极部38的凹部的比率大于第2栅极部42的凹部的比率的情况下，也可以进行与上述动作相反的动作。即，也可以进行以下动作，即，使第2栅极电极43比第1栅极电极39更早进行断开动作，使第2栅极电极43比第1栅极电极39更晚进行接通动作。在这种情况下，能够使成为辐射噪声源的di/dt变小，因而能够减小噪声。
346.这样，根据本实施方式7，通过进行通常被称为双栅极驱动的动作，即，使第1栅极电极39和第2栅极电极43在不同的定时进行接通/断开动作的动作，从而能够降低导通损耗或噪声。
347.＜变形例＞
348.在实施方式7中，是在实施方式1中追加了第2栅极电极43及第2栅极部42的结构。但不限于此，也可以如图117～图119所示，在实施方式2中追加第2栅极电极43及第2栅极部42。并且，在俯视观察时，第1栅极部38的凹部相对于第1沟槽7的比率与第2栅极部42的凹部相对于第2沟槽40的比率也可以彼此不同。即使在这种情况下，也能够通过进行双栅极驱动而降低导通损耗或噪声。
349.＜实施方式8＞
350.图120是表示本实施方式8涉及的半导体装置所包含的半导体元件的结构的剖视图。
351.在本实施方式8中，实施方式1～7的结构被应用于rc-igbt(reverse conducting igbt：反向导通igbt)。rc-igbt在半导体衬底具有igbt区域和二极管区域，该igbt区域具有igbt的功能，该二极管区域具有二极管的功能。
352.对图120的igbt区域应用实施方式7的图115所示的第1栅极部38的结构，第1栅极部38被用于rc-igbt的栅极。由此，能够降低rc-igbt的栅极-发射极间电容cge。
353.在rc-igbt的二极管区域，沿第1沟槽7而设置有第2沟槽44。并且，与栅极电极电连接的导体部即第2栅极部46隔着第2栅极绝缘膜即栅极氧化膜45而设置于第2沟槽44内。在第2栅极部46设置有底部比侧部更远离基极层5的凹部。在第2沟槽44内的第2栅极部46的凹部内设置有第2绝缘部即填埋绝缘部47。在二极管区域的漂移层9的背面侧，取代igbt区域的p型的集电极层11而设置有n型的阴极层48。
354.此外，在俯视观察时，填埋绝缘部47相对于第2沟槽44的比率也可以大于填埋绝缘部16相对于第1沟槽7的比率。根据这样的结构，能够减小栅极-发射极间电容cge。如果不需要减小栅极-发射极间电容cge，则也可以不在第2栅极部46设置凹部及填埋绝缘部37。
355.＜变形例1＞
356.图121是表示本变形例1涉及的半导体装置所包含的半导体元件的结构的剖视图，图122是表示该半导体元件的结构的俯视图。在实施方式8中，作为导体部，将与栅极电极电连接的第2栅极部46隔着第2栅极绝缘膜即栅极氧化膜45而设置于第2沟槽44内，但不限于此。
357.例如如本变形例1所示，作为导体部，也可以将与发射极电极1电连接的哑部49隔着第2栅极绝缘膜即栅极氧化膜45而设置于第2沟槽44内。根据这样的结构，能够降低栅极-发射极间电容cge及栅极-集电极间电容cgc。
358.另外，也可以如图121及图122所示，在第1沟槽7内还设置第1填埋金属部50，该第1
填埋金属部50是通过填埋绝缘部16而与第1栅极部38绝缘，并与发射极电极1电连接的第1金属部。同样地，也可以在第2沟槽44内还设置第2填埋金属部51，该第2填埋金属部51是通过填埋绝缘部47而与哑部49绝缘，并与发射极电极1电连接的第2金属部。并且，也可以如图122所示，在俯视观察时，二极管区域的第2填埋金属部51相对于第2沟槽44的比率大于igbt区域的第1填埋金属部50相对于第1沟槽7的比率。根据这样的结构，容易将空穴从第2填埋金属部51排出，因此能够降低恢复损耗。
359.＜变形例2＞
360.图123是表示本变形例2涉及的半导体装置所包含的半导体元件的结构的剖视图，图124是表示该半导体元件的结构的俯视图。在本变形例2中与变形例1同样地，作为导体部，将与发射极电极1电连接的哑部49隔着第2栅极绝缘膜即栅极氧化膜45而设置于第2沟槽44内。
361.在这样的结构中，也可以如图123及图124所示，在二极管区域的第2沟槽44内设置肖特基金属部52，该肖特基金属部52是通过填埋绝缘部47而与哑部49绝缘，并与发射极电极1电连接的金属部。此外，肖特基金属部52与载流子积蓄层6及漂移层9的至少任一者肖特基接触。根据这样的结构，在二极管区域的二极管进行动作时，能够通过肖特基结而使电子电流的量增多，因而能够降低恢复损耗。
362.此外，肖特基金属部可以如图123及图124所示仅设置于二极管区域，也可以设置于igbt区域及二极管区域这两者。在设置于igbt区域及二极管区域这两者的结构中，在俯视观察时，二极管区域的肖特基金属部相对于第2沟槽44的比率大于igbt区域的肖特基金属部相对于第1沟槽7的比率。
363.＜实施方式9＞
364.在本实施方式9中，实施方式1～7的结构被应用于mosfet(metal oxide semiconductor field effect transistor)。即，栅极部14被用于mosfet的栅极。根据这样的结构，能够降低mosfet的栅极-发射极间电容cge。
365.＜实施方式10＞
366.在本实施方式10中，实施方式1～9的半导体衬底包含宽带隙半导体。宽带隙半导体例如包含碳化硅、氮化镓类材料、氧化镓或金刚石。根据这样的结构，能够提高半导体装置的耐压。此外，碳化硅与硅相比沟道特性差，因此，就使用了碳化硅的碳化硅半导体装置而言，与使用了硅的硅半导体装置相比，大多为了减小沟道电阻而使阈值电压减小。具体地说，为了降低阈值电压，碳化硅半导体装置的栅极氧化膜的厚度大多被设计得比硅半导体装置薄。栅极-发射极间电容cge与栅极氧化膜的厚度成反比，因此，碳化硅半导体装置的cge大多比硅半导体装置大。因此，向cge较大的碳化硅半导体装置应用能够降低cge的实施方式1～9是有效的。
367.此外，能够对各实施方式及各变形例自由地进行组合，或对各实施方式适当地进行变形、省略。
368.标号的说明
369.1发射极电极，3接触层，4源极层，5基极层，6载流子积蓄层，7第1沟槽，7a凸部，7b第1部分，7c第2部分，8、35、41、45栅极氧化膜，9漂移层，14栅极部，14a第1栅极部分，14b第2栅极部分，14c第3栅极部分，15栅极电极，16、25、37、47填埋绝缘部，21、36、49哑部，22、31填
埋金属部，23、33、52肖特基金属部，24、32、34、40、44第2沟槽，30保护层，36a第1哑部分，36b第2哑部分，38第1栅极部，39第1栅极电极，42、46第2栅极部，43第2栅极电极，50第1填埋金属部，51第2填埋金属部。