碳化硅半导体装置的制作方法

1.本发明涉及一种碳化硅半导体装置。


背景技术：

2.以往，使用硅(si)作为控制高电压和/或大电流的功率半导体装置的构成材料。功率半导体装置有双极晶体管、igbt(insulated gate bipolar tran sistor：绝缘栅型双极晶体管)、mosfet(metal oxide semiconductor field effect transistor：绝缘栅型场效应晶体管)等多种，并且根据用途将它们分开使用。
3.例如，与mosfet相比，双极晶体管和/或igbt的电流密度高且能够大电流化，但是不能够高速地开关。具体而言，双极型晶体管在几khz左右的开关频率下的使用是极限，igbt在几十khz左右的开关频率下的使用是极限。另一方面，与双极晶体管和igbt相比，功率mosfet的电流密度低且难以大电流化，但是能够进行几mhz左右的高速开关动作。
4.然而，市场上对兼备大电流和高速性的功率半导体装置的要求强烈，致力于igbt和功率mosfet的改良，现在开发进展到几乎接近材料极限的程度。从功率半导体装置的观点出发，正在研究代替硅的半导体材料，碳化硅(sic)作为能够制作(制造)低导通电压、高速特性、高温特性优异的下一代功率半导体装置的半导体材料而受到关注。
5.在该背景中，sic是化学性非常稳定的材料，带隙宽至3ev，并且列举出即使在高温下也能够作为半导体而极其稳定地使用这一点。另外，最大电场强度也比硅大1个数量级以上。因为sic超过硅的材料极限的可能性大，所以在功率半导体用途、特别是mosfet中大幅期待今后的发展。特别期待其导通电阻小。能够期待在维持高耐压特性的状态下具有更低的导通电阻的纵型sic-mosfet。
6.在以往的纵型mosfet中，在n
+
型碳化硅基板的正面沉积有n-型碳化硅层，在n-型碳化硅层的内部选择性地设置有p型基层。另外，在p型基层的表面选择性地设置有n
+
型源区、以及p
++
型接触区。
7.这样的结构的纵型mosfet在源极-漏极间内置有由p型基层与n-型碳化硅层形成的寄生pn二极管作为体二极管。该寄生pn二极管能够通过对源极施加高电位而动作。如此，与igbt不同，由于在mosfet中内置有寄生pn二极管，所以能够省略用于逆变器的续流二极管(fwd：free wheeling diode)，有助于低成本化以及小型化。此后，将mosfet的寄生pn二极管称为体二极管。
8.另外，公知有如下技术：在碳化硅半导体基体上设置有以误差的范围1
°
以内、更优选0.5
°
以内来表示碳化硅基板的晶轴方向《11-20》的标记，基于该标记来形成沟槽图案，并且能够以足够高的精度与晶轴方向《11-20》平行地形成沟槽图案(例如，参照下述专利文献1)。
9.现有技术文献
10.专利文献
11.专利文献1：日本特开2018-37560号公报


技术实现要素：

12.技术问题
13.然而，有时在n
+
型碳化硅基板的结晶存在缺陷。在该情况下，若电流流过体二极管，则从p型基层注入空穴，在n-型碳化硅层或n
+
型碳化硅基板中产生电子和空穴的复合。通过此时产生的与带隙相当的复合能量(3ev)，从而有如下情况：在n
+
型碳化硅基板存在的作为晶体缺陷的一种的基底面位错移动，被两个基底面位错夹持的层积缺陷沿《1-100》方向扩展，到达元件端。
14.若层积缺陷扩展，则层积缺陷难以流通电流，因此mosfet的导通电压和体二极管的正向电压增加，产生通电劣化现象。若这样的动作持续则层积缺陷累积性地扩展，因此在逆变器电路中产生的损耗经时性地增加，发热量也变大，因此成为装置故障的原因。
15.本发明为了解决上述现有技术的问题点，其目的在于提供一种即使在层积缺陷扩大的情况下也能够抑制通电劣化现象的碳化硅半导体装置。
16.技术方案
17.为了解决上述问题并实现本发明的目的，本发明的碳化硅半导体装置具有如下特征。碳化硅半导体装置在碳化硅半导体基板上具备供主电流流通的有源区、以及包围所述有源区的周围的边缘终端区。所述有源区是一边为《11-20》方向且另一边为《1-100》方向的矩形，所述有源区的所述《11-20》方向的长度比所述《1-100》方向的长度长。
18.另外，本发明的碳化硅半导体装置在上述发明的基础上，其特征在于，所述碳化硅半导体基板具有偏离角，所述偏离角设置在所述《11-20》方向上。
19.另外，本发明的碳化硅半导体装置在上述发明的基础上，其特征在于，所述有源区的所述《11-20》方向的长度相对于所述《1-100》方向的长度的比率是1.5倍以上且4倍以下。
20.另外，本发明的碳化硅半导体装置在上述发明的基础上，其特征在于，所述有源区的所述《11-20》方向的长度相对于所述《1-100》方向的长度的比率是2倍以上且3倍以下。
21.另外，本发明的碳化硅半导体装置在上述发明的基础上，其特征在于，所述碳化硅半导体装置是所述有源区具有沟槽栅的mos型半导体装置。
22.另外，本发明的碳化硅半导体装置在上述发明的基础上，其特征在于，所述沟槽栅的沟槽的长边方向为所述《11-20》方向。
23.另外，本发明的碳化硅半导体装置在上述发明的基础上，其特征在于，栅极焊盘在所述《11-20》方向上具有多个。
24.根据上述发明，使有源区的《11-20》方向的长度比有源区的《1-100》方向的长度长。由此，在向体二极管通电时，即使在层积缺陷扩大的情况下，也能够使层积缺陷总面积相对于有源区的比率比以往减少。因此，即使在层积缺陷扩大的情况下，也能够抑制导通电压增大等通电劣化现象。
25.技术效果
26.根据本发明的碳化硅半导体装置，起到即使在层积缺陷扩大的情况下也能够抑制通电劣化现象这一效果。
附图说明
27.图1是示出实施方式的碳化硅半导体装置的结构的截面图。
28.图2是示出实施方式的碳化硅半导体装置的结构的俯视图。
29.图3是示出实施方式的碳化硅半导体装置的层积缺陷产生初期的状态的俯视图。
30.图4是示出实施方式的碳化硅半导体装置的层积缺陷生长后的状态的俯视图。
31.图5是示出层积缺陷总面积的比例相对于有源区的《11-20》方向的长度/有源区的《1-100》方向的长度的比率的图表(其一)。
32.图6是示出层积缺陷总面积的比例相对于有源区的《11-20》方向的长度/有源区的《1-100》方向的长度的比率的图表(其二)。
33.图7是示出层积缺陷总面积的比例相对于有源区的《11-20》方向的长度/有源区的《1-100》方向的长度的比率的图表(其三)。
34.图8是示出以往的碳化硅半导体装置的结构的俯视图。
35.图9是示出以往的碳化硅半导体装置的层积缺陷产生初期的状态的俯视图。
36.图10是示出以往的碳化硅半导体装置的层积缺陷生长后的状态的俯视图。
37.符号说明
38.1 n
+
型碳化硅基板
39.2 n-型碳化硅层
40.3 p
+
型基区
41.5 n型区
42.6 p型碳化硅层
43.7 n
+
型源区
44.8 p
++
型接触区
45.9 栅极绝缘膜
46.10 栅电极
47.11 层间绝缘膜
48.12 源极
49.13 源极焊盘
50.14 漏极
51.15 沟槽
52.20、120 有源区
53.30、130 边缘终端区
54.31 台阶
55.32 jte结构
56.33 n
+
型半导体区
57.40 碳化硅基体
58.45、145 层积缺陷
59.50 沟槽型mosfet
具体实施方式
60.以下，参照附图，对本发明的碳化硅半导体装置的优选实施方式进行详细说明。在本说明书和附图中，前缀有n或p的层或区域分别表示电子或空穴为多数载流子的层或区
域。另外，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。包含+和-的n或p的标记相同的情况表示接近的浓度，浓度不限于相同。应予说明，在以下实施方式的说明和附图中，对同样的构成标记相同的符号，并省略重复的说明。另外，在本说明书中，在密勒指数的标记中，
“‑”
表示跟随其后的指数的横杠(
バー
，bar)，且通过在指数前标记
“‑”
来表示负的指数。而且，考虑制造中的偏差，相同或同等的记载可以包含到5％以内。
61.(实施方式)
62.本发明的半导体装置使用宽带隙半导体而构成。在实施方式中，针对使用例如碳化硅(sic)作为宽带隙半导体而制作(制造)的碳化硅半导体装置，以沟槽型mosfet50为例进行说明。图1是示出实施方式的碳化硅半导体装置的结构的截面图。
63.如图1所示，实施方式的半导体装置在由碳化硅构成的半导体基体(以下，称为碳化硅基体(半导体基板(半导体芯片)))40具备有源区20、以及包围有源区20的周围的边缘终端区30。有源区20是在导通状态时供电流流通的区域。边缘终端区30是缓解漂移区的基体正面侧的电场并保持耐压的区域。
64.碳化硅基体40在由碳化硅构成的n
+
型支承基板(n
+
型碳化硅基板)1的正面上依次层积由碳化硅构成的n-型半导体层(n-型碳化硅层)2、以及由碳化硅构成的p型半导体层(p型碳化硅层)6而成。n
+
型碳化硅基板1作为漏区而起作用。在有源区20中，在n-型碳化硅层2的相对于n
+
型碳化硅基板1侧而相反的一侧(基体正面侧)的表面层选择性地设置有p
+
型基区3和n型区5。
65.另外，在边缘终端区30设置有jte结构32，该jte结构32将越向外侧(芯片端部侧)配置则使杂质浓度变得越低的多个p-型低浓度区(在此为两个，从内侧起设为p-型、p
‑‑
型并标注符号32a、32b)相邻地配置。另外，在jte结构32的外侧(芯片端部侧)设置有作为沟道截断部而起作用的n
+
型半导体区33。jte结构32与n
+
型半导体区33通过台阶31而设置于将n-型碳化硅层2的厚度变薄而得的台阶31的底部31a。最外侧(芯片端部侧)的p
+
型基区3从有源区20侧延伸到边缘终端区30。应予说明，n-型碳化硅层2的除p
+
型基区3以外的部分是漂移区。n型区5是杂质浓度比n
+
型碳化硅基板1低且比n-型碳化硅层2高的高浓度n型漂移层。
66.在n-型碳化硅层2的相对于n
+
型碳化硅基板1侧而相反的一侧的表面设置有p型碳化硅层6。p型碳化硅层6的杂质浓度比p
+
型基区3的杂质浓度低。在p型碳化硅层6的内部分别选择性地设置有n
+
型源区7和p
++
型接触区8。
67.p型碳化硅层6以在有源区20的部分覆盖p
+
型基区3和n型区5的方式设置。另外，p型碳化硅层6延伸到边缘终端区30，并且在边缘终端区30中，以覆盖p
+
型基区3和n-型碳化硅层2直到台阶31为止的方式设置。
68.在碳化硅基体40的正面侧的有源区20的部分形成有沟槽结构。具体而言，沟槽15从p型碳化硅层6的相对于n
+
型碳化硅基板1侧而相反的一侧(碳化硅基体40的正面侧)的表面贯通n
+
型源区7和p型碳化硅层6而到达n型区5和p
+
型基区3。沿着沟槽15的内壁，在沟槽15的底部以及侧壁形成有栅极绝缘膜9，在沟槽15内的栅极绝缘膜9的内侧形成有栅电极10。通过栅极绝缘膜9而将栅电极10与n型区5、p
+
型基区3以及p型碳化硅层6绝缘。栅电极10的一部分也可以从沟槽15的上方(源极焊盘13侧)向源极焊盘13侧突出。
69.层间绝缘膜11在碳化硅基体40的正面侧的整个面，以覆盖埋入到沟槽15的栅电极
10的方式设置。源极12经由在层间绝缘膜11开口的接触孔而与n
+
型源区7和p
++
型接触区8接触。源极12通过层间绝缘膜11与栅电极10电绝缘。在源极12上设置有源极焊盘13。在碳化硅基体40的背面(n
+
型碳化硅基板1的背面)设置有漏极14。
70.在图1中，虽然仅图示出一个沟槽mos结构，但是还可以并列地配置有多个沟槽栅结构的mos栅(由金属-氧化膜-半导体构成的绝缘栅)结构。
71.在此，图8是示出以往的碳化硅半导体装置的结构的俯视图。如图8所示，在以往的碳化硅半导体装置中，有源区120是正方形的形状，有源区120的纵向(《1-100》方向)和横向(《11-20》方向)的大小大致相同。在该情况下，若将元件的有源区120的《11-20》方向的长度设为x(cm)，将《1-100》方向的长度设为y(cm)，将边缘终端区130的长度设为l(cm)，则有源区120的面积s为xy(cm2)，元件的面积为(x+2l)(y+2l)(cm2)。碳化硅基板的c轴在《11-20》方向上有偏离角，为了在形成沟槽时使左右的沟槽的侧壁的从c轴的偏离角度一致，沟槽条纹以使《11-20》方向成为长边方向的方式配置。
72.图9是示出以往的碳化硅半导体装置的层积缺陷产生初期的状态的俯视图。图9是使以往的碳化硅半导体装置的体二极管通电前的状态，层积缺陷145存在于有源区120内。图10是示出以往的碳化硅半导体装置的层积缺陷生长后的状态的俯视图。在此，示出在作为半导体基板而具有4度左右的偏离角的n型碳化硅半导体基板使30μm左右的漂移层外延生长的情况下的层积缺陷生长。通过使体二极管通电，从而使层积缺陷145超过有源区120而扩展到边缘终端区130，并一直扩展到边缘终端区130的长度l的大约48％。在比其靠外的边缘终端区130，由于使层积缺陷145扩展的能量减少，所以层积缺陷145没有扩展到边缘终端区130的端。
73.若将每一个层积缺陷145的《11-20》方向的长度设为a(cm)，则在扩展后，每一个层积缺陷145的面积成为a(y+0.96l)(cm2)。若将每单位面积的层积缺陷145的产生起因个数设为d(个/cm2)，则元件中的层积缺陷145的产生起因数量为d(x+2l)(y+2l)(个)，在有源区120的面积s恒定时，y＝s/x，因此扩展后的层积缺陷145的总面积为a(y+0.96l)
×
dxy＝a(s/x+0.96l)
×
ds＝ads2(1/x+0.96l/s)(cm2)。在此，由于边缘终端区130的面积比有源区120的面积小，并且边缘终端区130中的层积缺陷145的产生起因数量少，所以省略了边缘终端区130的面积的部分。因此，x越长，层积缺陷145的总面积变得越小。以下，优先额定电流而将有源区120的面积设为恒定，不考虑因边缘终端区130的面积增减而引起的成本的增减。
74.另一方面，图2是示出实施方式的碳化硅半导体装置的结构的俯视图。如上所述，通过使有源区的《11-20》方向的长度比《1-100》方向的长度长，从而能够减小因体二极管通电而产生的层积缺陷产生面积，能够增大没有层积缺陷的有效区域的面积。
75.因此，在实施方式的碳化硅半导体装置的结构中，有源区20为矩形的形状，使有源区20的《11-20》方向的长度x’比有源区20的《1-100》方向的长度y’长(x’》y’)。n
+
型碳化硅基板具有4度左右的偏离角，偏离角设置在《11-20》方向，但是在此忽略基板的偏离角。在该情况下，若将边缘终端区30的长度设为l，则有源区20的面积s’成为x’y’(cm2)，元件的面积成为(x’+2l)(y’+2l)(cm2)。
76.图3是示出实施方式的碳化硅半导体装置的层积缺陷产生初期的状态的俯视图。图3是使实施方式的碳化硅半导体装置的体二极管通电前的状态，层积缺陷45存在于有源
区20内。图4是示出实施方式的碳化硅半导体装置的层积缺陷生长后的状态的俯视图。在此，也示出在作为半导体基板而具有4度左右的偏离角的n型碳化硅半导体基板使30μm的漂移层外延生长的情况下的层积缺陷生长。通过向体二极管通电，从而使层积缺陷45超过有源区20而扩展到边缘终端区30，并一直扩展到边缘终端区30的长度l的大约48％。
77.若将每一个层积缺陷45的《11-20》方向的长度设为a(cm)，则在扩展后，每一个层积缺陷45的面积成为a(y’+0.96l)(cm2)。若将每单位面积的层积缺陷45的产生起因个数设为d(个/cm2)，则元件中的层积缺陷45的产生起因数量为d(x’+2l)(y’+2l)(个)，在有源区20的面积s恒定时，y’＝s/x’，因此扩展后的层积缺陷45的总面积为a(y’+0.96l)
×
dx’y’＝a(s/x’+0.96l)
×
ds＝ads2(1/x’+0.96l/s)(cm2)。基于与以往的情况同样的理由，省略了边缘终端区30的面积的部分。因此，x’越长，层积缺陷45的总面积变得越小。
78.图5～图7是示出层积缺陷总面积的比例相对于有源区的《11-20》方向的长度/有源区的《1-100》方向的长度的比率的图表。在此，扩展后的层积缺陷45的总面积为ads2(1/x’+0.96l/s)(cm2)，ad由于与有源区20的形状无关而由材料和膜厚来决定，所以利用ad进行标准化。因此，在图5～图7中，横轴表示有源区的《11-20》方向的长度相对于有源区的《1-100》方向的长度的比率(《11-20》方向的长度/《1-100》方向的长度)，纵轴表示标准化后的值y＝s2(1/x’+0.96l/s)。
79.图5是l＝0.05cm、s＝0.1cm2的情况下的结果，如图5所示，有源区的《11-20》方向的长度相对于有源区的《1-100》方向的长度的比率如下所示。
80.1.14倍的情况下y＝0.944
81.1.28倍的情况下y＝0.897
82.1.70倍的情况下y＝0.796
83.2.35倍的情况下y＝0.697
84.3.44倍的情况下y＝0.599
85.5.58倍的情况下y＝0.499
86.图6是l＝0.05cm、s＝1cm2的情况下的结果，如图6所示，有源区的《11-20》方向的长度相对于有源区的《1-100》方向的长度的比率如下所示。
87.1.11倍的情况下y＝0.948
88.1.26倍的情况下y＝0.895
89.1.60倍的情况下y＝0.798
90.2.17倍的情况下y＝0.693
91.2.99倍的情况下y＝0.597
92.4.47倍的情况下y＝0.496
93.图7是l＝0.05cm、s＝10cm2的情况下的结果，如图7所示，有源区的《11-20》方向的长度相对于有源区的《1-100》方向的长度的比率如下所示。
94.1.11倍的情况下y＝0.946
95.1.26倍的情况下y＝0.892
96.1.60倍的情况下y＝0.792
97.2.08倍的情况下y＝0.697
98.2.87倍的情况下y＝0.595
99.4.12倍的情况下y＝0.499
100.如上所述，已得知有源区的《11-20》方向的长度相对于有源区的《1-100》方向的长度的比率越大，层积缺陷总面积的比例越减小。在实施方式中，有源区的《11-20》方向的长度相对于有源区的《1-100》方向的长度的比率优选为1.5倍以上且4倍以下，更优选为2倍以上且3倍以下。
101.例如，通过将有源区的《11-20》方向的长度相对于有源区的《1-100》方向的长度的比率设为1.5倍以上，从而与以往相比，能够将层积缺陷总面积的比例设为0.8左右(减少两成)，通过设为2倍以上，从而与以往相比，能够将层积缺陷总面积的比例设为0.7左右(减少三成)。由此，即使在层积缺陷扩大的情况下，层积缺陷总面积相对于有源区的比率也减小，因此能够抑制导通电压增大等通电劣化现象。
102.另外，若增大有源区的《11-20》方向的长度相对于有源区的《1-100》方向的长度的比率，则沿横向变长，用于将导线与源极焊盘连接的区域变窄。另外，若沿横向变长，则在端的部分距栅极焊盘的距离变长，导通、关断时的不平衡变大，因此设置多个栅极焊盘。因此，有源区的《11-20》方向的长度相对于有源区的《1-100》方向的长度的比率优选为4倍以下，更优选为3倍以下。
103.(实施方式的碳化硅半导体装置的制造方法)
104.实施方式的碳化硅半导体装置的制造方法能够通过如下的方法制作。在此，以制作1200v的耐压等级的mosfet的情况为例进行说明。首先，准备例如以成为2.0
×
10
19
/cm3的杂质浓度的方式掺杂了氮(n)等n型杂质(掺杂剂)而得的碳化硅单晶的n
+
型碳化硅基板(半导体晶片)1。n
+
型碳化硅基板1的正面可以是例如在《11-20》方向上具有4度左右的偏离角的(0001)面。接着，在n
+
型碳化硅基板1的正面，使n-型碳化硅层2以例如10μm的厚度外延生长，该n-型碳化硅层2例如以成为1.0
×
10
16
/cm3的杂质浓度的方式掺杂了氮等n型杂质。
105.接着，通过光刻和离子注入，在n-型碳化硅层2的表面层选择性地形成n型区5。在该离子注入中，例如，也可以以成为1
×
10
17
/cm3的浓度的方式注入氮等n型杂质(掺杂剂)。
106.接着，通过光刻和离子注入，在n-型碳化硅层2的表面层选择性地形成p
+
型基区3。最外侧的p
+
型基区3以延伸到边缘终端区30的方式形成。在该离子注入中，例如，也可以以使p
+
型基区3的杂质浓度成为5.0
×
10
18
/cm3的方式注入铝(al)等p型杂质(掺杂剂)。
107.接着，在n-型碳化硅层2的表面，使p型碳化硅层6以例如1.3μm的厚度外延生长，该p型碳化硅层6以成为例如2.0
×
10
17
/cm3的杂质浓度的方式掺杂了铝等p型杂质。
108.通过到此为止的工序，制作出在n
+
型碳化硅基板1的正面上依次层积n-型碳化硅层2和p型碳化硅层6而成的碳化硅基体40。接着，通过在不同的离子注入条件下反复进行将基于光刻和蚀刻的离子注入用掩模的形成、使用了该离子注入用掩模的离子注入、以及离子注入用掩模的去除作为一组的工序，从而在p型碳化硅层6的表面层形成n
+
型源区7和p
++
型接触区8。
109.接着，通过光刻和蚀刻，在边缘终端区30中的p型碳化硅层6的表面以从例如p型碳化硅层6的表面起成为1.5μm的深度的方式形成台阶31，去除p型碳化硅层6和n-型碳化硅层2的一部分，使n-型碳化硅层2露出。接着，通过光刻和离子注入而选择性地形成jte结构32。接着，通过光刻和离子注入而选择性地形成n
+
型半导体区33。
110.接着，进行热处理(退火)，使例如p
+
型基区3、n
+
型源区7、p
++
型接触区8、jte结构
32、n
+
型半导体区33有源化。热处理的温度也可以是例如1700℃左右。热处理的时间也可以是例如两分钟左右。应予说明，可以如上述那样地通过一次热处理而使各离子注入区域一并有源化，也可以在每次进行离子注入时进行热处理而使其有源化。
111.接着，通过光刻和蚀刻，从而形成从p型碳化硅层6的表面(即n
+
型源区7和p
++
型接触区8的表面)起贯通n
+
型源区7和p型碳化硅层6而到达n型区5的沟槽15。沟槽15的底部到达p
+
型基区3。
112.接着，沿着n
+
型源区7和p
++
型接触区8的表面以及沟槽15的底部和侧壁而形成栅极绝缘膜9。该栅极绝缘膜9也可以在氧气氛中通过1000℃左右的温度的热氧化而形成。另外，该栅极绝缘膜9也可以通过利用如高温氧化(high temperature oxide：hto)等那样的化学反应而堆积的方法来形成。
113.接着，在栅极绝缘膜9上形成掺杂有例如磷原子(p)的多晶硅层。该多晶硅层以填埋在沟槽15内的方式形成。通过使该多晶硅层图案化而残留在沟槽15内部，从而形成栅电极10。栅电极10的一部分也可以从沟槽15的上方(源极焊盘13侧)向源极焊盘13侧突出。
114.接着，以覆盖栅极绝缘膜9和栅电极10的方式，将例如磷玻璃(psg)成膜为1μm左右的厚度，形成层间绝缘膜11。通过使层间绝缘膜11和栅极绝缘膜9图案化而选择性地去除，从而形成接触孔，使n
+
型源区7和p
++
型接触区8露出。其后，进行热处理(回流)而使层间绝缘膜11平坦化。
115.接着，在接触孔内和层间绝缘膜11之上形成成为源极12的导电性的膜。选择性地去除该导电性的膜，例如仅在接触孔内残留源极12。
116.接着，在碳化硅基体40的背面(n
+
型碳化硅基板1的背面)形成例如由镍(ni)膜形成的漏极14。其后，在例如970℃左右的温度下进行热处理，将n
+
型碳化硅基板1与漏极14欧姆接合。
117.接着，例如通过溅射法，以覆盖源极12和层间绝缘膜11的方式，并且以使厚度成为例如5μm左右的方式设置例如铝膜。其后，通过选择性地去除铝膜而以覆盖有源区20的方式残留该铝膜，从而形成源极焊盘13。
118.接着，通过在漏极14的表面依次层积例如钛(ti)、镍(ni)以及金(au)，从而形成漏极焊盘。如上所述，完成图1所示的半导体装置。
119.如上所述，根据实施方式，使有源区的《11-20》方向的长度比有源区的《1-100》方向的长度长。由此，在向体二极管通电时，即使在层积缺陷扩大的情况下，也能够使层积缺陷总面积相对于有源区的比率比以往减小。因此，即使在层积缺陷扩大的情况下，也能够抑制导通电压增大等通电劣化现象。
120.以上，本发明能够在不脱离本发明的主旨的范围内进行各种改变，在上述的各实施方式中，例如各部分的尺寸和/或杂质浓度等根据所要求的规格等进行各种设定。另外，在本发明中，在各实施方式中将第一导电型设为p型，将第二导电型设为n型，但是本发明即使将第一导电型设为n型，将第二导电型设为p型也同样成立。
121.产业上的可利用性
122.如上所述，本发明的碳化硅半导体装置对于在逆变器等电力转换装置或各种工业用机械等的电源装置和/或电动汽车的逆变器等中被使用的功率半导体装置而言是有用的。