半导体芯片和包括其的半导体封装件的制作方法

半导体芯片和包括其的半导体封装件
1.相关申请的交叉引用
2.本技术要求于2021年8月4日在韩国知识产权局提交的韩国专利申请no.10-2021-0102574的优先权，其内容通过引用整体合并于此。
技术领域
3.实施例涉及在其边缘区域处包括掩埋介电图案的半导体芯片、包括该半导体芯片的半导体封装件和制造该半导体芯片的方法。


背景技术：

4.包括半导体器件的晶片可以包括其上形成有多个单元的芯片区域以及将芯片彼此划分的划片道。多个半导体器件(例如，晶体管、电阻器和电容器)可以形成在芯片区域上并且可以不形成在划片道上。可以沿着划片道锯切晶片以完成或分离每个半导体器件(或半导体芯片)。


技术实现要素：

5.实施例可以通过提供一种半导体芯片来实现，该半导体芯片包括：衬底，所述衬底包括器件区域和边缘区域；器件层和布线层，所述器件层和所述布线层顺序地堆叠在所述衬底上；辅助图案，所述辅助图案位于所述布线层上并在所述边缘区域上；第一覆盖层，所述第一覆盖层覆盖所述辅助图案的侧壁、所述布线层的顶表面和所述布线层的侧壁，所述第一覆盖层包括上部外侧壁和下部外侧壁，所述下部外侧壁与所述上部外侧壁偏移；以及掩埋介电图案，所述掩埋介电图案与所述第一覆盖层的所述下部外侧壁接触并且与所述第一覆盖层的所述上部外侧壁间隔开。
6.实施例可以通过提供一种半导体芯片来实现，该半导体芯片包括：衬底，所述衬底包括器件区域和边缘区域；器件层和布线层，所述器件层和所述布线层顺序地堆叠在所述衬底上；分隔介电图案，所述分隔介电图案穿透所述布线层，同时与所述器件区域和所述边缘区域之间的边界相邻；辅助图案，所述辅助图案位于所述布线层上并在所述边缘区域上；焊盘图案，所述焊盘图案位于所述布线层上并在所述器件区域上；钝化层，所述钝化层覆盖所述焊盘图案和所述辅助图案；第一覆盖层，所述第一覆盖层覆盖所述辅助图案的侧壁和所述布线层的侧壁；以及掩埋介电图案，所述掩埋介电图案与所述第一覆盖层的下部外侧壁接触，其中，所述掩埋介电图案的顶表面形成从所述钝化层的顶表面延伸的阶梯区域，所述布线层包括顺序堆叠的下部介电堆叠件和上部介电堆叠件，所述下部介电堆叠件中包括的介电材料的介电常数小于所述上部介电堆叠件中包括的介电材料的介电常数，所述辅助图案包括测试图案或对准键，并且所述第一覆盖层的密度大于所述掩埋介电图案的密度。
7.实施例可以通过提供一种半导体封装件来实现，该半导体封装件包括：第一半导体芯片；第二半导体芯片，所述第二半导体芯片堆叠在所述第一半导体芯片上；以及模制层，所述模制层覆盖所述第二半导体芯片的侧表面和所述第一半导体芯片的顶表面，其中，
每个所述第二半导体芯片包括第二衬底和位于所述第二衬底下方的电路结构，所述第二衬底包括器件区域和围绕所述器件区域的边缘区域，所述电路结构包括：器件层和布线层，所述器件层和所述布线层顺序地堆叠在所述第二衬底下方；辅助图案，所述辅助图案位于所述布线层下方并在所述边缘区域上；焊盘图案，所述焊盘图案位于所述布线层下方并在所述器件区域上；钝化层，所述钝化层覆盖所述焊盘图案的底表面和所述辅助图案的底表面；第一覆盖层，所述第一覆盖层覆盖所述辅助图案的侧壁和所述布线层的侧壁；以及掩埋介电图案，所述掩埋介电图案与所述第一覆盖层的上部外侧壁接触，所述掩埋介电图案的底表面形成从所述钝化层的底表面延伸的阶梯区域，并且所述模制层填充所述阶梯区域。
8.实施例可通过提供一种制造半导体芯片的方法来实现，所述方法包括：在包括多个器件区域和位于所述器件区域之间的划片道区域的衬底上形成布线层；蚀刻所述布线层以形成与所述器件区域交叠的多个主布线结构和与所述划片道区域交叠的多个边缘布线结构；形成分隔介电图案和掩埋介电图案，使得所述分隔介电图案位于所述主布线结构和所述边缘布线结构中的成对的相邻的主布线结构和边缘布线结构之间，并且所述掩埋介电图案位于相邻的边缘布线结构之间；形成覆盖所述主布线结构、所述边缘布线结构、所述分隔介电图案和所述掩埋介电图案的钝化层；从所述划片道区域的中心去除所述钝化层，以形成暴露所述掩埋介电图案的沟槽；以及切割所述掩埋介电图案及其下方的所述衬底，以形成彼此分离的多个芯片。
附图说明
9.通过参照附图详细描述示例性实施例，特征对于本领域普通技术人员将变得明显，在附图中：
10.图1示出了根据一些实施例的半导体器件的俯视图。
11.图2示出了沿着图1的线a-a'截取的截面图。
12.图3示出了根据一些实施例的半导体封装件的截面图。
13.图4示出了晶片的俯视图。
14.图5a至图5l示出了制造图2的半导体芯片的方法中的各阶段的截面图。
具体实施方式
15.图1示出了根据一些实施例的半导体器件的俯视图。图2示出了沿图1的线a-a'截取的截面图。
16.参照图1和图2，根据本实施例的半导体芯片100可以包括衬底1和电路结构cs。衬底1可以包括例如半导体材料。衬底1可以是单晶硅衬底。衬底1可以包括器件区域dr和围绕器件区域dr的边缘区域er。衬底1可以具有彼此相对的第一表面1a和第二表面1b。电路结构cs可以位于衬底1的第一表面1a上。电路结构cs可以包括顺序堆叠的器件层dl、布线层il和焊盘层pl。
17.晶体管tr可以在器件区域dr上位于衬底1的第一表面1a上。在一个实施方式中，器件区域dr上的第一表面1a可以包括浅隔离图案、存储单元、电容器等。衬底1的第一表面1a可以被器件层间介电层3覆盖。器件层间介电层3可以具有包括例如氧化硅、氮化硅或氮氧化硅的单层或多层结构。在器件区域dr上，器件层间介电层3中可以包括连接到晶体管tr的
接触插塞5c。在边缘区域er上，器件层间介电层3可以包括第一保护环图案5g。如本文使用的，术语“或”不是排他性术语，例如，“a或b”将包括a、b或a和b。
18.接触插塞5c和第一保护环图案5g可以包括相同的材料，例如钨。在一个实施方式中，接触插塞5c和第一保护环图案5g可以在其侧表面和底表面上覆盖有阻挡金属。阻挡金属可以包括例如钛、氮化钛、钽、氮化钽或氮化钨。接触插塞5c和第一保护环图案5g可以穿透器件层间介电层3。器件层dl可以由晶体管tr、器件层间介电层3、接触插塞5c和第一保护环图案5g构成。
19.与下面将参照图1讨论的第五保护环图案14g一样，当在俯视图中观察时，每个第一保护环图案5g可以具有围绕器件区域dr的环形形状。第一保护环图案5g可以保护器件区域dr上的器件层dl免受湿气或物理裂纹的影响。
20.下部布线层li可以位于器件层间介电层3上。下部布线层li可以包括彼此间隔开的主下部介电堆叠件7m和边缘下部介电堆叠件7e。主下部介电堆叠件7m和边缘下部介电堆叠件7e可以均包括多个下部金属间介电层10。下部金属间介电层10可以包括介电常数小于氧化硅的介电常数的低k电介质材料。在一个实施方式中，下部金属间介电层10可以是多孔介电层。每个下部金属间介电层10的机械强度可以小于器件层间介电层3的机械强度。在一个实施方式中，蚀刻停止层可以介于下部金属间介电层10之间。蚀刻停止层可以包括例如氮化硅、氮氧化硅或碳氮化硅。
21.主下部介电堆叠件7m可以覆盖器件区域dr和边缘区域er的与器件区域dr相邻的部分。当在如图1所示的俯视图中观察时，边缘下部介电堆叠件7e可以位于边缘区域er上，并且可围绕主下部介电堆叠件7m。
22.下部布线层li可以包括在装置区域dr上位于主下部介电堆叠件7m中的多个下部布线图案9，并且还可以包括将下部布线图案9彼此连接的下部通路图案11。下部布线层li还可以包括在边缘区域er上位于主下部介电堆叠件7m中的下部保护环结构gs1。下部保护环结构gs1可以包括第二保护环图案9g和将第二保护环图案9g彼此连接的第三保护环图案11g。第二保护环图案9g可以处于与下部布线图案9的高度(水平高度)相同的高度(水平高度)处，并且可以包括与下部布线图案9的材料相同的材料。第三保护环图案11g可以处于与下部通路图案11的高度(水平高度)相同的高度(水平高度)处，并且可以包括与下部通路图案11的材料相同的材料。当在俯视图中观察时，第二保护环图案9g和第三保护环图案11g可以均具有围绕器件区域dr的环形或闭环形状。下部保护环结构gs1可以帮助保护器件区域dr上的下部布线层l1免受湿气或物理裂纹的影响。
23.下部布线层li可以包括在边缘下部介电堆叠件7e中或与边缘下部介电堆叠件7e相邻的第一辅助图案结构ss1。第一辅助图案结构ss1可以包括第一辅助图案9s和将第一辅助图案9s彼此连接的第一辅助通路图案11s。第一辅助图案9s可以位于与下部布线图案9的高度(水平高度)相同的高度(水平高度)处，并且可以包括与下部布线图案9的材料相同的材料。第一辅助通路图案11s可以处于与下部通路图案11的高度(水平高度)相同的高度(水平高度)处，并且可以包括与下部通路图案11的材料相同的材料。第一辅助图案结构ss1可以是例如测试图案、对准键或覆盖键。
24.下部布线层li可以由主下部介电堆叠件7m、边缘下部介电堆叠件7e、下部布线图案9、下部通路图案11、下部保护环结构gs1和第一辅助图案结构ss1构成，或者包括主下部
介电堆叠件7m、边缘下部介电堆叠件7e、下部布线图案9、下部通路图案11、下部保护环结构gs1和第一辅助图案结构ss1。
25.上部布线层ui可以位于下部布线层li上。上部布线层ui可以包括彼此间隔开的主上部介电堆叠件20m和边缘上部介电堆叠件20e。主上部介电堆叠件20m和边缘上部介电堆叠件20e可以均包括顺序堆叠的第一上部金属间介电层13、第二上部金属间介电层15、氢阻挡层17和第三上部金属间介电层19。第一上部金属间介电层13、第二上部金属间介电层15和第三上部金属间介电层19可以均包括介电常数大于下部金属间介电层10的介电常数的介电材料。第一上部金属间介电层13、第二上部金属间介电层15和第三上部金属间介电层19的机械强度可以均大于下部金属间介电层10的机械强度。第一上部金属间介电层13、第二上部金属间介电层15和第三上部金属间介电层19可以均包括例如氧化硅、原硅酸四乙酯(teos)或高密度等离子体(hdp)氧化物。
26.在一个实施方式中，蚀刻停止层可以位于相邻的第一上部金属间介电层13、第二上部金属间介电层15和第三上部金属间介电层19之间。氢阻挡层17可以包括具有低氢渗透性的材料。在一个实施方式中，氢阻挡层17可以包括例如氧化铝(alo
x
)、氧化钨(wo
x
)或氮化硅(sin
x
)。
27.第一上部通路图案12、子焊盘14和第二上部通路图案22可以位于器件区域dr上的主上部介电堆叠件20m中。在一个实施方式中，上部布线图案和上部通路图案也可以位于器件区域dr上的主上部介电堆叠件20m中。第一上部通路图案12可以穿透第一上部金属间介电层13，并且可以将一个下部布线图案9连接到子焊盘14。当在俯视图中观察时，子焊盘14可以具有焊盘形状，并且可以被第二上部金属间介电层15覆盖。第二上部通路图案22可以穿透第三上部金属间介电层19、氢阻挡层17和第二上部金属间介电层15，由此接触子焊盘14。
28.上部保护环结构gs2可以位于器件区域dr上的主上部介电堆叠件20m中。上部保护环结构gs2可以包括第四保护环图案12g和第五保护环图案14g。第四保护环图案12g可以穿透第一上部金属间介电层13，并且可以具有与第一上部通路图案12的高度和材料相同的高度和材料。第五保护环图案14g可以具有与子焊盘14的高度和材料相同的高度和材料，并且可以被第二上部金属间介电层15覆盖。如图1所示，第四保护环图案12g和第五保护环图案14g可以围绕器件区域dr。上部保护环结构gs2可以帮助保护器件区域dr上的上部布线层ui免受湿气或物理裂纹的影响。
29.第二辅助图案结构ss2可以位于边缘上部介电堆叠件20e中。第二辅助图案结构ss2可以包括第二辅助通路图案12s和第三辅助通路图案22s以及位于第二辅助通路图案12s和第三辅助通路图案22s之间的第二辅助图案14s。第二辅助图案14s可以具有与子焊盘14的高度和材料相同的高度和材料，并且可以被第二上部金属间介电层15覆盖。第二辅助通路图案12s可以穿透第一上部金属间介电层13，并且可以具有与第一上部通路图案12的高度和材料相同的高度和材料。第三辅助通路图案22s可以穿透第三上部金属间介电层19、氢阻挡层17和第二上部金属间介电层15，由此接触第二辅助图案14s。第二辅助图案结构ss2可以是例如测试图案、对准键或覆盖键。
30.主上部介电堆叠件20m的侧壁可以与主下部介电堆叠件7m的侧壁对准(例如，共面)。边缘上部介电堆叠件20e的侧壁可以与边缘下部介电堆叠件7e的侧壁对准。
31.分隔介电图案27s可以将布线层il分隔成主布线结构ilm和边缘布线结构ile。主布线结构ilm和边缘布线结构ile之间的空间可以被限定为第一沟槽tr1。当在俯视图中观察时，分隔介电图案27s可以围绕器件区域dr。第一覆盖层25可以位于分隔介电图案27s与主布线结构ilm之间、位于分隔介电图案27s与边缘布线结构ile之间以及位于分隔介电图案27s与器件层dl之间。
32.分隔介电图案27s和第一覆盖层25可以均包括介电常数和机械强度大于下部金属间介电层10的介电常数和机械强度的介电材料。第一覆盖层25(例如，形成第一覆盖层25的材料)的密度可以大于分隔介电图案27s(例如，形成分隔介电图案27s的材料)的密度。在一个实施方式中，第一覆盖层25可以包括例如高密度等离子体(hdp)氧化物，并且分隔介电图案27s可以包括例如原硅酸四乙酯(teos)。
33.在一些情况下，下部布线层li可以包括机械强度低的下部金属间介电层10，并且物理裂纹可能容易地沿着下部金属间介电层10传播到器件区域dr。在一个实施方式中，第一沟槽tr1以及其中的分隔介电图案27s和第一覆盖层25可以帮助防止物理裂纹从边缘区域er朝向器件区域dr传播。在一些情况下，当下部金属间介电层10包括多孔介电材料时，湿气可能容易地引入到半导体芯片100中。在一个实施方式中，第一沟槽tr1以及其中的分隔介电图案27s和第一覆盖层25可以帮助防止湿气从半导体芯片100的最外侧引入到器件区域dr中。因此，半导体芯片100可以展现出增强的可靠性。
34.主布线结构ilm可以覆盖器件区域dr和边缘区域er的与器件区域dr相邻的部分。边缘布线结构ile可以位于边缘区域er上。器件层dl的顶表面可以在主布线结构ilm的侧部和边缘布线结构ile的侧部被暴露，或者在主布线结构ilm的侧部和边缘布线结构ile的侧部处被暴露。
35.主布线结构ilm可以包括主下部介电堆叠件7m、下部布线图案9、下部通路图案11、下部保护环结构gs1、主上部介电堆叠件20m、第一上部通路图案12、第二上部通路图案22、子焊盘14和上部保护环结构gs2。边缘布线结构ile可以包括边缘下部介电堆叠件7e、第一辅助图案结构ss1、边缘上部介电堆叠件20e和第二辅助图案结构ss2。
36.焊盘层pl可以位于布线层il上。焊盘层pl可以包括器件区域dr上的焊盘图案21p和边缘区域er上的第三辅助图案21s。第三辅助图案21s可以是测试图案或对准键。在一个实施方式中，如图1所示，第三辅助图案21s可以设置为多个，并且多个第三辅助图案21s可以线性地布置在边缘区域er上。
37.焊盘图案21p可以通过第二上部通路图案22电连接到子焊盘14。第三辅助图案21s可以电连接到第二辅助图案结构ss2。布线层il的顶表面可以在焊盘图案21p和第三辅助图案21s中的每一者的相对侧被暴露，或者在焊盘图案21p和第三辅助图案21s中的每一者的相对侧处被暴露。
38.硬掩模图案23可以覆盖布线层il的顶表面，并且还可以覆盖焊盘图案21p和第三辅助图案21s的侧壁和顶表面。硬掩模图案23可以包括例如高密度等离子体(hdp)氧化物、未掺杂硅酸盐玻璃(usg)、原硅酸四乙酯(teos)、sin、sio2、sioc、sion或sicn。
39.第一覆盖层25可以共形地形成在硬掩模图案23上。第一覆盖层25的一部分可以穿透布线层il并接触器件层dl。在边缘区域er的最外侧，第一覆盖层25可以覆盖第三辅助图案21s的侧壁、边缘布线结构ile的侧壁和器件层dl的顶表面。
40.掩埋介电层27可以位于第一覆盖层25上。如上所述，掩埋介电层27的一部分可以插入第一沟槽tr1中以构成分隔介电图案27s。掩埋介电层27可以包括例如原硅酸四乙酯(teos)。
41.在边缘区域er的最外侧，第一覆盖层25可以具有彼此偏移(例如，不连续或未对准)的上部外侧壁25us和下部外侧壁25bs。上部外侧壁25us可以被暴露。下部外侧壁25bs可以与掩埋介电图案27b接触。掩埋介电层27的一部分可以是掩埋介电图案27b，并且掩埋介电层27和掩埋介电图案27b可以包括相同的材料。掩埋介电图案27b的密度可以小于第一覆盖层25的密度。掩埋介电图案27b的顶表面27bu可以位于与第一覆盖层25的上部外侧壁25us的底端25use的水平高度基本上相同的水平高度处。
42.无论位置如何，第一覆盖层25都可以具有几乎恒定的厚度。在一个实施方式中，第一覆盖层25可以在分隔介电图案27s下方具有第一厚度t1并且在掩埋介电图案27b下方具有第二厚度t2。第二厚度t2可以与第一厚度t1几乎相同。在一个实施方式中，第二厚度t2可以是第一厚度t1的大约0.9倍至大约1.1倍。
43.第二覆盖层29可以位于掩埋介电层27上。第二覆盖层29可以包括例如氮化硅。此外，第二覆盖层29可以包括与第一覆盖层25的材料相同的材料并且具有与第一覆盖层25的厚度相同的厚度。上部钝化层35可以位于第二覆盖层29上。上部钝化层35可以包括顺序堆叠的第一上部钝化层31和第二上部钝化层33。第一上部钝化层31可以包括例如高密度等离子体(hdp)氧化物、未掺杂硅酸盐玻璃(usg)、原硅酸四乙酯(teos)、sin、sio2、sioc、sion或sicn。第二上部钝化层33可以包括例如sicn。
44.在器件区域dr上，第一上部钝化层31的一部分可以穿透第二覆盖层29、掩埋介电层27、第一覆盖层25和硬掩模图案23，由此接触焊盘图案21p。在边缘区域er上，第一上部钝化层31的另一部分可以穿透第二覆盖层29、掩埋介电层27、第一覆盖层25和硬掩模图案23，由此接触第三辅助图案21s。
45.在器件区域dr上，上部接合焊盘37可以穿透第二上部钝化层33和第一上部钝化层31，由此接触焊盘图案21p。上部接合焊盘37的顶表面可以与第二上部钝化层33的顶表面33u共面。
46.第二上部钝化层33的顶表面33u和掩埋介电图案27b的顶表面27bu可以形成阶梯差或阶梯区域sdr(例如，第二上部钝化层33的顶表面33u可以处于比掩埋介电图案27b的顶表面27bu高的水平高度处以形成阶梯结构，即阶梯区域sdr)。当在如图1所示的俯视图中观察时，阶梯区域sdr可以沿着半导体芯片100的边缘形成。阶梯区域sdr可以围绕器件区域dr。
47.第二上部钝化层33、第一上部钝化层31、第二覆盖层29和掩埋介电层27可以具有与第一覆盖层25的上部外侧壁25us对准的侧壁。掩埋介电图案27b、其下方的器件层间介电层3以及衬底1可以具有彼此对准的侧壁。
48.在一个实施方式中，半导体芯片100的最外表面可以被第一覆盖层25和掩埋介电图案27b阻挡或覆盖，这可以帮助防止水平裂纹和湿气吸收。
49.焊盘层pl可以包括第二上部钝化层33、第一上部钝化层31、第二覆盖层29、掩埋介电层27、第一覆盖层25和硬掩模图案23。
50.衬底1的第二表面1b可以被下部钝化层44覆盖。下部钝化层44可以包括顺序堆叠
在衬底1的第二表面1b上的第一下部钝化层40和第二下部钝化层42。第一下部钝化层40可以包括例如氧化硅或氮化硅。第二下部钝化层42可以包括例如sicn。
51.器件区域dr可以包括穿透器件层间介电层3、衬底1和第一下部钝化层40的贯通电极tsv。贯通电极tsv可以与一个下部布线图案9接触。贯通介电层tl可以位于贯通电极tsv和衬底1之间。贯通介电层tl可以包括例如氧化硅。
52.下部接合焊盘46可以位于第二下部钝化层42中，并且可以与贯通电极tsv接触。下部接合焊盘46的底表面可以与第二下部钝化层42的底表面共面。
53.图3示出了根据一些实施例的半导体封装件的截面图。
54.参照图3，根据本实施例的半导体封装件1000可以包括顺序堆叠的第一半导体芯片100a、第二半导体芯片100b、第三半导体芯片100c、第四半导体芯片100d和第五半导体芯片100e。第一半导体芯片100a可以是与第二半导体芯片100b至第五半导体芯片100e不同的类型。第一半导体芯片100a可以是例如逻辑电路芯片。第二半导体芯片100b至第五半导体芯片100e可以是相同的(例如，相同结构的)存储器芯片。在一个实施方式中，存储器芯片可以是例如dram、nand闪存、sram、mram或pram。在一个实施方式中，封装件可以具有堆叠了一个逻辑电路芯片和四个存储器芯片的结构，或者逻辑电路芯片的数目和存储器芯片的数目可以不同地改变。第一半导体芯片100a的宽度可以大于第二半导体芯片100b至第五半导体芯片100e的宽度。半导体封装件1000可以是高带宽存储器(hbm)芯片。
55.模制层md可以覆盖第一半导体芯片100a的顶表面和第二半导体芯片100b至第五半导体芯片100e的侧表面。模制层md可以包括介电树脂，例如环氧模制化合物(emc)。模制层md还可以包括填料，并且填料可以分散在介电树脂中。填料可以包括例如氧化硅(sio2)。模制层md的顶表面可以与包括在第五半导体芯片100e中的衬底1的第二表面1b共面。
56.第一半导体芯片100a至第五半导体芯片100e均可以具有与参照图1和图2讨论的半导体芯片100的特征相同或相似的特征。在一个实施方式中，半导体封装件1000可以具有其中图1和图2的半导体芯片100被设置为多个并且其中图1和图2的多个半导体芯片100被倒置并堆叠的结构。与图1和图2的半导体芯片100相同或类似，第一半导体芯片100a至第五半导体芯片100e均可以包括位于衬底1的第一表面1a上的电路结构cs。在图1和图2中已经描述了电路结构cs，并且可以省略其重复描述。在下文中，因为半导体芯片100处于倒置的状态，所以基于描述图2的视点，术语“上部”和“下部”是可互换的。
57.第一半导体芯片100a至第五半导体芯片100e中的下方的半导体芯片的下部接合焊盘46可以与上方的芯片的上部接合焊盘37接触。在一个实施方式中，下方的芯片的下部钝化层44可以与上方的芯片的上部钝化层35接触。
58.第一半导体芯片100a至第五半导体芯片100e均可以在其边缘区域处具有阶梯区域sdr。第二半导体芯片100b至第五半导体芯片100e的阶梯区域sdr可以被模制层md填充。模制层md可以覆盖掩埋介电图案27b和包括在第二半导体芯片100b至第五半导体芯片100e中的每一者中的第一覆盖层25的暴露的外侧壁。
59.第一半导体芯片100a可以包括与焊盘图案21p接触的接合焊盘bp。外部连接端子sb可以接合到第一半导体芯片100a的接合焊盘bp。外部连接端子sb可以包括例如导电凸块、导电柱或焊料层。外部连接端子sb可以包括例如铜、镍、锡、铅或银。
60.顶部位置处的第五半导体芯片100e可以既不包括贯通电极tsv也不包括下部接合
焊盘46。其他构造可以与参照图1和图2所讨论的构造相同或类似。
61.根据本实施例的半导体封装件1000可以包括如参照图1和图2所讨论的可靠性得到改善的半导体芯片100a至100e，因此可以增强可靠性。
62.图4示出了示出晶片的俯视图。图5a至图5l示出了制造具有图2的截面的半导体芯片的方法中的各阶段的截面图。图5a至图5l示出了沿着图5的线a-a'截取的工艺截面。
63.参照图4和图5a，可以在晶片w上布置多个器件区域dr。器件区域dr可以均被称为芯片区域。划片道区域sr可以位于器件区域dr之间。晶片w可以对应于图5a的衬底1。可以执行普通工序以在衬底1的第一表面1a上形成器件层dl。可以蚀刻器件层dl和衬底1以形成用于贯通电极的孔，并且可以在孔中形成贯通电极tsv和贯通介电层tl。
64.可以执行普通工序以在器件层dl上形成布线层il。布线层il可以包括下部布线层li和上部布线层ui。下部布线层li可以包括下部介电堆叠件7，下部介电堆叠件7包括图2中示出的多个下部金属间介电层10。下部介电堆叠件7中可以设置有下部布线图案9、下部通路图案11、下部保护环结构gs1和第一辅助图案结构ss1。上部布线层ui可以包括上部介电堆叠件20。上部介电堆叠件20中可以设置有子焊盘14、上部保护环结构gs2和第二辅助图案结构ss2。含金属层21可以形成在上部介电堆叠件20的第三上部金属间介电层19上。含金属层21可以包括例如铝。
65.参照图5a和图5b，可以蚀刻含金属层21以在器件区域dr上形成焊盘图案21p并在划片道区域sr上形成第三辅助图案21s。可以在上部介电堆叠件20的第三上部金属间介电层19上共形地形成硬掩模层23l。硬掩模层23l可以包括例如原硅酸四乙酯(teos)。
66.在一个实施方式中，参照图5b和图5c，可以在硬掩模层23l上形成掩模图案。掩模图案可以包括例如光刻胶图案或旋涂硬掩模(soh)图案。可以使用掩模图案作为蚀刻掩模，以顺序地蚀刻硬掩模层23l、位于硬掩模层23l下方的上部介电堆叠件20的第三上部金属间介电层19、氢阻挡层17和第二上部金属间介电层15，因此可以形成初步沟槽ptr1和ptr2以暴露第一上部金属间介电层13。初步沟槽ptr1和ptr2可以包括位于上部保护环结构gs2和其相邻的第二辅助图案结构ss2之间的第一初步沟槽ptr1，并且还可以包括位于第二辅助图案结构ss2之间的第二初步沟槽ptr2。在该步骤中，可以蚀刻硬掩模层23l以形成硬掩模图案23。可以去除掩模图案。
67.参照图5c和图5d，可以使用硬掩模图案23作为用于对第一上部金属间介电层13和下部介电堆叠件7执行的蚀刻工艺的蚀刻掩模，因此，可以将布线层il分成主布线结构ilm和边缘布线结构ile。主布线结构ilm可以包括顺序堆叠的主下部介电堆叠件7m和主上部介电堆叠件20m。边缘布线结构ile可以包括顺序堆叠的边缘下部介电堆叠件7e和边缘上部介电堆叠件20e。蚀刻工艺可以形成位于主布线结构ilm和其相邻的边缘布线结构ile之间的第一沟槽tr1以及位于相邻的边缘布线结构ile之间的第二沟槽tr2。蚀刻工艺可以减小硬掩模图案23的厚度。在一个实施方式中，可以全部去除硬掩模图案23以暴露布线层il的顶表面。
68.参照图5e，可以在衬底1的第一表面1a上共形地形成第一覆盖层25。可以在第一覆盖层25上形成掩埋介电层27。掩埋介电层27可以由例如原硅酸四乙酯(teos)形成。掩埋介电层27可以填充第一沟槽tr1和第二沟槽tr2。分隔介电图案27s可以被限定为是指掩埋介电层27的填充第一沟槽tr1的部分。在一个实施方式中，掩埋介电图案27b可以被限定为是
指掩埋介电层27的填充第二沟槽tr2的部分。
69.可以对掩埋介电层27执行平坦化工艺。因此，掩埋介电层27可以在焊盘图案21p和第三辅助图案21s上具有相对小的厚度和平坦的顶表面。可以在掩埋介电层27上形成第二覆盖层29。第二覆盖层29可以包括例如氧化硅。从第一沟槽tr1和第二沟槽tr2(例如，被填充的第一沟槽tr1和第二沟槽tr2的残余部分)转移的第一转移沟槽rtr1和第二转移沟槽rtr2可以形成在第二覆盖层29的顶表面上或顶表面处。
70.参照图5f，可以顺序地蚀刻第二覆盖层29、掩埋介电层27、第一覆盖层25和硬掩模图案23，以形成分别暴露焊盘图案21p和第三辅助图案21s的第一开口op1和第二开口op2。
71.当第三辅助图案21s是测试图案时，可以通过第二开口op2执行测试工艺。在一个实施方式中，可以以这样的方式实现测试工艺：探测卡的探测针可以接触第三辅助图案21s的暴露于第二开口op2的表面，然后可以施加测试信号。测试工艺可以测量半导体器件的电性质，以确定每个工艺是否正常执行并确定单元装置(例如晶体管、金属线电阻、通路电阻等)的特性。
72.参照图5g，可以在第二覆盖层29上顺序地堆叠第一上部钝化层31和第二上部钝化层33。第一上部钝化层31可以填充第一开口op1和第二开口op2。
73.参照图5h，可以蚀刻第一上部钝化层31和第二上部钝化层33以形成暴露焊盘图案21p的第三开口op3。第三开口op3可以被形成为与第一开口op1交叠并且具有比第一开口op1的宽度小的宽度。在一个实施方式中，第一开口op1的形成可以去除焊盘图案21p上的硬掩模图案23、第一覆盖层25、掩埋介电层27和第二覆盖层29，并且当形成第三开口op3时，可以仅蚀刻第一上部钝化层31和第二上部钝化层33就足够了。在一个实施方式中，与硬掩模图案23、第一覆盖层25、掩埋介电层27和第二覆盖层29位于焊盘图案21p上并且不形成第一开口op1的情况相比，可以容易地形成第三开口op3。
74.可以形成种子层，并且可以执行镀覆工艺以形成填充第三开口op3的导电层，此后可以执行化学机械抛光(cmp)工艺以形成上部接合焊盘37并暴露第二上部钝化层33。cmp工艺可以减小第二上部钝化层33的厚度。
75.参照图5i，可以在第二上部钝化层33上形成保护层39。保护层39可以包括例如原硅酸四乙酯(teos)、sin、sio2、高密度等离子体(hdp)氧化物、sion或sicn。保护层39可以覆盖并保护上部接合焊盘37。
76.参照图5i和图5j，在断开区域br上的与第二沟槽tr2交叠的位置或在划片道区域sr的中心，可以通过蚀刻保护层39、第二上部钝化层33、第一上部钝化层31、第二覆盖层29和掩埋介电层27来形成第三沟槽tr3。第一覆盖层25的上部外侧壁可以暴露于第三沟槽tr3的侧壁。掩埋介电图案27b的顶表面可以在第三沟槽tr3的底部上被暴露。保护层39可以覆盖上部接合焊盘37并且保护上部接合焊盘37免于在蚀刻工艺中受到蚀刻损坏。
77.参照图5j和图5k，衬底1的第二表面1b可以经历背面研磨工艺以暴露贯通介电层tl的底表面。可以进一步部分地去除衬底1的第二表面1b以暴露贯通介电层tl的侧表面。可以在衬底1的第二表面1b上堆叠第一下部钝化层40，然后可以执行化学机械抛光(cmp)以暴露贯通电极tsv的底表面。可以在第一下部钝化层40上形成第二下部钝化层42。可以在第二下部钝化层42上形成下部接合焊盘46，以接触贯通电极tsv。
78.参照图5k和图5l，可以使用激光(例如，隐形激光)来执行锯切工艺，以切割在断开
区域br上的第三沟槽tr3的底部处的中心上暴露的掩埋介电图案27b，并且还顺序地切割位于掩埋介电图案27b下方的第一覆盖层25、器件层间介电层3、衬底1和下部钝化层44。因此，图2的半导体芯片100可以彼此分离。划片道区域sr的一部分可以是图2的边缘区域er。
79.例如，因为边缘下部介电堆叠件7e的下部金属间介电层10在锯切工艺中不会暴露，所以不会发生物理裂纹。即使发生物理裂纹，分隔介电图案27s也可以帮助防止物理裂纹传播到器件区域dr。在一个实施方式中，掩埋介电图案27b和分隔介电图案27s可以双重(例如，一起)帮助防止物理横向裂纹。在一个实施方式中，掩埋介电图案27b、分隔介电图案27s以及保护环结构gs1和gs2可以三重(例如，一起)帮助防止湿气吸收。因此，可以减少半导体芯片的缺陷，以帮助提高良率并且改善半导体芯片的可靠性。
80.如果在锯切工艺中使用刀片代替激光，则切割区域会变宽，从而部分地去除了与第三辅助图案21s对应的对准键或测试图案。在这种情况下，由于在随后的接合工艺中由辅助图案的切割产生的金属毛刺与相邻引线接触的接合空隙或短路缺陷，接合良率可能降低。
81.对于在切割半导体芯片之前的晶片结构，断开区域br也可以在其上设置有由多孔介电材料或低k介电材料形成的下部金属间介电层10。这样的材料特性可能导致使用激光切割下部金属间介电层10的困难，因此半导体芯片可能未被分开，从而导致碎裂(chipping)或剥离故障。
82.相比之下，根据实施例，断开区域br可以不包括下部金属间介电层10，并且可以包括均由能够容易地用激光束切割的材料形成的掩埋介电图案27b和第一覆盖层25，因此，半导体芯片可以没有不完全的切割或没有未被切割。因此，可以防止或最小化碎裂或剥离故障。
83.此外，根据实施例，第三沟槽tr3的形成可以帮助去除大量的部分或材料，否则这些部分或材料将被激光束去除，因此，可以帮助减小锯切工艺的负担。此外，可以最小化用激光束或由激光束去除的部分，以允许测试图案或对准键完全地或令人满意地保留而不被去除。在一个实施方式中，当使用激光束时，与使用刀片的情况相比，切割表面可以不是粗糙的而是光滑的。
84.通过总结和回顾，划片道可以在其上包括用于曝光工艺的对准键，或者可以包括用于监测芯片区域上的半导体器件的电性质和缺陷图案的测试图案，以检查是否正常执行工艺。
85.对于根据一些实施例的半导体芯片，最外表面(或切割表面)可以被第一覆盖层和掩埋介电图案阻挡，因此可以帮助防止湿气吸收或横向裂纹(来自切割表面)。另外，分隔介电图案可以与主下部介电堆叠件和边缘下部介电堆叠件间隔开，因此可以非常有效地防止横向裂纹和湿气吸收。因此，可以实现具有增强的可靠性的半导体芯片和半导体封装件。
86.在根据实施例的制造半导体芯片的方法中，可以防止横向裂纹和未切割问题，从而帮助提高良率。
87.一个或更多个实施例可以提供具有增强的可靠性的半导体芯片。
88.一个或更多个实施例可以提供具有增强的可靠性的半导体封装件。
89.一个或更多个实施例可以提供能够提高良率的半导体芯片制造方法。
90.这里已经公开了示例实施例，虽然采用了特定的术语，但是仅以一般的和描述性
的含义来使用和解释它们，而不是为了限制的目的。在某些情况下，如本领域普通技术人员将清楚的，自提交本技术之时起，结合具体实施例描述的特征、特性和/或元件可以单独使用，或者可以与结合其他实施例描述的特征、特性和/或元件组合起来使用，除非另外特别说明。因此，本领域技术人员将理解的是，在不脱离在所附权利要求中阐述的本发明的精神和范围的情况下，可以做出形式和细节上的各种改变。