多沟槽型碳化硅结势垒肖特基二极管及其制备方法与流程

1.本技术属于微电子技术领域，尤其涉及一种多沟槽型碳化硅结势垒肖特基二极管及其制备方法。


背景技术：

2.碳化硅结势垒肖特基二极管是融合pn结和肖特基结的器件，其基本元胞结构是在2个pn结之间插入肖特基结，通过2个pn结夹断电场，降低肖特基结处的电场强度，使碳化硅结势垒肖特基二极管具备较低的反向恢复时间及超软的恢复特性，被广泛应用在电源领域中。随着对碳化硅结势垒肖特基二极管的需求越来越广泛，对碳化硅结势垒肖特基二极管的性能也提出了相应要求。其中，如何有效提升碳化硅结势垒肖特基二极管的电流密度是目前需要解决的一个问题。


技术实现要素：

3.本技术实施例提供了一种多沟槽型碳化硅结势垒肖特基二极管，可以解决目前碳化硅结势垒肖特基二极管无法有效提升电流密度的问题。
4.第一方面，本技术实施例提供了一种多沟槽型碳化硅结势垒肖特基二极管，包括衬底层、n型外延层和肖特基金属层；
5.所述n型外延层设置在所述衬底层上，所述n型外延层上设置有多个pn结沟槽，多个所述pn结沟槽沿横向间隔设置，相邻的两个所述pn结沟槽之间设置有多个肖特基沟槽，多个所述肖特基沟槽沿横向间隔设置，每个所述pn结沟槽的下方设置有一个p型区，所述肖特基金属层设置在所述n型外延层上，所述肖特基金属层上设置有多个与所述pn结沟槽适配的第一凸起和多个与所述肖特基沟槽适配的第二凸起，每个所述第一凸起位于对应的所述pn结沟槽中，每个所述第二凸起位于对应的所述肖特基沟槽中。
6.在第一方面的一种可能的实现方式中，每个所述pn结沟槽的宽度为0.1-0.5μm。
7.在第一方面的一种可能的实现方式中，每个所述肖特基沟槽的宽度为0.1-1μm。
8.在第一方面的一种可能的实现方式中，每个所述pn结沟槽的深度和每个所述肖特基沟槽的深度相同。
9.在第一方面的一种可能的实现方式中，所述衬底层为n型掺杂的碳化硅衬底。
10.第二方面，本技术实施例提供了一种制备方法，应用于上述任一项所述的多沟槽型碳化硅结势垒肖特基二极管，包括
11.在n型外延层上沉积二氧化硅层，并对所述二氧化硅层进行光刻，得到多个二氧化硅硬掩膜；
12.在所述二氧化硅硬掩膜上沉积多晶硅层后，对所述多晶硅层进行刻蚀，得到多个多晶硅支撑柱；其中，相邻的两个所述二氧化硅硬掩膜之间的两个所述多晶硅支撑柱作为一个多晶单元；
13.清除所述二氧化硅硬掩膜后，在所述多晶硅支撑柱上沉积氮化硅，相邻的两个所
述多晶单元之间留有预设宽度的缝隙；
14.对所述氮化硅进行刻蚀，使所述多晶硅支撑柱的上边界暴露，得到多个氮化硅支撑柱；
15.清除所述多晶硅支撑柱后，以多个所述氮化硅支撑柱作掩膜版，对所述n型外延层进行刻蚀，得到多个碳化硅沟槽；
16.在所述碳化硅沟槽中沉积玻璃制剂后，对所述玻璃制剂进行刻蚀，使所述玻璃制剂的上边界低于所述氮化硅支撑柱的上边界或使所述玻璃制剂的上边界与所述氮化硅支撑柱的上边界齐平；
17.在所述玻璃制剂和所述氮化硅支撑柱上沉积光刻胶后，对所述光刻胶进行光刻，得到pn结注入区；
18.清除所述pn结注入区处的玻璃制剂，得到pn结沟槽；
19.清除所述光刻胶，在所述pn结沟槽内注入铝离子，得到p型区，所述p型区与所述n型外延层的交界面形成pn结；
20.清除所述氮化硅支撑柱和所述玻璃制剂，得到肖特基沟槽；
21.在所述n型外延层上沉积肖特基金属，得到所述多沟槽型碳化硅结势垒肖特基二极管。
22.在第二方面的一种可能的实现方式中，所述二氧化硅层的厚度为1-3μm。
23.在第二方面的一种可能的实现方式中，对所述二氧化硅层进行光刻的线宽为1-2μm。
24.在第二方面的一种可能的实现方式中，所述多晶硅层的厚度为0.1-0.5μm，所述多晶硅支撑柱的宽度为0.1-1μm。
25.在第二方面的一种可能的实现方式中，所述预设宽度为0.1-0.5μm。
26.本技术实施例与现有技术相比存在的有益效果是：
27.本技术实施例提供了一种多沟槽型碳化硅结势垒肖特基二极管，其中，n型外延层设置在衬底层上，n型外延层上设置有多个pn结沟槽，多个pn结沟槽沿横向间隔设置，相邻的两个pn结沟槽之间设置有多个肖特基沟槽，多个肖特基沟槽沿横向间隔设置，每个pn结沟槽的下方设置有一个p型区，肖特基金属层设置在n型外延层上，肖特基金属层上设置有多个与pn结沟槽适配的第一凸起和多个与肖特基沟槽适配的第二凸起，每个第一凸起位于对应的pn结沟槽中并与p型区电接触，每个第二凸起位于对应的肖特基沟槽中。在两个pn结沟槽之间设置多个肖特基沟槽，当沉积肖特基金属后，在肖特基沟槽的侧壁和底壁均会形成肖特基结，增加了肖特基结的面积，提升了肖特基结的占比，有效提升了电流密度。
附图说明
28.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
29.图1是本技术一实施例提供的多沟槽型碳化硅结势垒肖特基二极管的结构示意图；
30.图2是本技术一实施例提供的多沟槽型碳化硅结势垒肖特基二极管制备过程中的结构示意图；
31.图3是本技术另一实施例提供的多沟槽型碳化硅结势垒肖特基二极管制备过程中的结构示意图；
32.图4是本技术另一实施例提供的多沟槽型碳化硅结势垒肖特基二极管制备过程中的结构示意图；
33.图5是本技术另一实施例提供的多沟槽型碳化硅结势垒肖特基二极管制备过程中的结构示意图；
34.图6是本技术另一实施例提供的多沟槽型碳化硅结势垒肖特基二极管制备过程中的结构示意图；
35.图7是本技术另一实施例提供的多沟槽型碳化硅结势垒肖特基二极管制备过程中的结构示意图；
36.图8是本技术另一实施例提供的多沟槽型碳化硅结势垒肖特基二极管制备过程中的结构示意图；
37.图9是本技术另一实施例提供的多沟槽型碳化硅结势垒肖特基二极管制备过程中的结构示意图；
38.图10是本技术另一实施例提供的多沟槽型碳化硅结势垒肖特基二极管制备过程中的结构示意图；
39.图11是本技术另一实施例提供的多沟槽型碳化硅结势垒肖特基二极管制备过程中的结构示意图；
40.图12是本技术另一实施例提供的多沟槽型碳化硅结势垒肖特基二极管制备过程中的结构示意图；
41.图13是本技术另一实施例提供的多沟槽型碳化硅结势垒肖特基二极管制备过程中的结构示意图。
42.1、衬底层；2、n型外延层；3、二氧化硅硬掩膜；4、多晶硅支撑柱；5、氮化硅支撑柱；6、玻璃制剂；7、光刻胶；8、pn结注入区；9、pn结沟槽；10、p型区；11、肖特基沟槽；12、肖特基金属层；13、第一凸起；14、碳化硅沟槽；15、第二凸起。
具体实施方式
43.以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本技术实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本技术。在其它情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本技术的描述。
44.应当理解，当在本技术说明书和所附权利要求书中使用时，术语“包括”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
45.还应当理解，在本技术说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
46.如在本技术说明书和所附权利要求书中所使用的那样，术语“如果”可以依据上下
文被解释为“当
…
时”或“一旦”或“响应于确定”或“响应于检测到”。类似地，短语“如果确定”或“如果检测到[所描述条件或事件]”可以依据上下文被解释为意指“一旦确定”或“响应于确定”或“一旦检测到[所描述条件或事件]”或“响应于检测到[所描述条件或事件]”。
[0047]
另外，在本技术说明书和所附权利要求书的描述中，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
[0048]
在本技术说明书中描述的参考“一个实施例”或“一些实施例”等意味着在本技术的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其他一些实施例中”、“在另外一些实施例中”等不是必然都参考相同的实施例，而是意味着“一个或多个但不是所有的实施例”，除非是以其他方式另外特别强调。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。
[0049]
如图1所示，本技术实施例提供了一种多沟槽型碳化硅结势垒肖特基二极管，包括衬底层1、n型外延层2和肖特基金属层12。n型外延层2设置在衬底层1上，肖特基金属层12设置在n型外延层2上。
[0050]
具体的，n型外延层2上设置有多个pn结沟槽9，多个pn结沟槽9沿横向间隔设置，每个pn结沟槽9的下方设置有一个p型区10。pn结沟槽9用于注入铝离子，形成p型区10，p型区10与n型外延层2的交界面形成pn结，pn结沟槽9还用于沉积肖特基金属形成肖特基金属层12上的第一凸起13，第一凸起13与p型区10为电接触。
[0051]
相邻的两个pn结沟槽9之间设置有多个肖特基沟槽11，多个肖特基沟槽11沿横向间隔设置。肖特基沟槽11用于沉积肖特基金属形成肖特基金属层12上的第二凸起15，第二凸起15与n型外延层2的交界面形成肖特基结。
[0052]
在两个pn结沟槽9之间设置多个肖特基沟槽11，当沉积肖特基金属后，在肖特基沟槽11的侧壁和底壁均会形成肖特基结，增加了肖特基结的面积，提升了肖特基结的占比，有效提升了电流密度。
[0053]
需要说明的是，上述提到的横向为图1中从左至右的方向。
[0054]
进一步的，每个pn结沟槽9的宽度为0.1-0.5μm。
[0055]
具体的，本技术将pn结沟槽9的宽度控制在1μm以下，假设两个pn结沟槽9之间的横向间距不变，pn结沟槽9的宽度变窄，相当于在两个pn结沟槽9之间增加了肖特基结的面积，提升了肖特基结的占比，从而达到了有效提升电流密度的效果。
[0056]
进一步的，每个肖特基沟槽11的宽度为0.1-1μm。
[0057]
具体的，将肖特基沟槽11的宽度设置为0.1-1μm，使得两个pn结沟槽9之间的间距可以变得更小，从而进一步降低了漏电流。
[0058]
进一步的，每个pn结沟槽9的深度和每个肖特基沟槽11的深度相同。
[0059]
具体的，pn结沟槽9的深度与肖特基沟槽11的深度相同，使得本技术通过一步即可刻蚀出深度相同的pn结沟槽9和肖特基沟槽11，工艺简单。
[0060]
进一步的，衬底层1为n型掺杂的碳化硅衬底。
[0061]
本技术实施例还提供了一种制备方法，应用于上述任一项所述的多沟槽型碳化硅结势垒肖特基二极管，包括
[0062]
步骤s1、制备衬底层1。
[0063]
具体的，衬底层1为n型掺杂的碳化硅衬底。
[0064]
步骤s2、在衬底层1上制备n型外延层2。
[0065]
具体的，在衬底层1的上表面生长n型外延层2。
[0066]
步骤s3、在n型外延层2上沉积二氧化硅层，并对二氧化硅层进行光刻，得到多个二氧化硅硬掩膜3。
[0067]
具体的，在n型外延层2上沉积厚度为1-3μm二氧化硅层，并在1-2μm的线宽下对二氧化硅层进行光刻，其中采用光刻胶7作掩膜版，刻蚀完成后清除光刻胶7，得到多个二氧化硅硬掩膜3，具体结构如图2所示。
[0068]
步骤s4、在二氧化硅硬掩膜3上沉积多晶硅层后，对多晶硅层进行刻蚀，得到多个多晶硅支撑柱4，其中，相邻的两个二氧化硅硬掩膜3之间的两个多晶硅支撑柱4作为一个多晶单元。
[0069]
具体的，在二氧化硅硬掩膜3上沉积厚度为0.1-0.5μm的多晶硅层后，对多晶硅层进行干法刻蚀，得到多个多晶硅支撑柱4，具体结构如图3所示。其中，相邻的两个二氧化硅硬掩膜3之间的两个多晶硅支撑柱4作为一个多晶单元。
[0070]
进一步的，多晶硅层的厚度决定了多晶硅支撑柱4的宽度。
[0071]
进一步的，多晶硅支撑柱4的宽度为0.1-1μm，多晶硅支撑柱4的宽度等于肖特基沟槽11的宽度。
[0072]
步骤s5、清除二氧化硅硬掩膜3后，在多晶硅支撑柱4上沉积氮化硅，相邻的两个多晶单元之间留有预设宽度的缝隙。
[0073]
具体的，采用湿化学法或高选择比的干法刻蚀，清除二氧化硅硬掩膜3，保留多个多晶硅支撑柱4，具体结构如图4所示。清除二氧化硅硬掩膜3后，在多个多晶硅支撑柱4上沉积氮化硅，氮化硅的厚度能够完全填充多晶单元内的缝隙，且相邻的两个多晶单元之间留有0.1-0.5μm的缝隙，该缝隙决定了后期pn结注入区8的宽度。
[0074]
步骤s6、对氮化硅进行刻蚀，使多晶硅支撑柱4的上边界暴露，得到多个氮化硅支撑柱5。
[0075]
具体的，对氮化硅进行无掩膜版的干法刻蚀，使多晶硅支撑柱4的上边界完全暴露，以便于后期清除，刻蚀完成后得到多个氮化硅支撑柱5，具体结构如图5所示。
[0076]
步骤s7、清除多晶硅支撑柱4后，以多个氮化硅支撑柱5作掩膜版，对n型外延层2进行刻蚀，得到多个碳化硅沟槽14。
[0077]
具体的，采用湿法腐蚀或干法刻蚀清除多晶硅支撑柱4，保留多个氮化硅支撑柱5，具体结构如图6所示。清除多晶硅支撑柱4后，以多个氮化硅支撑柱5作掩膜版，对n型外延层2进行刻蚀，得到多个深度相同、宽度不同的碳化硅沟槽14，具体结构如图7所示。
[0078]
需要说明的是，碳化硅沟槽14的宽度也可以相同。
[0079]
步骤s8、在碳化硅沟槽14中沉积玻璃制剂6后，对玻璃制剂6进行刻蚀，使玻璃制剂6的上边界低于氮化硅支撑柱5的上边界或使玻璃制剂6的上边界与氮化硅支撑柱5的上边界齐平。
[0080]
具体的，在碳化硅沟槽14中沉积含有硅氧化物的玻璃制剂6后，对玻璃制剂6进行无掩膜干法刻蚀，使玻璃制剂6的上边界低于氮化硅支撑柱5的上边界或使玻璃制剂6的上边界与氮化硅支撑柱5的上边界齐平，具体结构如图8所示。
[0081]
示例性的，玻璃制剂6包括bpsg(硼磷硅玻璃)或usg(undoped silica glass，掺杂的硅玻璃)。
[0082]
步骤s9、在玻璃制剂6和氮化硅支撑柱5上沉积光刻胶7后，对光刻胶7进行光刻，得到pn结注入区8。
[0083]
具体的，在玻璃制剂6和氮化硅支撑柱5上沉积光刻胶7后，对光刻胶7进行光刻，露出需要进行注入的pn结注入区8，具体结构如图9所示。其中，优选pn结注入区8较宽的作为开孔，方便光刻机对准，也避免横向扩散，致使两个pn结注入区8相连接。
[0084]
步骤s10、清除pn结注入区8处的玻璃制剂6，得到pn结沟槽9。
[0085]
具体的，采用湿法清除pn结注入区8处的玻璃制剂6，得到pn结沟槽9，具体结构如图10所示。
[0086]
步骤s11、清除光刻胶7，在pn结沟槽9内注入铝离子，得到p型区10，p型区10与n型外延层2的交界面形成pn结。
[0087]
具体的，清除光刻胶7，在pn结沟槽9内进行铝离子高温注入，得到p型区10，p型区10与n型外延层2的交界面形成pn结，具体结构如图11所示。
[0088]
步骤s12、清除氮化硅支撑柱5和玻璃制剂6，得到肖特基沟槽11。
[0089]
具体的，清除氮化硅支撑柱5和玻璃制剂6，得到肖特基沟槽11，沉积碳膜，做高温退火处理，具体结构如图12所示。其中，肖特基沟槽11的数量为2个。
[0090]
步骤s13、在n型外延层2上沉积肖特基金属，得到所述多沟槽型碳化硅结势垒肖特基二极管。
[0091]
具体的，在n型外延层2上沉积肖特基金属，形成肖特基金属层12，肖特基金属沉积在pn结沟槽9和肖特基沟槽11上，形成肖特基金属层12上的第一凸起13和第二凸起15，第一凸起13与p型区10为电接触，第二凸起15与n型外延层2的交界面处形成肖特基结，具体结构如图13所示。在两个pn结沟槽9之间设置2个肖特基沟槽11，当沉积肖特基金属后，肖特基沟槽11的侧壁和底壁均会形成肖特基结，增加了肖特基结的面积，提升了肖特基结的占比，有效提升了电流密度，且肖特基沟槽11的宽度为0.1-1μm，使得两个pn结沟槽9之间的间距变得更小，进一步降低了漏电流。
[0092]
综上，本技术通过形成多晶硅支撑柱，配合氮化硅沉积与刻蚀，形成开孔宽度不同的氮化硅支撑柱5，以氮化硅支撑柱5作掩膜版，一步刻蚀出深度相同、宽度不同的碳化硅沟槽14，并填充玻璃制剂6，然后选择性开孔，将氮化硅支撑柱5和玻璃制剂6作掩膜，选择性注入，然后清除氮化硅支撑柱5和玻璃制剂6，沉积肖特基金属，得到多沟槽型碳化硅结势垒肖特基二极管，制得的多沟槽型碳化硅结势垒肖特基二极管，增加了肖特基结的面积，提升了肖特基结的占比，有效提升了电流密度，同时由于肖特基沟槽11的宽度为0.1-1μm，使得两个pn结沟槽9之间的间距变得更小，进一步降低了漏电流。
[0093]
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。
[0094]
以上所述实施例仅用以说明本技术的技术方案，而非对其限制；尽管参照前述实施例对本技术进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本技术各实施例技术方案的精神和范围，均应
包含在本技术的保护范围之内。