一种环栅晶体管及其制造方法

1.本发明涉及半导体技术领域，尤其涉及一种环栅晶体管及其制造方法。


背景技术：

2.与鳍式场效应晶体管相比，环栅晶体管具有的栅堆叠不仅形成在沟道的顶部和侧壁上，还形成在沟道的底部，从而能够抑制短沟道效应，增强环栅晶体管的栅控能力。
3.但是，在环栅晶体管具有的沟道包括至少一层纳米片的情况下，难以采用现有的制造方法抑制环栅晶体管中寄生沟道的漏电，从而降低了环栅晶体管的工作性能。


技术实现要素：

4.本发明的目的在于提供一种环栅晶体管及其制造方法，用于改善环栅晶体管中寄生沟道的漏电，提高环栅晶体管的导电性能。
5.为了实现上述目的，本发明提供了一种环栅晶体管，该环栅晶体管包括：
6.衬底，
7.形成在衬底上的堆叠结构。堆叠结构包括源区、漏区和至少一层纳米片。至少一层纳米片位于源区和漏区之间，至少一层纳米片分别与源区和漏区接触。
8.形成在衬底与堆叠结构之间的含锗半导体结构。含锗半导体结构的宽度小于至少一层纳米片的宽度。含锗半导体结构中锗的含量高于至少一层纳米片中锗的含量。至少一层纳米片与含锗半导体结构之间具有空隙。
9.以及环绕在至少一层纳米片外周的栅堆叠。
10.与现有技术相比，本发明提供的环栅晶体管中，在衬底与堆叠结构之间形成有含锗半导体结构。并且，该含锗半导体结构的宽度小于纳米片的宽度。基于此，在其它规格因素相同的情况下，与现有技术中环栅晶体管包括的栅堆叠的底部与宽度等于纳米片宽度的寄生沟道接触相比，本发明提供的环栅晶体管包括的栅堆叠的底部与含锗半导体结构的有效接触宽度更小。在上述情况下，当环栅晶体管处于工作状态时，在栅堆叠的栅控作用下含锗半导体结构中所能够形成的载流子的路径宽度更小，从而可以使得源区和漏区通过含锗半导体结构导通的漏电流显著降低，即可以改善环栅晶体管中寄生沟道的漏电，提高环栅晶体管的导电性能。
11.此外，含锗半导体结构中锗的含量高于至少一层纳米片中锗的含量。基于此，在制造本发明提供的环栅晶体管的过程中，可以通过含锗半导体结构与纳米片中锗含量的不同，选择仅对含锗半导体结构具有刻蚀作用的刻蚀剂，以实现仅对用制造含锗半导体结构的含锗半导体层沿宽度方向的两侧进行选择性刻蚀，而不会对用于制造纳米片的沟道层造成影响，提高环栅晶体管的良率的同时，降低环栅晶体管的制造难度。
12.本发明还提供了一种环栅晶体管的制造方法，该环栅晶体管的制造方法包括：
13.提供一衬底。
14.在衬底上堆叠结构和含锗半导体结构。堆叠结构包括源区、漏区和至少一层纳米
片。至少一层纳米片位于源区和漏区之间，至少一层纳米片分别与源区和漏区接触。含锗半导体结构位于衬底与堆叠结构之间。含锗半导体结构的宽度小于至少一层纳米片的宽度。含锗半导体结构中锗的含量高于至少一层纳米片中锗的含量。至少一层纳米片与含锗半导体结构之间具有空隙。
15.形成环绕在至少一层纳米片外周的栅堆叠。
16.与现有技术相比，本发明提供的环栅晶体管的制造方法具有的有益效果与本发明提供的环栅晶体管具有的有益效果相同，此处不再赘述。
附图说明
17.此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
18.图1中的(1)部分为在衬底上第一鳍状结构和阻挡层后的结构示意图；图1中的(2)部分为衬底上形成鳍式场效应晶体管后的结构断面图；
19.图2中的(1)部分为在采用防穿通注入工艺对第二鳍状结构进行处理后的结构断面图；图2中的(2)部分为基于第二鳍状结构形成环栅晶体管后的结构断面图；
20.图3为本发明实施例中在衬底上依次形成用于制造含锗半导体层和至少一层叠层的膜层后的结构示意图；
21.图4为本发明实施例中形成鳍状结构后的结构示意图；
22.图5中的(1)部分为本发明实施例中形状鳍状结构后沿b-b’向的结构断面图；图5中的(2)和(3)部分为本发明实施例中形成鳍状结构后沿a-a’向的两种结构断面图；
23.图6为本发明实施例中选择性氧化含锗半导体层后的结构示意图；
24.图7为本发明实施例中去除氧化层后的结构示意图；
25.图8中的(1)和(2)部分为本发明实施例中选择性刻蚀含锗半导体层后的两种结构示意图；
26.图9为本发明实施例中形成浅槽隔离结构后的结构示意图；
27.图10中的(1)和(2)部分分别为本发明实施例中形成牺牲栅和侧墙后沿b-b’向和沿a-a’向的结构断面图；
28.图11为本发明实施例中形成源区和漏区后沿b-b’向的结构断面图；
29.图12为本发明实施例中形成介电层后沿b-b’向的结构断面图；
30.图13为本发明实施例中去除牺牲栅后的结构示意图；
31.图14中(1)和(2)部分分别为本发明实施例中形成纳米片后的一种结构沿b-b’向和沿a-a’向的结构断面图；
32.图15中(1)和(2)部分分别为本发明实施例中形成纳米片后的另一种结构沿b-b’向和沿a-a’向的结构断面图；
33.图16中(1)和(2)部分分别为本发明实施例提供的两种环栅晶体管沿a-a’向的结构断面图
34.图17为本发明实施例提供的环栅晶体管的制造方法流程图。
35.附图标记：11为衬底，12为鳍状结构，121为含锗半导体层，122为叠层，1221为牺牲层，1222为沟道层，13为氧化层，14为浅槽隔离结构，15为鳍部，151为源形成区，152为漏形
成区，153为过渡区，16为牺牲栅，17为侧墙，18为源区，19为漏区，20为介电层，21为纳米片，22为含锗半导体结构，221为第一半导体部，222为第二半导体部，23为栅堆叠，231为栅介质层，232为栅极，24为第一鳍状结构，25为阻挡层，26为第二鳍状结构，27为中心区域。
具体实施方式
36.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
37.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
38.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
39.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
40.在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
41.鳍式场效应晶体管具有的第一鳍状结构和浅槽隔离结构形成在衬底上。第一鳍状结构暴露在浅槽隔离结构外的部分为鳍部。该鳍部被栅堆叠结构包围的部分对应鳍式场效应晶体管具有的沟道。在此情况下，当鳍式场效应处于工作状态时，沟道由栅堆叠结构控制，从而能够实现源区和漏区之间的导通。而第一鳍状结构被浅槽隔离结构包围的部分与栅堆叠结构被浅槽隔离结构分隔开，使得该部分远离栅堆叠结构的控制，从而容易出现沟道穿通效应，导致寄生沟道。
42.如图1所示，为了解决鳍式场效应晶体管中的寄生沟道漏电的问题，在制造鳍式场效应晶体管的过程中，在衬底11上形成了第一鳍状结构24和浅槽隔离结构14后，会通过防穿通注入工艺至少向第一鳍状结构24中注入与源区和漏区中掺杂杂质的导电类型相反的杂质离子，以在第一鳍状结构24的中下部形成阻挡层25，从而利用高掺杂的阻挡层25来抑制寄生沟道。
43.随着半导体技术的发展，环栅晶体管应时而生。与鳍式场效应晶体管相比，环栅晶体管具有的栅堆叠结构不仅形成在沟道的顶部和侧壁上，还形成在沟道的底部，从而能够增强环栅晶体管的栅控能力，抑制短沟道效应，使得环栅晶体管具有更高的工作性能。但是，在环栅晶体管具有的沟道的宽度较宽的情况下，难以通过上述防穿通注入工艺来解决环栅晶体管中寄生沟道漏电的问题。具体的，如图2所示，在制造环栅晶体管的过程中，因环栅晶体管具有的沟道的宽度较宽，故形成在衬底11上的第二鳍状结构26也具有较宽的宽度。基于此，在采用防穿通注入工艺向该第二鳍状结构26注入离子杂质时，离子杂质难以进入到第二鳍状结构26沿其宽度方向的中心区域27，即第二鳍状结构26沿其宽度方向的中心区域27未完全形成阻挡层25。在此情况下，在环栅晶体管的栅堆叠23上加载适当电压后，源区和漏区不仅能够通过沟道导通，上述中心区域27存在寄生沟道漏电的问题，进而降低了环栅晶体管的工作性能。
44.为了解决上述技术问题，本发明实施例提供了一种环栅晶体管及其制造方法。其中，在本发明实施例提供的环栅晶体管中，在衬底与堆叠结构之间形成有含锗半导体结构。并且，该含锗半导体结构的宽度小于纳米片的宽度，以在环栅晶体管处于工作状态下，使得源区和漏区通过含锗半导体结构导通的漏电流显著降低，改善环栅晶体管中寄生沟道的漏电。
45.如图12和图16所示，本发明实施例提供了一种环栅晶体管，该环栅晶体管包括：衬底11、堆叠结构、含锗半导体结构22和栅堆叠23。上述堆叠结构形成在衬底11上。堆叠结构包括源区18、漏区19和至少一层纳米片21。至少一层纳米片21位于源区18和漏区19之间，至少一层纳米片21分别与源区18和漏区19接触。含锗半导体结构22形成在衬底11与堆叠结构之间。含锗半导体结构22的宽度小于至少一层纳米片21的宽度。含锗半导体结构22中锗的含量高于至少一层纳米片21中锗的含量。至少一层纳米片21与含锗半导体结构22之间具有空隙。栅堆叠23环绕在至少一层纳米片21的外周。
46.具体来说，上述衬底可以为硅衬底、锗硅衬底等任一半导体衬底。
47.对于上述堆叠结构来说，该堆叠结构包括的源区和漏区的材质为半导体材料。其中，源区和漏区的材质可以相同，也可以不同。例如：源区和漏区的材质可以均为硅、锗硅或锗。又例如：源区的材质可以为硅，漏区的材质可以为锗硅。
48.上述堆叠结构包括的纳米片的规格和层数可以根据实际需求进行设置，此处不做具体限定。例如：如图16所示，堆叠结构可以包括两层纳米片21。此外，当堆叠结构包括至少两层纳米片21时，底层纳米片21与含锗半导体结构22之间具有空隙。相邻纳米片21之间也具有空隙。上述两类空隙的大小可以根据栅堆叠23的规格进行设置，此处不做具体限定。再者，纳米片21的材质可以为硅、锗硅、锗或三五族半导体材料等。
49.对于上述含锗半导体结构来说，沿着所述含锗半导体结构的宽度方向，含锗半导体结构位于所述堆叠结构下方的具体位置可以根据实际需求进行设置。例如：如图8中的(2)部分所示，含锗半导体结构可以位于堆叠结构的中心偏左一侧的下方。又例如：如图8中的(1)部分和图16所示，含锗半导体结构22可以位于堆叠结构的正下方。此时，如图6至图8所示，在制造本发明实施例提供的环栅晶体管的过程中，在沿着纳米片的宽度方向至少通过对宽度较大的含锗半导体层121进行选择性刻蚀的方式获得含锗半导体结构的情况下，与含锗半导体结构偏离堆叠结构底部中心相比，含锗半导体结构位于堆叠结构的正下方对
应的是上述选择性刻蚀过程中对含锗半导体层121两侧进行选择性刻蚀的速率相等，因此含锗半导体层121可以在上述选择性刻蚀过程中为位于其上的至少一层叠层122沿宽度方向的两侧提供大小相等的支撑力，利于防止在选择性刻蚀过程中包括该含锗半导体层121和至少一层叠层122的鳍状结构12出现弯曲或倒塌的现象，提高环栅晶体管的良率。
50.此外，含锗半导体结构的材质可以为其中含有锗的任一半导体材料。例如：含锗半导体结构的材质可以为锗硅或锗等。具体的，含锗半导体结构中锗的含量可以根据纳米片中锗的含量进行确定，二者中锗含量的差值可以根据实际需求进行设置，此处不做具体限定。示例性的，上述至少一层纳米片的材质可以为si
1-x
ge
x
，含锗半导体结构的材质可以为si
1-y
gey。其中，0≤x≤1，0＜y≤1，y-x≥0.2。
51.再者，沿着衬底的厚度方向，含锗半导体结构各部分的材质可以相同，也可以不同。其中，含锗半导体结构沿高度方向的部分区域中含有锗，其余部分中可以不含锗。具体的，含锗半导体结构沿高度方向各部分的材质可以根据实际需求进行设置。例如：如图4至图8、以及图16所示，在制造环栅晶体管的过程中，若在上述选择性刻蚀过程中仅对含锗半导体层121进行刻蚀，则含锗半导体结构22仅包括在形成纳米片21后含锗半导体层121剩余的部分。此时，沿着衬底11的厚度方向，含锗半导体结构22各部分的材质均相同。又例如：若在进行上述选择性刻蚀的过程中，不仅对含锗半导体层进行了横向减薄，还对位于含锗半导体层下方的衬底被刻蚀的部分也进行了横向减薄。此时，沿着衬底的厚度方向，含锗半导体结构上部和下部的材质不同。
52.可以想到的是，根据环栅晶体管的尺寸不同，上述至少一层纳米片的宽度也不相同。相应的，宽度小于纳米片宽度的含锗半导体结构的具体宽度也不相同。此外，如图6至图8、以及图16所示，含锗半导体结构22的宽度越小，含锗半导体结构22为鳍状结构12中的至少一层叠层122所能够提供的支撑力越小。相应的，叠层122层数越多，需要宽度较大的含锗半导体结构22提供支撑，因此堆叠结构包括的纳米片21的层数越多，含锗半导体结构22与纳米片21的宽度差值越小。基于上述内容，含锗半导体结构22的具体宽度、以及含锗半导体结构22与纳米片21宽度的差值，可以根据纳米片21的宽度和层数、以及实际需求进行设置，此处不做具体限定。示例性的，上述含锗半导体结构22的宽度可以为5nm至15nm。在上述数据范围内，含锗半导体结构22的优选宽度为5nm至8nm。
53.至于含锗半导体结构沿长度方向各部分的高度，可以根据实际需求进行设置。具体的，含锗半导体结构位于源区和漏区、以及其位于纳米片下方的部分的高度可以相等，也可以不相等。例如：如图14和图16中的(1)部分所示，若当去除牺牲层位于过渡区内的部分时，刻蚀牺牲层的刻蚀剂未对经选择性刻蚀后的含锗半导体层造成影响，则经选择性刻蚀后的含锗半导体层即为含锗半导体结构22。此时，含锗半导体结构22位于源区18和漏区19下方的部分的高度等于含锗半导体结构22位于纳米片21下方部分的高度。又例如：如图15和图16中的(2)部分所示，若当去除牺牲层位于过渡区内的部分时，刻蚀牺牲层的刻蚀剂对经选择性刻蚀后的含锗半导体层位于过渡区内的部分进行了刻蚀，则造成了经选择性刻蚀后的含锗半导体层的顶部损失。此时，在含锗半导体结构22位于源区18和漏区19下方的部分为第一半导体部221，以及含锗半导体结构22位于至少一层纳米片21下方的部分为第二半导体部222的情况下，上述第二半导体部222的顶部高度大于零、且小于第一半导体部221的顶部高度。具体的，第一半导体部221和第二半导体部222高度的差值可以根据实际应用
场景确定，此处不做具体限定。
54.对于上述栅堆叠来说，如图16所示，栅堆叠23可以包括通过空隙至少形成在纳米片21外周的栅介质层231和栅极232。其中，上述栅介质层231还可以形成在衬底11和含锗半导体结构22暴露栅极形成区的部分的上方。具体的，上述栅介质层231的材质可以为氧化硅或氮化硅等介电常数较低的绝缘材料，也可以为hfo2、zro2、tio2或al2o3等介电常数较高的绝缘材料。栅极232的材质可以为掺杂的多晶硅、tin、tan或tisin等导电材料。上述栅介质层231和栅极232的厚度可以根据实际需求进行设置，此处不做具体限定。
55.在一些情况下，如图12至图16所示，本发明实施例提供的环栅晶体管还可以包括侧墙17和介电层20。其中，介电层20覆盖在衬底11上，且其顶部与栅堆叠23的顶部平齐。应理解，在制造本发明实施例提供的环栅晶体管的过程中，如图12至图16所示，介电层20的存在可以在刻蚀牺牲栅16和牺牲层1221位于过渡区153内的部分时，保护源区18和漏区19不受刻蚀、清洗等操作的影响。具体的，上述介电层20的材质可以为sio2或sin等绝缘材料。对于上述侧墙17来说，侧墙17形成在介电层20与栅堆叠23之间。上述侧墙17的存在便于形成环栅晶体管具有的栅堆叠23、以及将栅堆叠23与后续形成的导电结构隔离开。上述侧墙17的材质为绝缘材料。具体的，上述侧墙17的材质、以及侧墙17的厚度可以根据实际应用场景设计，此处不做具体限定。
56.由上述内容可知，如图12和图16所示，本发明实施例提供的环栅晶体管中，在衬底11与堆叠结构之间形成有含锗半导体结构22。并且，该含锗半导体结构22的宽度小于纳米片21的宽度。基于此，在其它规格因素相同的情况下，与现有技术中环栅晶体管包括的栅堆叠的底部与宽度等于纳米片宽度的寄生沟道接触相比，本发明实施例提供的环栅晶体管包括的栅堆叠23的底部与含锗半导体结构22的有效接触宽度更小。在上述情况下，当环栅晶体管处于工作状态时，在栅堆叠23的栅控作用下含锗半导体结构22中所能够形成的载流子的路径宽度更小，从而可以使得源区18和漏区19通过含锗半导体结构22导通的漏电流显著降低，即可以改善环栅晶体管中寄生沟道的漏电，提高环栅晶体管的导电性能。此外，如图6至图8所示，含锗半导体结构中锗的含量高于至少一层纳米片中锗的含量。基于此，在制造本发明实施例提供的环栅晶体管的过程中，可以通过含锗半导体结构与纳米片中锗含量的不同，选择仅对含锗半导体结构具有刻蚀作用的刻蚀剂，以实现仅对用制造含锗半导体结构的含锗半导体层121沿宽度方向的两侧进行选择性刻蚀，而不会对用于制造纳米片的沟道层1222造成影响，提高环栅晶体管的良率的同时，降低环栅晶体管的制造难度。
57.在一种示例中，上述含锗半导体结构中可以掺杂有浓度为1e17cm-3
至5e18cm-3
的p型杂质或n型杂质。含锗半导体结构中杂质的掺杂类型与源区和漏区中杂质的掺杂类型相反，以抑制源区和漏区与含锗半导体结构之间的漏电，进一步提高环栅晶体管的导电性能。
58.具体的，上述含锗半导体结构中杂质的掺杂类型可以根据环栅晶体管的导电类型进行确定。例如：在所制造的环栅晶体管为nmos晶体管的情况下，源区和漏区中掺杂有n型杂质(如磷)。此时，含锗半导体结构中掺杂有p型杂质(如硼)。又例如：在所制造的环栅晶体管为pmos晶体管的情况下，源区和漏区中掺杂有p型杂质(如硼)。此时，含锗半导体结构中掺杂有n型杂质(如磷)。此外，含锗半导体结构中p型杂质或n型杂质的具体掺杂浓度可以根据实际需求进行设置，此处不做具体限定。
59.需要说明的是，含锗半导体结构中也可以未掺杂有p型杂质和n型杂质。
60.在一种示例中，如图16所示，上述环栅晶体管还可以包括浅槽隔离结构14。浅槽隔离结构14形成在衬底11暴露在含锗半导体结构22之外的部分上。栅堆叠23位于含锗半导体结构22和浅槽隔离结构14上。含锗半导体结构22的顶部高度小于等于浅槽隔离结构14的顶部高度。应理解，在衬底11上还形成有其他晶体管或导电结构的情况下，在衬底11暴露在含锗半导体结构22之外的部分上形成浅槽隔离结构14可以将该环栅晶体管与其他晶体管的源区18或漏区19、以及其他导电结构隔离开，避免彼此电连接，提高衬底11上形成的该环栅晶体管和其他结构之间的可靠性。
61.具体的，该浅槽隔离结构的材质可以为sin、si3n4、sio2或sico等绝缘材料。浅槽隔离结构的厚度可以根据实际需求进行设置，只要能够应用至本发明实施例提供的环栅晶体管中均可。
62.如图17所示，本发明实施例提供了一种环栅晶体管的制造方法。下文将根据图3至图16示出的操作的立体图或断面图，对制造过程进行描述。具体的，该环栅晶体管的制造方法包括：
63.首先，提供一衬底。具体的，该衬底的材质可以参考前文，此处不再赘述。
64.如图3至图15所示，在衬底11上堆叠结构和含锗半导体结构22。堆叠结构包括源区18、漏区19和至少一层纳米片21。至少一层纳米片21位于源区18和漏区19之间，至少一层纳米片21分别与源区18和漏区19接触。含锗半导体结构22位于衬底11与堆叠结构之间。含锗半导体结构22的宽度小于至少一层纳米片21的宽度。含锗半导体结构22中锗的含量高于至少一层纳米片21中锗的含量。至少一层纳米片21与含锗半导体结构22之间具有空隙。
65.具体的，上述堆叠结构和含锗半导体结构的材质、堆叠结构包括的纳米片的层数、以及含锗半导体结构的具体规格等信息可以参考前文，此处不再赘述。
66.在一种示例中，上述在衬底上堆叠结构和含锗半导体结构可以包括以下步骤：
67.如图3至图5所示，在衬底11上形成鳍状结构12。鳍状结构12至少包括含锗半导体层121、以及形成在含锗半导体层121上的至少一层叠层122。每层叠层122包括牺牲层1221、以及位于牺牲层1221上的沟道层1222。
68.具体的，上述含锗半导体层是用于形成至少部分含锗半导体结构的膜层，因此含锗半导体层的厚度可以参考含锗半导体结构的高度进行设置。并且，含锗半导体层的材质至少与含锗半导体结构上部的材质相同。例如：含锗半导体层的材质可以为si
1-y
gey。其中，0＜y≤1。上述叠层中的沟道层为用于形成纳米片的膜层，因此含锗半导体层上形成的叠层的层数等于纳米片的层数。并且，沟道层的材质和厚度分别与纳米片的材质和厚度相同。例如：沟道层的材质为si
1-x
ge
x
。其中，0≤x≤1，且y-z≥0.2，以在至少对含锗半导体层进行选择性刻蚀的过程中，保护刻蚀含锗半导体层的刻蚀剂不会对纳米片造成影响，提高环栅晶体管的良率。对于牺牲层来说，牺牲层的厚度可以根据相邻纳米片的间距、以及底层纳米片与含锗半导体结构的最小垂直距离来确定，此处不做具体限定。牺牲层的材质可以为分别与含锗半导体层和沟道层具有一定的刻蚀选择比的半导体材料，以便于通过外延生长等工艺在每层牺牲层上形成相应层沟道层、以及利于降低当后续对沟道层位于过渡区内的部分进行释放时含锗半导体层和沟道层受到刻蚀和清洗等操作的影响程度。例如：牺牲层的材质可以为si
1-z
gez。其中，0≤z≤1。并且，在含锗半导体层的材质为si
1-y
gey、以及沟道层的材质为si
1-x
ge
x
的情况下，y-z≥0.2，且∣x-z∣≥0.2。
69.在实际的应用过程中，如图3所示，可以采用外延生长等工艺在衬底11上依次形成用于制造含锗半导体层和叠层的膜层。其中，如前文所述，在所制造的环栅晶体管包括的含锗半导体结构中掺杂有相应p型杂质或n型杂质的情况下，还可以采用原位掺杂工艺至少向用于制造含锗半导体层的膜层内掺杂相应掺杂类型和浓度的杂质。如图4所示，可以采用光刻和干法刻蚀等工艺，自上而下至少对用于制造叠层122和含锗半导体层121的膜层进行刻蚀，形成鳍状结构12。其中，根据含锗半导体层121厚度的不同，需要刻蚀的对象、以及所形成的鳍状结构12的组成也不相同。例如：如图4、图5中的(1)和(2)部分所示，在含锗半导体层121的厚度小于后续形成的浅槽隔离结构厚度的情况下，需要自上而下依次刻蚀用于制造叠层122和含锗半导体层121的膜层、以及衬底11。此时，鳍状结构12包括衬底11被刻蚀的部分、含锗半导体层121和至少一层叠层122。又例如：如图5中的(3)部分所示，在含锗半导体层121的厚度等于后续形成的浅槽隔离结构厚度的情况下，仅需要自上而下依次刻蚀用于制造叠层122和含锗半导体层121的膜层。此时，鳍状结构12仅包括含锗半导体层121和至少一层叠层122。
70.值得注意的是，如前文所述，在含锗半导体层、沟道层和牺牲层的材质依次为si
1-y
gey，si
1-x
ge
x
，si
1-z
gez的情况下，位于衬底上、且用于制造含锗半导体层的膜层还可以作为应变缓冲层，以向后续在其上形成的用于制造至少一层叠层的膜层提供应力，使得基于上述叠层包括的沟道层形成的纳米片中产生应变，提高环栅晶体管的载流子迁移率，提升环栅晶体管的驱动性能。
71.如图6至图8所示，沿含锗半导体层121的宽度方向，选择性刻蚀含锗半导体层121，以使含锗半导体层121的宽度等于含锗半导体结构22的宽度。
72.在实际的应用过程中，因含锗半导体层与叠层所包括的牺牲层和沟道层之间具有一定的刻蚀选择比，因此可以选择仅对含锗半导体层具有刻蚀作用的刻蚀剂直接对含锗半导体层进行刻蚀。例如：可以通过干法刻蚀工艺，并在he气体的保护气氛中，采用cf4和o2的等离子体对含锗半导体层进行刻蚀。或者，还可以采用准原子层刻蚀工艺对含锗半导体层进行选择性刻蚀。
73.示例性的，在采用准原子层刻蚀工艺对含锗半导体层进行选择性刻蚀的情况下，上述选择性刻蚀含锗半导体层可以包括以下步骤：如图6所示，采用具有氧化性的湿法腐蚀溶液选择性氧化含锗半导体层121，以使含锗半导体层121沿宽度方向的侧壁相对于至少一层叠层122的侧壁向内凹入固定厚度，并在含锗半导体层121沿宽度方向的侧壁上形成氧化层13。如图7所示，去除氧化层。如图8所示，重复上述操作，直至含锗半导体层121的宽度等于含锗半导体结构的宽度。
74.具体的，上述具有氧化性的湿法腐蚀溶液的种类和浓度可以根据实际应用场景设置。例如：具有氧化性的湿法腐蚀溶液可以为硝酸溶液或过氧化氢溶液等。该硝酸的质量份数可以为20％至70％。过氧化氢的质量份数可以为20％至40％。如图6所示，因上述具有氧化性的湿法腐蚀溶液仅对含锗半导体层121进行氧化，故沿着含锗半导体层121的宽度方向(该方向平行于a-a’向)，通过具有氧化性的湿法腐蚀溶液对含锗半导体层121进行选择性氧化后，含锗半导体层121沿宽度方向的侧壁相对于至少一层叠层122的侧壁向内凹入固定厚度。应理解，根据含锗半导体层121的规格、以及选择性氧化的条件等因素的不同，上述固定厚度的大小也不相同。例如：每次选择性氧化后含锗半导体层121沿宽度方向的侧壁相对
于至少一层叠层122的侧壁可以向内凹入0.25nm。如图7所示，接着可以通过氢氟酸等刻蚀剂将形成在含锗半导体层121侧壁上的氧化层去除。可以看出通过上述两部操作可以使得含锗半导体层121横向减薄一定厚度。如图8所示，可以根据含锗半导体层121每次横向减薄的厚度、以及含锗半导体层121与含锗半导体结构之间的差值确定上述两步操作的重复次数。
75.值得注意的是，在进行上述选择性氧化的过程中，因每次氧化的厚度在达到一定时间后会出现饱和。换句话说，在每次选择性氧化的时间大于等于饱和时间后，形成的氧化层可以将含锗半导体层剩余部分的侧壁与具有氧化性的湿法腐蚀溶液隔离开，阻止该部分继续反应，从而无须精准控制刻蚀时间也能够精准控制每次横向减薄的厚度，确保经选择性刻蚀后含锗半导体层的宽度等于含锗半导体结构的宽度，防止经选择性刻蚀后含锗半导体层的宽度较大导致环栅晶体管的导电性能提升效果不佳、以及防止因经选择性刻蚀后含锗半导体层的宽度较小使得其不能够为上方的叠层提供充足的支撑力而导致鳍状结构出现弯曲或倒塌，进一步提高环栅晶体管的良率。
76.需要说明的是，沿着鳍状结构的宽度方向，若任一鳍状结构与位于其两侧的结构的间距不同，则在对该鳍状结构包括的含锗半导体层进行选择性刻蚀后，该含锗半导体层沿宽度方向的两个侧壁向内凹入的厚度可能不同，从而使得所制造的环栅晶体管包括的含锗半导体结构偏离堆叠结构的底部中心。例如：若在衬底上形成有多个鳍状结构，并且沿着鳍状结构的宽度方向，存在至少一个鳍状结构与相邻的两个鳍状结构的间距不同，则可能出现上述现象。
77.如图9所示，在衬底11暴露在鳍状结构之外的部分上形成浅槽隔离结构14。鳍状结构暴露在浅槽隔离结构14之外的部分为鳍部15。鳍部15包括源形成区151、漏形成区152、以及位于源形成区151和漏形成区152之间的过渡区153。
78.在实际的应用过程中，可以采用化学气相沉积等工艺形成覆盖在衬底上的隔离材料，并对隔离材料进行平坦化处理。接着对平坦化处理后的隔离材料进行回刻处理，直至隔离材料剩余部分的厚度小于等于最底层牺牲层的底面，获得浅槽隔离结构。
79.如图11、图14和图15所示，对源形成区和漏形成区进行处理，以形成源区18和漏区19。并去除每层牺牲层位于过渡区153内的部分，使得每层沟道层位于过渡区153内的部分形成相应层纳米片21。含锗半导体层121的剩余部分形成含锗半导体结构22。
80.具体的，根据环栅晶体管包括的栅堆叠所采用的形成工艺的不同，上述源区、漏区和纳米片的形成过程也不相同。下面以采用后栅工艺形成环栅晶体管包括的栅堆叠为例，对形成上述源区、漏区和纳米片的形成过程进行具体说明：
81.如图10所示，在衬底11暴露在鳍状结构之外的部分上形成浅槽隔离结构14后，对源形成区和漏形成区进行处理前，上述环栅晶体管的制造方法还包括步骤：形成覆盖在过渡区153外周的牺牲栅16和侧墙17。侧墙17至少形成在牺牲栅16沿宽度方向的两侧。
82.具体的，可以采用化学气相沉积等工艺，在已形成的结构上沉积用于形成牺牲栅的栅极材料。接着可以采用干法刻蚀等工艺，对上述栅极材料进行刻蚀，保留栅极材料覆盖在过渡区外周的部分，获得牺牲栅。其中，上述栅极材料可以为非晶硅、多晶硅等易于去除的材料。如图10所示，在形成牺牲栅16后，可以采用上述方式至少在牺牲栅16的侧壁形成侧墙17。侧墙17的材质可以为氮化硅等绝缘材料。侧墙17的厚度可以根据实际需求进行设置。
83.接着可以采用干法刻蚀工艺或湿法刻蚀工艺去除鳍部位于源形成区和漏形成区内的部分。如图11所示，接着采用外延生长等工艺至少在上述源形成区外延形成源区18、以及至少在漏形成区外延形成漏区19。或者，可以直接对鳍部位于源形成区和漏形成区的部分进行离子注入处理，使得上述源形成区对应形成源区、以及使得漏形成区对应形成漏区。
84.如图12所示，在所制造的环栅晶体管还包括介电层20的情况下，在形成上述源区18和漏区19后，在进行后续操作前，还需要采用沉积和刻蚀等工艺形成覆盖在衬底11上方的介电层20。该介电层20的顶部高度等于牺牲栅16的顶部高度。
85.如图13所示，在形成源区18和漏区19后，并在去除每层牺牲层位于过渡区153内的部分前，上述环栅晶体管的制造方法还包括步骤：去除牺牲栅，以暴露出沟道层和牺牲层被牺牲栅覆盖的部分。示例性的，可以采用干法刻蚀或湿法刻蚀工艺去除上述牺牲栅。
86.如图14和图15所示，可以采用湿法刻蚀或干法刻蚀等工艺去除每层牺牲层位于过渡区内的部分，使得每层沟道层位于过渡层内的部分形成相应纳米片21。其中，如前文所述，在含锗半导体层、沟道层和牺牲层的材质依次为si
1-y
gey，si
1-x
ge
x
，si
1-z
gez的情况下，因含锗半导体层内的锗含量是上述三者中最高的，并且在去除牺牲层位于过渡区内部分的过程中，会逐渐暴露出经选择性刻蚀后的含锗半导体层对应过渡区的部分，故对部分牺牲层进行刻蚀的刻蚀剂可能会对经选择性刻蚀后的含锗半导体层对应过渡区内的部分造成影响，从而使得最终形成的含锗半导体结构22如图15所示。相反的，若对部分牺牲层进行刻蚀的刻蚀剂未对经选择性刻蚀后的含锗半导体层对应过渡区的部分造成影响，则最终形成的含锗半导体结构22如图14所示。
87.如图16所示，形成环绕在至少一层纳米片21外周的栅堆叠23。示例性的，可以采用原子层沉积等工艺形成上述栅堆叠23。该栅堆叠23可以包括栅介质层231、形成在栅介质层231上的栅极232。该栅介质层231可以仅环绕在每层纳米片21的外周。或者，栅介质层231还可以额外形成在衬底11(或浅槽隔离结构14)和含锗半导体结构22对应栅极形成区的部分上。具体的，栅堆叠23的材质可以参考前文，此处不再赘述。
88.需要说明的是，除含锗半导体结构外，可以通过多种方式来形成上述源区、漏区、纳米片和栅堆叠等结构。如何形成上述结构并非本发明的主要特征所在，因此在本说明书中，只对其进行简要地介绍，以便本领域普通技术人员能够容易地实施本发明。本领域普通技术人员完全可以设想别的方式来制作上述结构。
89.由上述制造过程可知，虽然是通过相同的掩膜对用于制造纳米片的膜层和用于制造含锗半导体结构的膜层同时进行刻蚀，使得所获得的鳍状结构中叠层的宽度和含锗半导体层的初始宽度均等于宽度较大纳米片的宽度，但是获得鳍状结构后，仅对用于制造含锗半导体结构的含锗半导体层进行选择性刻蚀，使其侧壁相对于叠层的侧壁向内凹入，即经选择性刻蚀后的含锗半导体层的宽度较小。在此情况下，在最终制造获得的环栅晶体管内，即使栅堆叠的底部依然与含锗半导体结构的顶部相接触，但相比于现有技术因含锗半导体结构的宽度较小，从而可以改善包括至少一层纳米片的环栅晶体管中的寄生沟道漏电，提升该环栅晶体管的导电性能。
90.在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。
另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
91.以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。